JPH03158780A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH03158780A JPH03158780A JP1298042A JP29804289A JPH03158780A JP H03158780 A JPH03158780 A JP H03158780A JP 1298042 A JP1298042 A JP 1298042A JP 29804289 A JP29804289 A JP 29804289A JP H03158780 A JPH03158780 A JP H03158780A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- signal
- circuit section
- output terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000007261 regionalization Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 101150096839 Fcmr gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に高故障検出率のテストパ
ターンが適用可能な既存の論理回路の特定の部分と、こ
の特定の部分と接続する変更部分とを備え、既存の論理
回路とは異なる論理機能をもつように構成された論理回
路に関する。
ターンが適用可能な既存の論理回路の特定の部分と、こ
の特定の部分と接続する変更部分とを備え、既存の論理
回路とは異なる論理機能をもつように構成された論理回
路に関する。
高故障検出率のテストパターンが適用可能なマイクロプ
ロセッサ等の既存の論理回路において、その一部分を修
正したり、その論理回路を核として他の回路を追加接続
する等の変更を施すことが良く行なわれている。
ロセッサ等の既存の論理回路において、その一部分を修
正したり、その論理回路を核として他の回路を追加接続
する等の変更を施すことが良く行なわれている。
従来、このような論理回路においては、変更が施された
修正及び追加された部分と、それ以外の何の変更も行な
わなかった部分とを分離して外部端子からアクセスでき
るような工夫は行っておらず、一体止された論理回路と
なっていた。
修正及び追加された部分と、それ以外の何の変更も行な
わなかった部分とを分離して外部端子からアクセスでき
るような工夫は行っておらず、一体止された論理回路と
なっていた。
Ｃ発明が解決しようとする課題〕
上述した従来の論理回路は、変更が行なわれなかった既
存の部分と変更部分とが一体化された構成となっている
ので、高故障検出率のテストパターンが活用できなくな
り、テストパターンの大半を変更しなければならずこの
変更に多大な工数がかかり、結果としてテストパターン
の品質の低下、故障検出率の低下をまねくという欠点が
ある。
存の部分と変更部分とが一体化された構成となっている
ので、高故障検出率のテストパターンが活用できなくな
り、テストパターンの大半を変更しなければならずこの
変更に多大な工数がかかり、結果としてテストパターン
の品質の低下、故障検出率の低下をまねくという欠点が
ある。
本発明の目的は、高故障検出率の既存のテストパターン
を活用することができ、テストパターンの変更の工数を
低減しかつ高故障検出率を維持することができる論理回
路を提供することにある。
を活用することができ、テストパターンの変更の工数を
低減しかつ高故障検出率を維持することができる論理回
路を提供することにある。
本発明の論理回路は、複数の入力端及び出力端をもちか
つ既存の論理回路の特定の部分と同一機能１同一構成を
もつ無変更論理回路部と、この無変更論理回路部の各入
力端及び出力端とそれぞれ対応する出力端及び入力端を
もちかつ前記既存の論理回路の特定の部分以外の部分と
は異なる機能及び構成をもつ変更論理回路部と、第１の
入力端を前記無変更論理回路部及び変更論理回路部の各
出力端とそれぞれ対応して接続し第１の出力端を前記変
更論理回路部及び無変更論理回路部の各入力端とそれぞ
れ対応して接続し、テスト信号が第１のレベルのとき前
記第１の入力端の信号をそのまま前記第１の出力端へ伝
達し、前記テスト信号が第２のレベルのときクロック信
号と第２の入力端に入力された信号とによりフリップフ
ロップ動作を行い第２の出力端及び前記第１の出力端へ
所定のレベルの信号を出力し、前記第２の出力端を後段
の前記第２の入力端に順次接続してシフトレジスタを形
成する複数のフリップフロップ回路を備えた切換回路と
を有している。
つ既存の論理回路の特定の部分と同一機能１同一構成を
もつ無変更論理回路部と、この無変更論理回路部の各入
力端及び出力端とそれぞれ対応する出力端及び入力端を
もちかつ前記既存の論理回路の特定の部分以外の部分と
は異なる機能及び構成をもつ変更論理回路部と、第１の
入力端を前記無変更論理回路部及び変更論理回路部の各
出力端とそれぞれ対応して接続し第１の出力端を前記変
更論理回路部及び無変更論理回路部の各入力端とそれぞ
れ対応して接続し、テスト信号が第１のレベルのとき前
記第１の入力端の信号をそのまま前記第１の出力端へ伝
達し、前記テスト信号が第２のレベルのときクロック信
号と第２の入力端に入力された信号とによりフリップフ
ロップ動作を行い第２の出力端及び前記第１の出力端へ
所定のレベルの信号を出力し、前記第２の出力端を後段
の前記第２の入力端に順次接続してシフトレジスタを形
成する複数のフリップフロップ回路を備えた切換回路と
を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、複数の入力端（Ｉ １１）〜（Ｉ １ｓ
）及び出力端（Ｏｌｔ）〜（ＯＩＭ＞をもちかつ既存の
論理回路の特定の部分と同一機能、同一構成をもつ無変
更論理回路部１と、この無変更論理回路部の各入力端（
Ｉ ＋＋）〜（Ｉ １ｓ）及び出力端（０＋＋）〜（Ｏ
ＩＭ）とそれぞれ対応する出力端（０２１）〜（０２Ｎ
）及び入力端（１２１）〜（Ｉ ２Ｍ）をもちかつ前記
既存の論理回路の特定の部分以外の部分とは異なる機能
及び構成をもつ変更論理回路部２と、第１の入力端（Ｉ
）を無変更論理回路部１及び変更論理回路部２の各出力
端（０目）〜（ＯＩＭ） 、 （０２１） 〜（０２
ｓ） トソｔＬ（’ｔＬ対応して接続し、第１の出力端
（０）を変更論理回路部１及び無変更論理回路部２の各
入力端（Ｉ２１）〜（Ｉ２Ｍ）、（ＩＩ□）〜（Ｉ １
ｓ）とそれぞれ対応して接続し、テスト信号ＴＥがレベ
ル“１”のとき第１の入力端（Ｉ）の信号をそのまま第
１の出力端（０）へ伝達し、テスト信号ＴＥがレベル”
ｏ ”のときクロック信号ＣＫと第２の入力端（ＳＩ
）に入力された信号ＳＩとによりフリップフロップ動作
を行い第２の出力端（Ｓｏ）及び第１の出力端（０）へ
所定のレベルの信号を出力し、第２の出力端（Ｓｏ）を
後段の第２の入力端（ＳＩ）に順次接続してシフトレジ
スタを形成する複数のフリップフロップ回路Ｆ Ｉ １
””’ Ｆ Ｉ Ｍ ＋ Ｆ ２ Ｌ〜Ｆ２Ｎを備え
たスキャンバス回路構成の切換回路３とを有する構成と
なっている。
）及び出力端（Ｏｌｔ）〜（ＯＩＭ＞をもちかつ既存の
論理回路の特定の部分と同一機能、同一構成をもつ無変
更論理回路部１と、この無変更論理回路部の各入力端（
Ｉ ＋＋）〜（Ｉ １ｓ）及び出力端（０＋＋）〜（Ｏ
ＩＭ）とそれぞれ対応する出力端（０２１）〜（０２Ｎ
）及び入力端（１２１）〜（Ｉ ２Ｍ）をもちかつ前記
既存の論理回路の特定の部分以外の部分とは異なる機能
及び構成をもつ変更論理回路部２と、第１の入力端（Ｉ
）を無変更論理回路部１及び変更論理回路部２の各出力
端（０目）〜（ＯＩＭ） 、 （０２１） 〜（０２
ｓ） トソｔＬ（’ｔＬ対応して接続し、第１の出力端
（０）を変更論理回路部１及び無変更論理回路部２の各
入力端（Ｉ２１）〜（Ｉ２Ｍ）、（ＩＩ□）〜（Ｉ １
ｓ）とそれぞれ対応して接続し、テスト信号ＴＥがレベ
ル“１”のとき第１の入力端（Ｉ）の信号をそのまま第
１の出力端（０）へ伝達し、テスト信号ＴＥがレベル”
ｏ ”のときクロック信号ＣＫと第２の入力端（ＳＩ
）に入力された信号ＳＩとによりフリップフロップ動作
を行い第２の出力端（Ｓｏ）及び第１の出力端（０）へ
所定のレベルの信号を出力し、第２の出力端（Ｓｏ）を
後段の第２の入力端（ＳＩ）に順次接続してシフトレジ
スタを形成する複数のフリップフロップ回路Ｆ Ｉ １
””’ Ｆ Ｉ Ｍ ＋ Ｆ ２ Ｌ〜Ｆ２Ｎを備え
たスキャンバス回路構成の切換回路３とを有する構成と
なっている。
第２図はこの実施例のフリップフロ１１回路Ｆｌｌ〜Ｆ
ＩＭ＋ Ｆ２１〜Ｆ２Ｎの具体的な回路例を示す回路
図である。
ＩＭ＋ Ｆ２１〜Ｆ２Ｎの具体的な回路例を示す回路
図である。
この回路は、インバータ１．、Ｉ、と、ＡＮＤゲー）Ｃ
ｚ 、Ｇ２と、ＯＲゲートＧ３と、Ｄ−７リツプフロツ
プＦＦｌ、ＦＦ２とを備え、通常動作時には、テスト信
号ＴＥを論理レベル″１”とし、クロック信号ＣＫを論
理レベル“１”に固定し、第１の入力端（Ｉ）のデータ
Ｉの論理信号値がＡＮＤゲートＧ、、ＯＲゲートＧ、及
びＤ−フリップフロップＦＦ、をスルーして第１の出力
端（０）へ直接伝達される。
ｚ 、Ｇ２と、ＯＲゲートＧ３と、Ｄ−７リツプフロツ
プＦＦｌ、ＦＦ２とを備え、通常動作時には、テスト信
号ＴＥを論理レベル″１”とし、クロック信号ＣＫを論
理レベル“１”に固定し、第１の入力端（Ｉ）のデータ
Ｉの論理信号値がＡＮＤゲートＧ、、ＯＲゲートＧ、及
びＤ−フリップフロップＦＦ、をスルーして第１の出力
端（０）へ直接伝達される。
テスト動作時は、テスト信号ＴＥが論理レベル” ｏ
”となっている状態であり、クロック信号ＣＫを″１”
、”０”のクロックパルスとする事により、スキャンデ
ータとしての第２の入力信号ＳＩの論理値がＤ〜フリッ
プフロッ１ＦＦ。
”となっている状態であり、クロック信号ＣＫを″１”
、”０”のクロックパルスとする事により、スキャンデ
ータとしての第２の入力信号ＳＩの論理値がＤ〜フリッ
プフロッ１ＦＦ。
ＦＦ、を介して第２の出力端（Ｓｏ）へ、またＤ−フリ
ップフロップＦＦＩを介して第１の出力端（０）に伝達
される。
ップフロップＦＦＩを介して第１の出力端（０）に伝達
される。
次に、この実施例の動作について説明する。
テスト信号ＴＥが論理レベル゛′１′′のときの通常動
作時に゛は、各フリップフロ１１回路Ｆｌｌ〜ＦＩＭ、
Ｆ２１〜Ｆ２Ｍがスルー状態となって、無変更論理回路
部１の入力端（Ｉ １＋）〜（Ｉ ＩＮ＞と変更論理回
路部２の対応する出力端（０２１）〜（０２Ｎ）、無変
更論理回路部１の出力端（０１）〜（ＯＩＭ）と変更論
理回路部２の対応する入力端（Ｉｚ＋）〜（Ｉ ２Ｍ）
が直接接続された状態となり、かつ各フリップフロップ
回路Ｆ目〜ＦＩＭ＋Ｆ２１〜Ｆ２Ｎ間の信号の伝達は停
止して無変更論理回路部１．変更論理回路部２が一つの
論理回路として動作する。
作時に゛は、各フリップフロ１１回路Ｆｌｌ〜ＦＩＭ、
Ｆ２１〜Ｆ２Ｍがスルー状態となって、無変更論理回路
部１の入力端（Ｉ １＋）〜（Ｉ ＩＮ＞と変更論理回
路部２の対応する出力端（０２１）〜（０２Ｎ）、無変
更論理回路部１の出力端（０１）〜（ＯＩＭ）と変更論
理回路部２の対応する入力端（Ｉｚ＋）〜（Ｉ ２Ｍ）
が直接接続された状態となり、かつ各フリップフロップ
回路Ｆ目〜ＦＩＭ＋Ｆ２１〜Ｆ２Ｎ間の信号の伝達は停
止して無変更論理回路部１．変更論理回路部２が一つの
論理回路として動作する。
テスト信号ＴＥが論理レベル“０′°のときのテスト動
作時には、各フリップフロップ回路ＦＩＬ〜Ｆ ＩＮ、
Ｆ ２１〜Ｆ２Ｎの第１の入力端（Ｉ）からの入力信
号■は阻止され、第２の入力端（ＳＩ）からの入力信号
ＳＩ（スキャンデータ）が入力され、Ｄ−フリップフロ
ップＦＦ、、ＦＦ２を径由して第１及び第２の出力端（
０）、（Ｓｏ）へ伝達される。
作時には、各フリップフロップ回路ＦＩＬ〜Ｆ ＩＮ、
Ｆ ２１〜Ｆ２Ｎの第１の入力端（Ｉ）からの入力信
号■は阻止され、第２の入力端（ＳＩ）からの入力信号
ＳＩ（スキャンデータ）が入力され、Ｄ−フリップフロ
ップＦＦ、、ＦＦ２を径由して第１及び第２の出力端（
０）、（Ｓｏ）へ伝達される。
従って切換回路３はシフトレジスタ動作を行ない、各フ
リップフロップ回路Ｆｉｌ〜Ｆ ＩＮ＋ Ｆ ２１〜Ｆ
２Ｎの出力信号Ｏ，ＳＯからスキャンデータが出力され
、無変更論理回路部１の各入力端（Ｉ ＋＋）〜（Ｉ
ＩＮ＞及び変更論理回路部２の各入力端（ｒ、、）〜（
Ｉ ２Ｍ）へスキャンデータを供給することができ、無
変更論理回路部１及び変更論理回路部２を切離してテス
トすることができる。
リップフロップ回路Ｆｉｌ〜Ｆ ＩＮ＋ Ｆ ２１〜Ｆ
２Ｎの出力信号Ｏ，ＳＯからスキャンデータが出力され
、無変更論理回路部１の各入力端（Ｉ ＋＋）〜（Ｉ
ＩＮ＞及び変更論理回路部２の各入力端（ｒ、、）〜（
Ｉ ２Ｍ）へスキャンデータを供給することができ、無
変更論理回路部１及び変更論理回路部２を切離してテス
トすることができる。
従って、無変更論理回路部１に対しては既存の高故障検
出率のテストパターンを適用することができ、変更論理
回路部２に対してのみテストパターンの変更、追加等を
行なえばよいので、テストパターンの作成時間を大幅に
低減することができる。
出率のテストパターンを適用することができ、変更論理
回路部２に対してのみテストパターンの変更、追加等を
行なえばよいので、テストパターンの作成時間を大幅に
低減することができる。
以上説明したように本発明は、通常動作時には無変更論
理回路部と変更論理回路部とを直接接続し、テスト動作
時には無変更論理回路部及び変更論理回路部を切離し、
かつシフトレジスタ動作を行なってスキャンデータをこ
れらの各入力端へ供給する切換回路を設けた構成とする
ことにより、無変更論理回路部に対しては既存のテスト
パターンを適用することができ、テストパターンの変更
、追加は変更論理回路部に対してのみ行なえばよいので
、テストパターンの作成時間を大幅に低減することがで
き、従って高故障検出率を維持することができる効果が
ある。
理回路部と変更論理回路部とを直接接続し、テスト動作
時には無変更論理回路部及び変更論理回路部を切離し、
かつシフトレジスタ動作を行なってスキャンデータをこ
れらの各入力端へ供給する切換回路を設けた構成とする
ことにより、無変更論理回路部に対しては既存のテスト
パターンを適用することができ、テストパターンの変更
、追加は変更論理回路部に対してのみ行なえばよいので
、テストパターンの作成時間を大幅に低減することがで
き、従って高故障検出率を維持することができる効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示された実施例の切換回路に使用されるフリッ
プフロップ回路の具体例を示す回路図である。 １無変更論理回路部、２・・・変更論理回路部、３・・
・切換回路、Ｆｉｌ〜Ｆ ［Ｍ＋ Ｆ ２１〜Ｆ２Ｎ・
・・フリップフロ１１回路、ＦＦ１．ＦＦ２・・・Ｄ−
フリップフロップ、Ｇ、、Ｇ２・・・ＡＮＤ回路、ｃｙ
、・・・ＯＲゲート、１．、Ｉ２・・・インバータ。
第１図に示された実施例の切換回路に使用されるフリッ
プフロップ回路の具体例を示す回路図である。 １無変更論理回路部、２・・・変更論理回路部、３・・
・切換回路、Ｆｉｌ〜Ｆ ［Ｍ＋ Ｆ ２１〜Ｆ２Ｎ・
・・フリップフロ１１回路、ＦＦ１．ＦＦ２・・・Ｄ−
フリップフロップ、Ｇ、、Ｇ２・・・ＡＮＤ回路、ｃｙ
、・・・ＯＲゲート、１．、Ｉ２・・・インバータ。
Claims (1)
- 複数の入力端及び出力端をもちかつ既存の論理回路の
特定の部分と同一機能、同一構成をもつ無変更論理回路
部と、この無変更論理回路部の各入力端及び出力端とそ
れぞれ対応する出力端及び入力端をもちかつ前記既存の
論理回路の特定の部分以外の部分とは異なる機能及び構
成をもつ変更論理回路部と、第１の入力端を前記無変更
論理回路部及び変更論理回路部の各出力端とそれぞれ対
応して接続し第１の出力端を前記変更論理回路部及び無
変更論理回路部の各入力端とそれぞれ対応して接続し、
テスト信号が第１のレベルのとき前記第１の入力端の信
号をそのまま前記第１の出力端へ伝達し、前記テスト信
号が第２のレベルのときクロック信号と第２の入力端に
入力された信号とによりフリップフロップ動作を行い第
２の出力端及び前記第１の出力端へ所定のレベルの信号
を出力し、前記第２の出力端を後段の前記第２の入力端
に順次接続してシフトレジスタを形成する複数のフリッ
プフロップ回路を備えた切換回路とを有することを特徴
とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298042A JPH03158780A (ja) | 1989-11-15 | 1989-11-15 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298042A JPH03158780A (ja) | 1989-11-15 | 1989-11-15 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03158780A true JPH03158780A (ja) | 1991-07-08 |
Family
ID=17854372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298042A Pending JPH03158780A (ja) | 1989-11-15 | 1989-11-15 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03158780A (ja) |
-
1989
- 1989-11-15 JP JP1298042A patent/JPH03158780A/ja active Pending
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