JP2000193724A - 入出力回路 - Google Patents
入出力回路Info
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- JP2000193724A JP2000193724A JP10368192A JP36819298A JP2000193724A JP 2000193724 A JP2000193724 A JP 2000193724A JP 10368192 A JP10368192 A JP 10368192A JP 36819298 A JP36819298 A JP 36819298A JP 2000193724 A JP2000193724 A JP 2000193724A
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Abstract
(57)【要約】
【課題】 テスト信号と通常信号とが一つの端子を共用
することができ、かつ、高速なＬＳＩ間転送を実現でき
る集積回路の入出力回路を提供する。 【解決手段】 集積回路の入力端子に接続された入力バ
ッファ１１と、この入力バッファの後段に接続された、
スルー状態にすることが可能なフリップフロップ３１と
を有する入力回路と、通常信号とテスト信号とを入力
し、これらの信号の一方を選択して出力するセレクタ１
と、このセレクタと、集積回路の出力端子との間に設け
られた、スルー状態にすることが可能なフリップフロッ
プ３０とを有する出力回路とから構成される集積回路の
入出力回路において、集積回路のテストを行うときに
は、前記セレクタはテスト信号を選択し、前記入力回路
および出力回路のフリップフロップはスルー状態とされ
るように構成した。
することができ、かつ、高速なＬＳＩ間転送を実現でき
る集積回路の入出力回路を提供する。 【解決手段】 集積回路の入力端子に接続された入力バ
ッファ１１と、この入力バッファの後段に接続された、
スルー状態にすることが可能なフリップフロップ３１と
を有する入力回路と、通常信号とテスト信号とを入力
し、これらの信号の一方を選択して出力するセレクタ１
と、このセレクタと、集積回路の出力端子との間に設け
られた、スルー状態にすることが可能なフリップフロッ
プ３０とを有する出力回路とから構成される集積回路の
入出力回路において、集積回路のテストを行うときに
は、前記セレクタはテスト信号を選択し、前記入力回路
および出力回路のフリップフロップはスルー状態とされ
るように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路で
高速ＬＳＩ間転送を行うための入出力回路に関するもの
であり、特にＬＳＩに内蔵されたマクロ回路をテストす
るために入出力するテスト信号と、通常の入出力信号と
を同じ端子で切り換えて使う回路に関するものである。
また、本発明に係わる入出力回路は、特に多ピン（端
子）の高集積・高性能ＬＳＩの入力部および出力部で使
用されるものである。
高速ＬＳＩ間転送を行うための入出力回路に関するもの
であり、特にＬＳＩに内蔵されたマクロ回路をテストす
るために入出力するテスト信号と、通常の入出力信号と
を同じ端子で切り換えて使う回路に関するものである。
また、本発明に係わる入出力回路は、特に多ピン（端
子）の高集積・高性能ＬＳＩの入力部および出力部で使
用されるものである。
【０００２】
【従来の技術】近年のＬＳＩは、高集積化に伴い、論理
回路を構成するゲート回路の他に、ＲＡＭ、ＲＯＭ、メ
ガマクロといった、まとまった機能を持つマクロ回路を
内蔵するようになってきている。ＬＳＩの生産工程にお
いて、これらのマクロ回路を検査する場合、セレクタ回
路等を使ってマクロ回路の前段および後段にある論理回
路をバイパスし、マクロ回路の入力にＬＳＩのピンから
直接テストパターンを与え、マクロ回路の出力信号をＬ
ＳＩの出力ピンへ出して観測することが一般的に行われ
ている。近年、マクロ回路の高集積化、多ビット化に伴
い、テストに必要なピンの数が増加しているが、ＬＳＩ
のピン数にも限りがあるため、これらのテスト用のピン
を通常の信号用として使われているピンと共用すること
が要求されている。
回路を構成するゲート回路の他に、ＲＡＭ、ＲＯＭ、メ
ガマクロといった、まとまった機能を持つマクロ回路を
内蔵するようになってきている。ＬＳＩの生産工程にお
いて、これらのマクロ回路を検査する場合、セレクタ回
路等を使ってマクロ回路の前段および後段にある論理回
路をバイパスし、マクロ回路の入力にＬＳＩのピンから
直接テストパターンを与え、マクロ回路の出力信号をＬ
ＳＩの出力ピンへ出して観測することが一般的に行われ
ている。近年、マクロ回路の高集積化、多ビット化に伴
い、テストに必要なピンの数が増加しているが、ＬＳＩ
のピン数にも限りがあるため、これらのテスト用のピン
を通常の信号用として使われているピンと共用すること
が要求されている。
【０００３】この要求に応えるために、例えば、特開平
２−２２８６６号公報に開示されているように、入出力
回路にセレクタを内蔵することが提案されている。この
先行技術の入出力回路を図２に示す。図２（ａ）に示さ
れた出力回路は、レジスタ３２と出力バッファ２６との
間にセレクタ２１が挿入されるという構成をしており、
レジスタ３２の出力を出力バッファ２６に直結するよう
な構成を有していない。このため、ＬＳＩが通常の動作
を行う場合は、レジスタ３２の出力信号がセレクタ２１
を介して出力バッファ２６に到達し、ＬＳＩの出力端子
ＤＯから出力されるという動作となる。また、テスト時
には、テスト信号Ｔがセレクタ２１を介して出力バッフ
ァ２６に到達し、出力端子ＤＯから出力される。
２−２２８６６号公報に開示されているように、入出力
回路にセレクタを内蔵することが提案されている。この
先行技術の入出力回路を図２に示す。図２（ａ）に示さ
れた出力回路は、レジスタ３２と出力バッファ２６との
間にセレクタ２１が挿入されるという構成をしており、
レジスタ３２の出力を出力バッファ２６に直結するよう
な構成を有していない。このため、ＬＳＩが通常の動作
を行う場合は、レジスタ３２の出力信号がセレクタ２１
を介して出力バッファ２６に到達し、ＬＳＩの出力端子
ＤＯから出力されるという動作となる。また、テスト時
には、テスト信号Ｔがセレクタ２１を介して出力バッフ
ァ２６に到達し、出力端子ＤＯから出力される。
【０００４】図２（ｂ）に入力回路を示す。通常動作に
おいては、入力端子ＲＩから入力される信号は、入力バ
ッファ２７を介してレジスタ３３に送られる。テスト時
には、入力端子ＲＩから入力されるテスト信号が、入力
バッファ２７を介してテスト対象のマクロ回路へ送られ
る。
おいては、入力端子ＲＩから入力される信号は、入力バ
ッファ２７を介してレジスタ３３に送られる。テスト時
には、入力端子ＲＩから入力されるテスト信号が、入力
バッファ２７を介してテスト対象のマクロ回路へ送られ
る。
【０００５】また、図４は、上記回路の動作を示すタイ
ミングチャートである。クロックＣ１の立ち上がりに応
じて、マスタラッチ２２の状態Ｍ１およびスレブラッチ
２３の状態Ｓ１が変わり、この変化がセレクタ２１の出
力ＳＬとなり、出力バッファ２６を介して出力端子ＤＯ
から出力される。
ミングチャートである。クロックＣ１の立ち上がりに応
じて、マスタラッチ２２の状態Ｍ１およびスレブラッチ
２３の状態Ｓ１が変わり、この変化がセレクタ２１の出
力ＳＬとなり、出力バッファ２６を介して出力端子ＤＯ
から出力される。
【０００６】
【発明が解決しようとする課題】しかし、この従来技術
には、次のような問題がある。すなわち、ＬＳＩ間デー
タ転送において、セレクタ回路の遅延時間の分、遅延時
間が増加する。これは、超高速動作が必要な装置を構成
するＬＳＩに必要な、高速のＬＳＩ間転送を阻害する要
因となる。
には、次のような問題がある。すなわち、ＬＳＩ間デー
タ転送において、セレクタ回路の遅延時間の分、遅延時
間が増加する。これは、超高速動作が必要な装置を構成
するＬＳＩに必要な、高速のＬＳＩ間転送を阻害する要
因となる。
【０００７】本発明の主な目的は、テスト信号と通常信
号とが、一つの端子を共用することができ、かつ、高速
なＬＳＩ間転送を実現できるような入出力回路を提供す
ることにある。
号とが、一つの端子を共用することができ、かつ、高速
なＬＳＩ間転送を実現できるような入出力回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、集積回路の入力端子に接続された入力バッファと、
この入力バッファの後段に接続された、スルー状態にす
ることが可能なフリップフロップとを有する入力回路
と、通常信号とテスト信号とを入力し、これらの信号の
一方を選択して出力するセレクタと、このセレクタと、
集積回路の出力端子との間に設けられた、スルー状態に
することが可能なフリップフロップとを有する出力回路
とから構成される集積回路の入出力回路において、集積
回路のテストを行うときには、前記セレクタはテスト信
号を選択し、前記入力回路および出力回路のフリップフ
ロップはスルー状態とされることを特徴とする入出力回
路である。
は、集積回路の入力端子に接続された入力バッファと、
この入力バッファの後段に接続された、スルー状態にす
ることが可能なフリップフロップとを有する入力回路
と、通常信号とテスト信号とを入力し、これらの信号の
一方を選択して出力するセレクタと、このセレクタと、
集積回路の出力端子との間に設けられた、スルー状態に
することが可能なフリップフロップとを有する出力回路
とから構成される集積回路の入出力回路において、集積
回路のテストを行うときには、前記セレクタはテスト信
号を選択し、前記入力回路および出力回路のフリップフ
ロップはスルー状態とされることを特徴とする入出力回
路である。
【０００９】請求項２に記載の発明は、前記入力回路お
よび出力回路のフリップフロップは、マスタラッチとス
レブラッチとで構成されていて、それぞれのラッチのク
ロックラインに、クロックを供給するか、前記ラッチを
スルー状態にするためのクランプ信号を供給するかを切
り換える切換手段を有することを特徴とする請求項１に
記載の入出力回路である。
よび出力回路のフリップフロップは、マスタラッチとス
レブラッチとで構成されていて、それぞれのラッチのク
ロックラインに、クロックを供給するか、前記ラッチを
スルー状態にするためのクランプ信号を供給するかを切
り換える切換手段を有することを特徴とする請求項１に
記載の入出力回路である。
【００１０】請求項３に記載の発明は、前記入力回路お
よび出力回路に供給されるクロックは、同一のクロック
であることを特徴とする請求項２に記載の入出力回路で
ある。
よび出力回路に供給されるクロックは、同一のクロック
であることを特徴とする請求項２に記載の入出力回路で
ある。
【００１１】請求項４に記載の発明は、前記入力回路お
よび出力回路に設けられた切換手段は、同一の遅延特性
を有することを特徴とする請求項２または３に記載の入
出力回路である。
よび出力回路に設けられた切換手段は、同一の遅延特性
を有することを特徴とする請求項２または３に記載の入
出力回路である。
【００１２】本発明は、ＬＳＩ間データ転送における送
り手側ＬＳＩで、出力最終段のフリップフロップの直前
にテスト信号と通常信号を切り換えるセレクタを配し、
さらにフリップフロップのクロック信号を制御して、こ
のフリップフロップをスルー状態にすることができるよ
うにしたものである。さらに、データ転送における受け
側ＬＳＩで、入力されたデータを受けるフリップフロッ
プのクロック信号を制御して、このフリップフロップを
スルー状態にすることができるようにした。
り手側ＬＳＩで、出力最終段のフリップフロップの直前
にテスト信号と通常信号を切り換えるセレクタを配し、
さらにフリップフロップのクロック信号を制御して、こ
のフリップフロップをスルー状態にすることができるよ
うにしたものである。さらに、データ転送における受け
側ＬＳＩで、入力されたデータを受けるフリップフロッ
プのクロック信号を制御して、このフリップフロップを
スルー状態にすることができるようにした。
【００１３】すなわち、本発明は、入力バッファおよび
出力バッファに、スル−状態にすることができるフリッ
プフロップを接続し、出力用フリップフロップの前段に
セレクタを設けている。このセレクタは、内蔵マクロ回
路のテスト出力信号と、ＬＳＩ本来の論理動作を行うと
きの通常出力信号とのいずれかを選択する動作を行う。
この入出力回路によると、通常使用時には、本来のＬＳ
Ｉ間データ転送動作を行い、また、ＬＳＩ検査工程など
でマクロ回路を検査する時には、フリップフロップをス
ルー状態にすることで、マクロ回路へ直接テスト入力信
号を送り、またマクロ回路から直接テスト出力信号を得
る。
出力バッファに、スル−状態にすることができるフリッ
プフロップを接続し、出力用フリップフロップの前段に
セレクタを設けている。このセレクタは、内蔵マクロ回
路のテスト出力信号と、ＬＳＩ本来の論理動作を行うと
きの通常出力信号とのいずれかを選択する動作を行う。
この入出力回路によると、通常使用時には、本来のＬＳ
Ｉ間データ転送動作を行い、また、ＬＳＩ検査工程など
でマクロ回路を検査する時には、フリップフロップをス
ルー状態にすることで、マクロ回路へ直接テスト入力信
号を送り、またマクロ回路から直接テスト出力信号を得
る。
【００１４】
【発明の実施の形態】本発明の一実施形態のブロック図
を図１に示す。図１（ａ）は出力回路、図１（ｂ）は入
力回路である。出力回路（ａ）では、フリップフロップ
３０の前段に第１のセレクタ１を有し、通常の信号Ａと
テスト時の信号Ｔのうち、いずれの信号をフリップフロ
ップ３０に入力するかを切り換えている。
を図１に示す。図１（ａ）は出力回路、図１（ｂ）は入
力回路である。出力回路（ａ）では、フリップフロップ
３０の前段に第１のセレクタ１を有し、通常の信号Ａと
テスト時の信号Ｔのうち、いずれの信号をフリップフロ
ップ３０に入力するかを切り換えている。
【００１５】そして、第１のセレクタ１の出力は、フリ
ップフロップ３０が内蔵するマスタラッチ６に入力さ
れ、マスタラッチ６の出力は、スレブラッチ７に入力さ
れる。スレブラッチ７の出力は、出力バッファ１０に入
力され、出力バッファ１０の出力は、ＬＳＩの出力端子
ＤＯから出力される。
ップフロップ３０が内蔵するマスタラッチ６に入力さ
れ、マスタラッチ６の出力は、スレブラッチ７に入力さ
れる。スレブラッチ７の出力は、出力バッファ１０に入
力され、出力バッファ１０の出力は、ＬＳＩの出力端子
ＤＯから出力される。
【００１６】フリップフロップ３０を構成するマスタラ
ッチ６とスレブラッチ７の各々のクロックラインに、ク
ロック信号Ｃ１か、クランプ信号Ｐ１、Ｐ２の、いずれ
をラッチに入力するかを切り換える第２、第３のセレク
タ２、３が設けられている。第１、第２、第３のセレク
タには制御信号Ｍが供給され、これにより連動した選択
動作を行う。
ッチ６とスレブラッチ７の各々のクロックラインに、ク
ロック信号Ｃ１か、クランプ信号Ｐ１、Ｐ２の、いずれ
をラッチに入力するかを切り換える第２、第３のセレク
タ２、３が設けられている。第１、第２、第３のセレク
タには制御信号Ｍが供給され、これにより連動した選択
動作を行う。
【００１７】一方、入力回路（ｂ）では、入力端子ＲＩ
からの入力が、入力バッファ１１に入力され、入力バッ
ファ１１の出力が、フリップフロップ３１が内蔵するマ
スタラッチ８に入力され、マスタラッチ８の出力が、ス
レブラッチ９に入力され、スレブラッチ９の出力が、後
段の回路に送られる。
からの入力が、入力バッファ１１に入力され、入力バッ
ファ１１の出力が、フリップフロップ３１が内蔵するマ
スタラッチ８に入力され、マスタラッチ８の出力が、ス
レブラッチ９に入力され、スレブラッチ９の出力が、後
段の回路に送られる。
【００１８】フリップフロップ３１を構成するマスタラ
ッチ８とスレブラッチ９の各々のクロックラインに、ク
ロック信号Ｃ２か、クランプ信号Ｐ１、Ｐ２の、いずれ
を入力するかを切り換える第４、第５のセレクタ４、５
を有している。第４、第５のセレクタ４、５には制御信
号Ｍが供給され、これにより、第４、第５のセレクタ
４、５は、連動した選択動作を行う。
ッチ８とスレブラッチ９の各々のクロックラインに、ク
ロック信号Ｃ２か、クランプ信号Ｐ１、Ｐ２の、いずれ
を入力するかを切り換える第４、第５のセレクタ４、５
を有している。第４、第５のセレクタ４、５には制御信
号Ｍが供給され、これにより、第４、第５のセレクタ
４、５は、連動した選択動作を行う。
【００１９】このように構成された入力回路と出力回路
を使って、ＬＳＩ間の接続を行う。まず、通常の動作を
行う場合、出力回路（ａ）では、第１のセレクタ１は通
常の信号Ａを選択し、第２、第３のセレクタ２、３はク
ロック信号Ｃ１を選択する。これにより、ＬＳＩ内部の
信号Ａは、セレクタ１、フリップフロップ３０、出力バ
ッファ１０を経て出力端子ＤＯからＬＳＩの外部へ出力
される。また、入力回路（ｂ）では、ＬＳＩの入力端子
ＲＩから入力された信号を、入力バッファ１１、フリッ
プフロップ３１を経て、ＬＳＩ内部へ伝搬させる。
を使って、ＬＳＩ間の接続を行う。まず、通常の動作を
行う場合、出力回路（ａ）では、第１のセレクタ１は通
常の信号Ａを選択し、第２、第３のセレクタ２、３はク
ロック信号Ｃ１を選択する。これにより、ＬＳＩ内部の
信号Ａは、セレクタ１、フリップフロップ３０、出力バ
ッファ１０を経て出力端子ＤＯからＬＳＩの外部へ出力
される。また、入力回路（ｂ）では、ＬＳＩの入力端子
ＲＩから入力された信号を、入力バッファ１１、フリッ
プフロップ３１を経て、ＬＳＩ内部へ伝搬させる。
【００２０】ＬＳＩ生産工程などにおいて、ＬＳＩに内
蔵されているマクロ回路のテストを行う時には、出力回
路（ａ）では、第１のセレクタ１はテスト時の信号Ｔを
選択し、第２、第３のセレクタ２、３はクランプ信号Ｐ
１、Ｐ２を選択する。第１のセレクタ１のテスト時の信
号Ｔには、マクロ回路のテスト出力信号が接続されてい
る。また、第２、第３のセレクタ２、３のクランプ信号
Ｐ１、Ｐ２には、マスタラッチ６、スレブラッチ７とも
にスルー状態になるような論理値が設定されている。こ
れにより、ＬＳＩ内部のマクロ回路のテスト出力信号Ｔ
が、セレクタ１、フリップフロップ３０、出力バッファ
１０を経てＬＳＩ外部へ送られるが、フリップフロップ
３０を構成するマスタラッチ６とスレブラッチ７の両者
がスルー状態となっているため、フリップフロップ３０
にクロックＣ１を印加することなく、マクロ回路の検査
を行うことができる。
蔵されているマクロ回路のテストを行う時には、出力回
路（ａ）では、第１のセレクタ１はテスト時の信号Ｔを
選択し、第２、第３のセレクタ２、３はクランプ信号Ｐ
１、Ｐ２を選択する。第１のセレクタ１のテスト時の信
号Ｔには、マクロ回路のテスト出力信号が接続されてい
る。また、第２、第３のセレクタ２、３のクランプ信号
Ｐ１、Ｐ２には、マスタラッチ６、スレブラッチ７とも
にスルー状態になるような論理値が設定されている。こ
れにより、ＬＳＩ内部のマクロ回路のテスト出力信号Ｔ
が、セレクタ１、フリップフロップ３０、出力バッファ
１０を経てＬＳＩ外部へ送られるが、フリップフロップ
３０を構成するマスタラッチ６とスレブラッチ７の両者
がスルー状態となっているため、フリップフロップ３０
にクロックＣ１を印加することなく、マクロ回路の検査
を行うことができる。
【００２１】またこのとき、入力回路（ｂ）において
は、第４、第５のセレクタ４、５もクランプ信号Ｐ１、
Ｐ２を選択する。第４、第５のセレクタ４、５のクラン
プ信号Ｐ１、Ｐ２には、マスタラッチ８、スレブラッチ
９ともにスルー状態になるような論理値が設定されてい
る。これにより、ＬＳＩの入力端子ＲＩに供給された信
号は、入力バッファ１１、フリップフロップ３１を経て
ＬＳＩ内部へ伝搬されるが、フリップフロップ３１を構
成するマスタラッチ８とスレブラッチ９の両者がスルー
状態となっているため、フリップフロップ３１にクロッ
クＣ２を印加することなく、内部へ信号を伝えることが
できる。従って、このフリップフロップ３１の出力信号
ＲＤを、内蔵マクロ回路のテスト用信号入力（図示せ
ず）へ接続することによって、マクロ回路にテスト用信
号を印加することができる。
は、第４、第５のセレクタ４、５もクランプ信号Ｐ１、
Ｐ２を選択する。第４、第５のセレクタ４、５のクラン
プ信号Ｐ１、Ｐ２には、マスタラッチ８、スレブラッチ
９ともにスルー状態になるような論理値が設定されてい
る。これにより、ＬＳＩの入力端子ＲＩに供給された信
号は、入力バッファ１１、フリップフロップ３１を経て
ＬＳＩ内部へ伝搬されるが、フリップフロップ３１を構
成するマスタラッチ８とスレブラッチ９の両者がスルー
状態となっているため、フリップフロップ３１にクロッ
クＣ２を印加することなく、内部へ信号を伝えることが
できる。従って、このフリップフロップ３１の出力信号
ＲＤを、内蔵マクロ回路のテスト用信号入力（図示せ
ず）へ接続することによって、マクロ回路にテスト用信
号を印加することができる。
【００２２】このように、マクロ回路のテスト時には、
入力回路（ａ）、出力回路（ｂ）に内蔵されたフリップ
フロップ３０、３１をスルー状態にすることで、ＬＳＩ
外部から直接マクロ回路に対してテスト信号を与えて、
マクロ回路の出力信号をＬＳＩ外部に直接出して確認す
ることができる。
入力回路（ａ）、出力回路（ｂ）に内蔵されたフリップ
フロップ３０、３１をスルー状態にすることで、ＬＳＩ
外部から直接マクロ回路に対してテスト信号を与えて、
マクロ回路の出力信号をＬＳＩ外部に直接出して確認す
ることができる。
【００２３】以下、本実施形態の動作を図３のタイミン
グチャートを参照して詳細に説明する。図３は、通常動
作時のタイミングを示すものである。クロックＣ１の立
ち上がりエッジによりマスタラッチ６とスレブラッチ７
が動作し、出力信号を出力バッファ１０を介して出力端
子ＤＯから出力させる。
グチャートを参照して詳細に説明する。図３は、通常動
作時のタイミングを示すものである。クロックＣ１の立
ち上がりエッジによりマスタラッチ６とスレブラッチ７
が動作し、出力信号を出力バッファ１０を介して出力端
子ＤＯから出力させる。
【００２４】図２に示す従来例では、スレブラッチ２３
と出力バッファ２６との間にセレクタ２１が入っている
ため、図４のタイミングチャートに示すように、クロッ
クＣ１の立ち上がりから出力端子ＤＯの切り替わりまで
の遅延が大きい。これに対し、本発明による図１の回路
では、スレブラッチ７と出力バッファ１０の間には何も
入っていないので、従来例に比べて出力遅延が小さくな
る。
と出力バッファ２６との間にセレクタ２１が入っている
ため、図４のタイミングチャートに示すように、クロッ
クＣ１の立ち上がりから出力端子ＤＯの切り替わりまで
の遅延が大きい。これに対し、本発明による図１の回路
では、スレブラッチ７と出力バッファ１０の間には何も
入っていないので、従来例に比べて出力遅延が小さくな
る。
【００２５】一方、マクロ回路をテストする時の動作
は、図５のタイミングチャートに示すように、第１のセ
レクタ１にはマクロ回路のテスト出力Ｔ１が入力され、
マスタラッチ６、スレブラッチ７共にスルー状態（Ｍ
１、Ｓ１）になっているため、テスト出力信号Ｔ１は、
そのままマスタラッチ６、スレブラッチ７を通り抜け
て、出力バッファ１０を介して出力端子ＤＯから出力さ
れる。また、入力回路においても、入力端子ＲＩに入力
されたテスト信号が、スルー状態となったマスタラッチ
８およびスレブラッチ９を通過し（Ｍ２、Ｓ２）、内部
信号ＲＤとなる。
は、図５のタイミングチャートに示すように、第１のセ
レクタ１にはマクロ回路のテスト出力Ｔ１が入力され、
マスタラッチ６、スレブラッチ７共にスルー状態（Ｍ
１、Ｓ１）になっているため、テスト出力信号Ｔ１は、
そのままマスタラッチ６、スレブラッチ７を通り抜け
て、出力バッファ１０を介して出力端子ＤＯから出力さ
れる。また、入力回路においても、入力端子ＲＩに入力
されたテスト信号が、スルー状態となったマスタラッチ
８およびスレブラッチ９を通過し（Ｍ２、Ｓ２）、内部
信号ＲＤとなる。
【００２６】上記実施形態では、図１（ａ）に示すよう
に、マスタラッチ６とスレブラッチ７でフリップフロッ
プ３０を構成するようになっているが、第２、第３のセ
レクタ２、３も含めて、フリップフロップ回路を構成し
ても良い。また、図１（ｂ）に示すように、マスタラッ
チ８とスレブラッチ９でフリップフロップ３１を構成す
るようになっているが、第３、第４のセレクタ４、５を
含めて、フリップフロップ回路を構成しても良い。
に、マスタラッチ６とスレブラッチ７でフリップフロッ
プ３０を構成するようになっているが、第２、第３のセ
レクタ２、３も含めて、フリップフロップ回路を構成し
ても良い。また、図１（ｂ）に示すように、マスタラッ
チ８とスレブラッチ９でフリップフロップ３１を構成す
るようになっているが、第３、第４のセレクタ４、５を
含めて、フリップフロップ回路を構成しても良い。
【００２７】このようにクロックラインに挿入するセレ
クタまで含めてフリップフロップ回路とすることによ
り、第２のセレクタ２からマスタラッチ６までの遅延時
間と、第３のセレクタ３からスレブラッチ７までの遅延
時間の関係を保証して、より安定したフリップフロップ
動作を得ることができる効果がある。これについては、
入力回路（ｂ）における第４のセレクタ４からマスタラ
ッチ８までの遅延時間と、第５のセレクタ５からスレブ
ラッチ９までの遅延時間の関係を保証することにおいて
も同一の効果を得ることになる。
クタまで含めてフリップフロップ回路とすることによ
り、第２のセレクタ２からマスタラッチ６までの遅延時
間と、第３のセレクタ３からスレブラッチ７までの遅延
時間の関係を保証して、より安定したフリップフロップ
動作を得ることができる効果がある。これについては、
入力回路（ｂ）における第４のセレクタ４からマスタラ
ッチ８までの遅延時間と、第５のセレクタ５からスレブ
ラッチ９までの遅延時間の関係を保証することにおいて
も同一の効果を得ることになる。
【００２８】上記に示したものの他に、出力回路におい
ては、さらに、第１のセレクタ１も含めて、フリップフ
ロップ回路を構成しても良い。このような構成とするこ
とで、第１のセレクタからマスタラッチ６までの配線が
短くなり、ＬＳＩ内の配線収容性が向上し、レイアウト
設計上有利となる効果がある。
ては、さらに、第１のセレクタ１も含めて、フリップフ
ロップ回路を構成しても良い。このような構成とするこ
とで、第１のセレクタからマスタラッチ６までの配線が
短くなり、ＬＳＩ内の配線収容性が向上し、レイアウト
設計上有利となる効果がある。
【００２９】
【発明の効果】本発明によれば、ＬＳＩの端子をテスト
時と平常時とで共用することができるため、端子数を削
減できるという効果が得られると共に、従来の端子共用
化によって設けられたセレクタによる遅延特性の悪化を
引き起こすことがない。すなわち、出力回路について見
ると、セレクタがフリップフロップの前段に設けられ、
フリップフロップと出力バッファとが直結されているの
で、通常の使用時に、セレクタが遅延時間を増加させる
ことはない。
時と平常時とで共用することができるため、端子数を削
減できるという効果が得られると共に、従来の端子共用
化によって設けられたセレクタによる遅延特性の悪化を
引き起こすことがない。すなわち、出力回路について見
ると、セレクタがフリップフロップの前段に設けられ、
フリップフロップと出力バッファとが直結されているの
で、通常の使用時に、セレクタが遅延時間を増加させる
ことはない。
【００３０】出力回路のスレブラッチ７のクロックライ
ンに入れた第３のセレクタ３により、クロックＣ１の立
ち上がりエッジから、フリップフロップ３０の出力の切
り替わりまでの遅延が増加するが、入力回路のマスタラ
ッチ８のクロックラインにも、同様のセレクタ（第４の
セレクタ４）を入れているため、送り側のフリップフロ
ップ３０と受け側のフリップフロップ３１とにおいて、
クロックが同位相だけずれることになり、実質的に転送
遅延時間に影響を及ぼすことはない。従って、ＬＳＩに
内蔵されたマクロ回路のテスト用端子と一般信号用端子
とを兼用することができながら、ＬＳＩ間転送遅延特性
の悪化を抑えることができる。
ンに入れた第３のセレクタ３により、クロックＣ１の立
ち上がりエッジから、フリップフロップ３０の出力の切
り替わりまでの遅延が増加するが、入力回路のマスタラ
ッチ８のクロックラインにも、同様のセレクタ（第４の
セレクタ４）を入れているため、送り側のフリップフロ
ップ３０と受け側のフリップフロップ３１とにおいて、
クロックが同位相だけずれることになり、実質的に転送
遅延時間に影響を及ぼすことはない。従って、ＬＳＩに
内蔵されたマクロ回路のテスト用端子と一般信号用端子
とを兼用することができながら、ＬＳＩ間転送遅延特性
の悪化を抑えることができる。
【図１】 本発明の一実施形態のブロック図。
【図２】 従来技術を示すブロック図。
【図３】 本発明の、通常動作時の動作を説明するため
のタイミングチャート。
のタイミングチャート。
【図４】 従来技術の、通常動作時の動作を説明するた
めのタイミングチャート。
めのタイミングチャート。
【図５】 本発明の、マクロ回路をテストする時の動作
を説明するためのタイミングチャート。
を説明するためのタイミングチャート。
１ 第１のセレクタ ２ 第２のセレクタ ３ 第３のセレクタ ４ 第４のセレクタ ５ 第５のセレクタ ６ マスタラッチ ７ スレブラッチ ８ マスタラッチ ９ スレブラッチ １０ 出力バッファ １１ 入力バッファ ２１ セレクタ ２２ マスタラッチ ２３ スレブラッチ ２４ マスタラッチ ２５ スレブラッチ ２６ 出力バッファ ２７ 入力バッファ ３０ フリップフロップ ３１ フリップフロッ
プ ３２ レジスタ ３３ レジスタ
プ ３２ レジスタ ３３ レジスタ
Claims (4)
- 【請求項１】 集積回路の入力端子に接続された入力バ
ッファと、 この入力バッファの後段に接続された、スルー状態にす
ることが可能なフリップフロップとを有する入力回路
と、 通常信号とテスト信号とを入力し、これらの信号の一方
を選択して出力するセレクタと、 このセレクタと、集積回路の出力端子との間に設けられ
た、スルー状態にすることが可能なフリップフロップと
を有する出力回路とから構成される集積回路の入出力回
路において、 集積回路のテストを行うときには、前記セレクタはテス
ト信号を選択し、前記入力回路および出力回路のフリッ
プフロップはスルー状態とされることを特徴とする入出
力回路。 - 【請求項２】 前記入力回路および出力回路のフリップ
フロップは、マスタラッチとスレブラッチとで構成され
ていて、 それぞれのラッチのクロックラインに、クロックを供給
するか、前記ラッチをスルー状態にするためのクランプ
信号を供給するかを切り換える切換手段を有することを
特徴とする請求項１に記載の入出力回路。 - 【請求項３】 前記入力回路および出力回路に供給され
るクロックは、同一のクロックであることを特徴とする
請求項２に記載の入出力回路。 - 【請求項４】 前記入力回路および出力回路に設けられ
た切換手段は、同一の遅延特性を有することを特徴とす
る請求項２または３に記載の入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10368192A JP2000193724A (ja) | 1998-12-24 | 1998-12-24 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10368192A JP2000193724A (ja) | 1998-12-24 | 1998-12-24 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000193724A true JP2000193724A (ja) | 2000-07-14 |
Family
ID=18491189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10368192A Pending JP2000193724A (ja) | 1998-12-24 | 1998-12-24 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000193724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004088749A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体集積回路装置、および半導体集積回路装置の制御方法 |
-
1998
- 1998-12-24 JP JP10368192A patent/JP2000193724A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004088749A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体集積回路装置、および半導体集積回路装置の制御方法 |
| US7135882B2 (en) | 2003-03-31 | 2006-11-14 | Fujitsu Limited | Semiconductor integrated circuit device and control method for the semiconductor integrated circuit device |
| CN100370614C (zh) * | 2003-03-31 | 2008-02-20 | 富士通株式会社 | 半导体集成电路装置及半导体集成电路装置的控制方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020212 |