JPH0372281A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、論理
診断のためにフリップフロップ回路を直列接続してシリ
アルにテストパターンを入力し、又は出力させるという
シリアルスキャン機能を持つ半導体集積回路装置に利用
して有効な技術に関するものである。

〔従来の技術〕

大規模論理集積回路における論理診断を行うために、論
理回路内のフリツブフロップ回路を直列形態に接続して
シフトレジスタを構成し、外部から直接アクセスしてフ
リップフロップ回路間の組み合わせ論理回路を診断する
ものがある。

このようなシリアルスキャン機能を持つ集積回路の診断
方法に関しては、例えば特開昭５９−１４２４８１号公
報がある。

〔発明が解決しようとする課題〕

例えば、第３図に示すように、ブロック間渡りの信号線
数を減らすために信号を信号ＤＩ、Ｄ２のようにエンコ
ードして転送することが考えられる。受は側では、タイ
ミング合わせのために上記転送されてきた信号ＤＩとＤ
２をいったんランチ（フリツプフロツプ）回路ＦＦに取
り込み、ランチ後の信号をデコード回路ＤＥＣによりデ
コードして制御信号ＤｏｔないしＤＯ４として用いる。

このようなランチ回路ＦＦとデコード回路ＤＥＣとによ
り、４つの制御信号ＤＯＩないしＤＯ４を形成するのに
ブロック間渡りの信号線をＤＩ、Ｄ２のように２本に減
らすことができる。

診断に際しては、このランチ回路ＦＦを直列スキャン回
路としてデータのやりとりを行う、論理回路が高速化し
ていくと、このデコード回路の遅延時間が問題になる場
合がでてくる。これに対応するためにデコード回路をラ
ッチの前に移して、ランチ回路からの遅延を低減させる
ことが考えられる。しかしながら、このようにすると、
診断時のシリアルスキャン動作のとき、デコード回路Ｄ
ＥＣにより形成される出力信号００１ないしり。

４と異なるパターンの組み合わせが生じる。これは、通
常の動作モードではあり得ない出力信号ＤＯｌないし０
０４の組み合わせであり、場合によっては論理回路その
ものを破壊してしまう不測の事故が生じてしまう０例え
ば、上記出力信号り。

工ないしＤＯ４を択一的にハイレベルにして、１つの出
力回路を動作させようとするとき、上記シリアルスキャ
ン動作において２つの信号が同時にハイレベルになると
、２つの出力回路のハイレベルとロウレベルとが競合し
て過大な出力電流が流れて素子を破壊ないし素子特性を
劣化させてしまうという重大な事故が発生する。

この発明の目的は、シリアルスキャン途中での素子破壊
や特性劣化といった不測の事故発生を防止しつつ、シリ
アルスキャン機能を持つ半導体集積回路装置を提供する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、シリアルスキャン機能が付加されたフリップ
フロソブ回路の並列データ出力部に、スキャン転送モー
ドのとき各フリソプフロソブ回路の並列データを受ける
回路が不都合な動作を行わないよう上記並列データ出力
信号を論理“Ｏ”又は論理“ｌ”に固定する回路を設け
る。

〔作　用〕

上記した手段によれば、スキャン転送モードの途中にお
ける予期しないデータの組み合わせにより論理回路等診
断を必要とする回路が不都合な動作してしまうことによ
る素子破壊や特性劣化を防止することができる。

〔実施例〕

第１図には、この発明が適用された診断機能付の論理回
路の一実施例の要部ブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

この実施例の半導体集積回路装置は、特に制限されない
が、それぞれが特定機能を持つ複数回路ブロックから構
成される。同図には、そのうちの１つの回路ブロックが
例示的に示されている。回路ブロック間の渡り信号線数
を減らすために、図示しない回路ブロックから伝えられ
る入力信号ＩＮｌとＩＮ２は、それを形成する図示しな
い回路ブロック側でエンコードされて伝えられる。

この実施例では、特に制限されないが、上記エンコード
された入力信号ＩＮＩとＩＮ２をデコードするデコード
回路ＤＥＣでの信号遅延によって受は側回路ブロックで
の動作速度が低下してしまうことを防ぐために、受は側
においてタイミング合わせのために設けられるラッチ回
路ＦＦＩないしＦＦ４をデコード回路ＤＥＣの出力側に
配置する。すなわち、タイξング合わせのためのラッチ
回路ＦＦＩないしＦＦ４は、デコード回路ＤＥＣの出力
信号ＤＯＩないし００４が並列入力端子りに供給される
。そして、取り込んだデータは、各ラッチ回路ＦＦＩな
しいＦＦ４の並列出力端子Ｑから出力される。このよう
な構成を採ることによって、回路ブロック間渡りの信号
線数を減らしつつ、高速化を実現することができる。

上記ランチ回路ＦＦＩないしＦＦ４の並列出力端子から
出力される信号ＯＣＩないしＯＣＡは、特に制限されな
いが、トライステート（３状態）出力回路ＴＯｌないし
ＴＯ４を活性化させる＠御信号として用いられる。例え
ば、トライステート出力回路ＴＯＩないしＴＯ４は、そ
の出力端子が共通のバスＢＵＳに結合され、ワイヤード
オア論理が採られる。それ故、上記４つの出力回路Ｔ。

１ないしＴＯ４は、上記制御信号ＯＣＩないしＯＣ４に
従い、４つのうちのいずれか１つのみが動作状態にされ
て、それに対応したレジスタＲ１ないしＲ４のデータを
バスＢＵＳに出力させ、残り３つの出力回路が出力ハイ
インピーダンス状態にされる。

このような回路の機能診断のために、上記ラッチ回路Ｆ
ＦＩないしＦＦ４は、直列形態に接続されてシフトレジ
スタを構成するようにされる。すなわち、各ラッチ回路
ＦＦＩないしｌ”　Ｆ　４は、第２図に示すように、上
記並列データを保持するマスターランチ回路Ｆ　Ｆ　０
１に対してスキャン動作を行うためにスレーブラッチ回
路ＦＦＯ２が付加される。マスターランチ回路Ｆ　１？
　０１のクロック端子ＣＫにはデータ用りロフク端子Ｃ
ＤとされてクロフクパルスＣＫＩが供給される。マスタ
ーランチ回路ＦＦ０Ｉのデータ端子りには、アンド（Ａ
ＮＤ）ゲート回路Ｇ１と０２と、オア（ＯＲ）ゲート回
路Ｇ３からなる切り換え回路を介して、並列データＤと
シリアルデータＳｌが選択的に入力される。上記切り換
え回路を構成するゲート回路Ｇ２にはスキャン転送モー
ドを指示するシリアル制御信号ＳＬが供給され、ゲート
回路Ｇ１にはインバータ回路Ｎｌにより上記信号ＳＬが
反転されて供給される。これにより、信号ＳＬがハイレ
ベル（論理“１”）にされるスキャン転送モードのとき
、ゲート回路Ｇ２がゲートを開いてシリアルデータＳｔ
がマスターラッチ回路ＦＦ０Ｉのデータ端子りに伝えら
れる。上記信号ＳＬがロウレベル（論理“０”）にされ
るスキャン転送モード以外では、ゲート回路Ｇ１がゲー
トを開いて並列データＤがマスターランチ回路ＦＦ０Ｉ
のデータ端子りに伝えられる。

上記マスターラッチ回路ＦＦ０Ｉの出力信号Ｑは、スレ
ーブランチ回路ＦＦＯ２のデータ端子りに伝えられる。

このスレーブラッチ［１ｉｌｉｌ路ＦＦＯ２のクロソク
端子ＧＫには、シリアル用のクロソク端子Ｃ８とされ、
クロソクパルスＣＫ２が供給される。

この実施例では、上記スキャン転送モードのとき、上記
マスターラッチ回路ＦＦ０Ｉからシリアル転送途中のデ
ータが出力されることによって、それを受ける上記トラ
イステート出力回路ＴＯＩないしＴＯ４の同時動作によ
る競合等の不都合が生じるのを防ぐために、アンドゲー
ト回路Ｇ４が設けられる。このゲート回路Ｇ４は、上記
シリアル制御信号ＳＬがインバータ回路Ｎ２により反転
されて供給される。これにより、上記信号ＳＬが論理′
″ｌ′とされるスキャン転送モードでは、その転送途中
のシリアルデータとは無関係に、並列出力データである
アンドゲート回路Ｇ４の出力信号は論理“０２に固定さ
れる。したがって、第１図の実施例では、トライステー
ト回路ＴＯＩないしＴＯ４は、上記スキャン転送モード
のときに全てが出力ハイインピーダンス状態にすること
ができる。この結果、２つ以上の出力回路が動作状態に
され、ハイレベル出力とロウレベル出力とが競合してし
まうというような不都合が生じない。

上記スキャン転送モードのときには、クロックパルスＣ
ＫＩとＣＲ２が交互に発生されて、マスターラッチ回路
ＦＦ０Ｉとスレーブラッチ回路ＦＦＯ２により１ビツト
のシフト動作が行われる。

これに対して、通常動作モードのときには、クロフクパ
ルスＣＫＩのみが発生され、上記マスターラッチ回路Ｆ
ＯＩによりタイミング合わせのための入力信号の取り込
みが行われる。

上記スキャン転送モードのときには、マスターラッチ回
路の出力信号を論理“１”に固定する必要がある回路の
場合には、上記アンドゲート回路Ｇ４をオアゲート回路
に代え、制御信号ＳＬをそのままオアゲート回路に供給
すればよい。

前記第１図に示したシフトレジスタ形態にされた複数の
ラッチ回路ＦＦＩないしＦＦ４において、スキャン転送
モードのときの出力信号は、−律に論理“０”又は論理
“１”にするものとは限らない。すなわち、これらのラ
ンチ回路の出力信号を受ける論理回路の構成に応じて、
それぞれのラッチ回路ＦＦＩなしいＦＦ４において、論
理“０′又は論理“１″に設定されるのもである。

上記実晦例では、デコードされた信号をタイ砧ング合わ
せのためのラッチ回路に取り込むものであるため、受は
側の回路ブロックにおける論理段数を、上記デコード回
路の分だけ減らすことができる。これにより、上記のよ
うなスキャン途中での不所望な回路動作の発生を防止し
つつ、動作の高速化が図られるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１シリアルスキャン機能が付加されたフリツブフロ
ップ回路の並列データ出力部に、スキャン転送モードの
とき各フリツブフロップ回路の並列データを受ける回路
が不都合な動作を行わないよう上記並列データ出力信号
を論理“０”又は論理“１”に固定する回路を設けろこ
とにより、スキャン転送モードの途中における予期しな
いデータの組み合わせにより論理回路等診断を必要とす
る回路が不都合な動作してしまうことによる素子破壊や
特性劣化を防止することができるという効果が得られる
。

（２）回路ブロック間の渡り信号数を減らすためにエン
コード（３号を伝えるようにするとともに、受は側回路
ブロックにおいてデコード出力信号をタイミング合わせ
のためのラッチ回路に取り込むようにすることによって
、受は側回路の実質的な論理段数を減らすことができる
から動作の高速化が図られるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、回路診断のた
めにシフトレジスタ形態にされるラッチ回路は、前記の
ようにデコード回路の出力信号を受けるもの他、論理回
路をクロックパルスに同期してシーケンシャルに動作さ
せるため等に設けられる各種ランチ回路に適用できるも
のである。これらのランチ回路をシフトレジスタ形態に
するための具体的回路構成は、種々の実施形態を採るこ
とができるものであり、その並列出力信号をスキャン転
送モードのときに論理“０”又は論理“１”に固定させ
る回路も、伝送デー１−Ｍ０５ＦＥＴとプリアンプ又は
ブルダンウＭＯ３ＦＥＴを用いる等種々の実施形態を採
ることができるものである。

この発明は、論理診断を行うために論理回路内のランチ
回路を直列形態に接続してシフトレジスタを構威し、外
部から直接アクセスしてラッチ回路間の組み合わせ論理
回路を診断機能を持つ半導体集積回路装置に広く利用で
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、シリアルスキャン機能が付加されたフリツ
ブフロップ回路の並列データ出力部に、スキャン転送モ
ードのとき各フリツブフロップ回路の並列データを受け
る回路が不都合な動作を行わないよう上記並列データ出
力信号を論理“０”又は論理“１゛に固定する回路を設
けることにより、スキャン転送モードの途中における予
期しないデータの組み合わせにより論理回路等診断を必
要とする回路が不都合な動作してしまうことによる素子
破壊や特性劣化を防止することができる。

【図面の簡単な説明】

第１図は、この発明が適用された診断機能付の論理回路
の一実施例を示す要部ブロック図、第２図は、それに用
いられるランチ回路の一実施例の回路図 第３図は、この発明に先立って考えられた半導体集積回
路の一例を示すブロック図である。 ＤＥＣ・・デコード回路、ＦＦＩ〜ＦＦ４・・ラッチ（
フリップフロップ）回路、ＦＦＯＩ・・マスターランチ
回路、ＦＦＯ２・・スレーブランチ回路、Ｒ１へＲ４・
・レジスタ、ＴＯＩ〜Ｔ。

Claims (1)

1. 【特許請求の範囲】 １、並列データ入力端子と直列データ入力端子とを有し
   、通常の動作状態では並列データ入力端子が有効とされ
   、テストモードのときには直列データ入力端子が有効と
   されてテスト入力データ又はテスト出力データをスキャ
   ン転送するフリップフロップ回路を備え、スキャン転送
   モードのとき各フリップフロップ回路の並列データを受
   ける回路が不都合な動作を行わないように上記並列デー
   タ出力信号が論理“０”又は論理“１”に固定させられ
   る機能を付加したことを特徴とする半導体集積回路装置
   。 ２、上記並列データ出力信号を論理“０”又は論理“１
   ”に固定する機能は、スキャン転送モードを指示する制
   御信号により制御される論理ゲート回路を用いて構成さ
   れるものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、上記フリップフロップ回路の並列データ入力端子に
   は、デコーダ回路の出力信号が供給されるものであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載の半
   導体集積回路装置。