JPH0331007B2 - - Google Patents
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- Publication number
- JPH0331007B2 JPH0331007B2 JP56055452A JP5545281A JPH0331007B2 JP H0331007 B2 JPH0331007 B2 JP H0331007B2 JP 56055452 A JP56055452 A JP 56055452A JP 5545281 A JP5545281 A JP 5545281A JP H0331007 B2 JPH0331007 B2 JP H0331007B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- input
- flop
- terminal
- initial value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Description
本発明は初期値を“１”か“０”に設定するセ
ツト端子、リセツト端子をもつたプリセツト機能
付フリツプフロツプ回路に関するものである。 第１図は、初期値を“１”か“０”に設定する
セツト端子Ｓ、リセツト端子をもつたセツト優
先型のＪ−Ｋフリツプフロツプであり、このフリ
ツプフロツプ１１は、ここではノアゲート１２〜
15、アンドゲート１６〜１８、クロツクドインバ
ータ１９〜２２、インバータ２３で構成されてい
る。第２図は、上記フリツプフロツプ１１を用い
てプリセツト及びクリア機能付カウンタを構成し
たもので、ノアゲート２４、アンドゲート２５、
インバータ２６を有する。次表は前記セツト優先
型Ｊ−Ｋフリツプフロツプの動作を示す真理値表
である。
ツト端子、リセツト端子をもつたプリセツト機能
付フリツプフロツプ回路に関するものである。 第１図は、初期値を“１”か“０”に設定する
セツト端子Ｓ、リセツト端子をもつたセツト優
先型のＪ−Ｋフリツプフロツプであり、このフリ
ツプフロツプ１１は、ここではノアゲート１２〜
15、アンドゲート１６〜１８、クロツクドインバ
ータ１９〜２２、インバータ２３で構成されてい
る。第２図は、上記フリツプフロツプ１１を用い
てプリセツト及びクリア機能付カウンタを構成し
たもので、ノアゲート２４、アンドゲート２５、
インバータ２６を有する。次表は前記セツト優先
型Ｊ−Ｋフリツプフロツプの動作を示す真理値表
である。
【表】
【表】
いう意味である。
上衣で、Ｓ＝１で＝０のとき、これらはフリ
ツプフロツプにとつては共に有意信号となるが、
ここではセツト優先だから、Ｓ＝１の方が優先さ
れる。 第２図のカウンタは、クリア入力CLEARを
“１”レベル（“Ｈ”レベル）にすると、は
“０”、インバータ２６の出力は“０”だからカウ
ント内容が“０”にリセツトされ、一方クリア入
力CLEARを“０”レベル（“Ｌ”レベル）、ロー
ド入力LOADを“１”レベルにするとインバー
タ２６の出力は“１”レベルだから、入
力INの値がカウンタにプリセツトさせる。 しかしながら上記従来の回路構成では、入力
INに“１”が入り、カウンタ出力Ｑに“１”を
プリセツトしたい場合に、次のような不具合が生
じる可能性がある。即ち第３図に示すように、入
力LOADが“１”から“０”に変化した時、セ
ツト優先型フリツプフロツプ１１の入力端子Ｓの
立ち下がり（“１”→“０”）の時間よりも、フリ
ツプフロツプ１１の入力端子の解除（“０”→
“１”）が遅れると、出力Ｑは始め“１”がプリセ
ツトされるが、Ｓ＝“０”、＝“０”というリセ
ツトモードが介挿されるため、ここでリセツトさ
れて出力Ｑが“０”となつてしまう。これは、フ
リツプフロツプ１１の入力端子Ｓの前段のゲート
２５に直接信号LOADが入力されているためで
ある。 この不具合を防止するため、従来回路では入力
端子Ｓの立ち下がりを入力端子の解除より遅ら
せるために、入力端子Ｓ側のゲート段数を増した
り、負荷容量をつけるなどしている。しかしこの
方法では、LSI（大規模集積回路）等でこの回路
を用いる場合には、製造条件のばらつき、配線方
法の違いなどがあるため不確実であり、また動作
スピードが落ちることになる。 これまでの説明はセツト優先型のフリツプフロ
ツプを使用した場合であるが、リセツト優先型の
フリツプフロツプを使用した場合も同様のことが
云える。第４図は、初期値を“１”か“０”に設
定するセツト端子、リセツト端子Ｒをもつたり
リセツト優先型のＪ−Ｋフリツプフロツプであ
り、このフリツプフロツプ３１は、ここでは、ノ
アゲート３２〜３５、アンドゲート３６〜３８、
クロツクドインバータ３９〜４２で構成されてい
る。第５図は、上記フリツプフロツプ３１を用い
てプリセツト及びクリア機能付カウンタを構成し
たもので、ノアゲート４４、アンドゲート４５、
オアゲート４６を有する。次表は前記リセツト優
先型Ｊ−Ｋフリツプフロツプの動作を示す真理値
表である。
上衣で、Ｓ＝１で＝０のとき、これらはフリ
ツプフロツプにとつては共に有意信号となるが、
ここではセツト優先だから、Ｓ＝１の方が優先さ
れる。 第２図のカウンタは、クリア入力CLEARを
“１”レベル（“Ｈ”レベル）にすると、は
“０”、インバータ２６の出力は“０”だからカウ
ント内容が“０”にリセツトされ、一方クリア入
力CLEARを“０”レベル（“Ｌ”レベル）、ロー
ド入力LOADを“１”レベルにするとインバー
タ２６の出力は“１”レベルだから、入
力INの値がカウンタにプリセツトさせる。 しかしながら上記従来の回路構成では、入力
INに“１”が入り、カウンタ出力Ｑに“１”を
プリセツトしたい場合に、次のような不具合が生
じる可能性がある。即ち第３図に示すように、入
力LOADが“１”から“０”に変化した時、セ
ツト優先型フリツプフロツプ１１の入力端子Ｓの
立ち下がり（“１”→“０”）の時間よりも、フリ
ツプフロツプ１１の入力端子の解除（“０”→
“１”）が遅れると、出力Ｑは始め“１”がプリセ
ツトされるが、Ｓ＝“０”、＝“０”というリセ
ツトモードが介挿されるため、ここでリセツトさ
れて出力Ｑが“０”となつてしまう。これは、フ
リツプフロツプ１１の入力端子Ｓの前段のゲート
２５に直接信号LOADが入力されているためで
ある。 この不具合を防止するため、従来回路では入力
端子Ｓの立ち下がりを入力端子の解除より遅ら
せるために、入力端子Ｓ側のゲート段数を増した
り、負荷容量をつけるなどしている。しかしこの
方法では、LSI（大規模集積回路）等でこの回路
を用いる場合には、製造条件のばらつき、配線方
法の違いなどがあるため不確実であり、また動作
スピードが落ちることになる。 これまでの説明はセツト優先型のフリツプフロ
ツプを使用した場合であるが、リセツト優先型の
フリツプフロツプを使用した場合も同様のことが
云える。第４図は、初期値を“１”か“０”に設
定するセツト端子、リセツト端子Ｒをもつたり
リセツト優先型のＪ−Ｋフリツプフロツプであ
り、このフリツプフロツプ３１は、ここでは、ノ
アゲート３２〜３５、アンドゲート３６〜３８、
クロツクドインバータ３９〜４２で構成されてい
る。第５図は、上記フリツプフロツプ３１を用い
てプリセツト及びクリア機能付カウンタを構成し
たもので、ノアゲート４４、アンドゲート４５、
オアゲート４６を有する。次表は前記リセツト優
先型Ｊ−Ｋフリツプフロツプの動作を示す真理値
表である。
【表】
第５図のカウンタは、クリア入力CLEARを
“１”レベルにするとカウンタ内容は“０”にリ
セツトされ、一方クリア入力CLEARを“０”，
ロード入力ROADを“１”にすると入力の値
がカウンタにプリセツトされる。 しかしながら上記従来の回路構成では、入力
INに“１”が入り、カウンタの出力Ｑに“０”
をプリセツトしたい場合に、次のような不都合が
生じる可能性がある。即ち第６図に示すように、
入力LOADが“１”から“０”に変化した時に、
リセツト優先型フリツプフロツプ３１の入力の
立ち上がり入力Ｒの立ち下がりよう遅れると、出
力Ｑは始め“０”がプリセツトされているが、
＝“０”、Ｒ＝“０”というセツトモードが介挿さ
れるため、入力Ｒの立ち下がりと同時に“１”が
セツトされてしまう。従つてこの場合にあつて
も、前記セツト優先型フリツプフロツプを用いた
場合と同様に、入力の立ち上がり入力Ｒの立ち
下がりより遅れないように考慮しなけれぱならな
い。 本発明は上記実情に鑑みてなされたもので、初
期値を論理“１”、“０”に設定するセツト端子、
リセツト端子をもつたフリツプフロツプのプリセ
ツト状態を保つために、セツト（リセツト）優先
型フリツプフロツプではセツト（リセツト）端子
への入力は、リセツト（セツト）端子の入力信号
をゲート回路を介して入力させることにより、前
記従来の問題点を一掃し得るフリツプフロツプ回
路を提供しようとするものである。 以下図面を参照して本発明の一実施例を説明す
る。第７図は同実施例を示す回路図であるが、こ
れは第１図、第２図のものと対応させた場合の例
であるから、対応箇所には同一符号を付して説明
を省略する。本回路では、ロード入力LOADと
クリア入力CLEARをノアゲート５１の第１の入
力と第２の入力とし、入力CLEARをノアゲート
５２の第１の入力とし、ノアゲート５１の出力を
ノアゲート５２の第２の入力及びフリツプフロツ
プ１１のリセツト端子への入力としている。入
力INはインバータ５３の入力となり、このイン
バータ５３の出力はノアゲート５２の第３の入力
となり、このノアゲート５２の出力はフリツプフ
ロツプ１１のセツト端子Ｓの入力となつている。 この第７図のフリツプフロツプ回路は、入力
INに“１”を入れてカウンタ出力Ｑに“１”を
プリセツトしたい場合、第８図に示されるように
入力LOADが“１”から“０”に変化した（プ
リセツト完了）後、セツト端子Ｓの入力変化はリ
セツト端子への信号変化によつて生じ、セツト
端子Ｓの入力変化のタイミングは確実にリセツト
端子の入力変化より遅えることになる。これ
は、フリツプフロツプ１１のリセツト端子へ供
給する入力がセツト端子Ｓの前段のゲート５２の
入力となつているためである。即ちＳ＝“１”、
＝“０”のセツト優先モードから、Ｓ＝“０”、
＝“１”のノーマルモードにうつる時、Ｓ＝“１”、
Ｒ＝“１”のセツトモードを通るから出力Ｑに変
化は生じない。従つて前記従来例のように、セツ
ト端子の入力立ち下がりをリセツト端子の入力解
除より遅れさせるために、セツト端子の入力側の
ゲート段数を増やしたり、負荷容量をつけたりす
る必要がないので、製造条件のばらつき、配線方
法の違いなどによる動作の不確実性はなくなり、
また動作スピードも制限されることはない。 第９図は本発明の他の実施例を示す回路図であ
るが、これは第４図、第５図のものと対応させた
場合の例であるから、対応箇所には同一符号を付
して説明を省略する。本回路では、ロード入力
LOADとクリア入力CLEARをノアゲート６１の
第１の入力と第２の入力とし、入力CLEARをオ
アゲート６２の第１の入力とし、ノアゲート６１
の出力をフリツプフロツプ３１のセツト端子へ
の入力及びインバータ６３の入力としている。ア
ンドゲート６４の第１の入力はインバータ６３の
出力、第２の入力は入力である。アンドゲー
ト６４の出力はオアゲート６２の第２の入力とな
り、オアゲート６２の出力はフリツプフロツプ３
１のリセツト端子Ｒへの入力となる。 この第９図のフリツプフロツプ回路は、入力
INに“１”を入れてカウンタ出力Ｑに“０”を
プリセツトしたい場合、第１０図に示されるよう
に入力LOADが“１”から“０”に変化した
（プリセツト完了）後、リセツト端子Ｒの入力変
化はセツト端子への信号変化によつて生じ、リ
セツト端子Ｒの入力変化のタイミングは確実にセ
ツト端子の入力変化より遅れることになる。こ
れは、ノアゲート６１の出力をゲート６２〜６４
で遅らせているからである。即ち＝“０”、Ｒ＝
“１”のリセツト優先モードから、＝“１”、Ｒ
＝“０”のノーマルモードにうつる時、＝“１”、
Ｒ＝“１”のリセツトモードを通るから、出力Ｑ
に変化は生じない。従つて前実施例と同様の効果
が得られるものである。 なお本発明は上記実施例に限られるものではな
く、例えばセツト端子、リセツト端子をもつたフ
リツプフロツプとしてＤ型フリツプフロツプ、Ｒ
−Ｓ−Ｔフリツプフロツプ等を用いてもよい等、
種々の応用が可能である。 以上説明した如く本発明によれば、初期値設定
用信号（セツト端子またはリセツト端子への信
号）を、フリツプフロツプの一方の初期値設定端
子の前段に設けられたゲート回路と他の初期値設
定端子への入力としたので、確実なプリセツト動
作が期待でき、製造条件に影響されず、動作スピ
ードの向上を期待し得るフリツプフロツプ回路が
提供できるものである。
“１”レベルにするとカウンタ内容は“０”にリ
セツトされ、一方クリア入力CLEARを“０”，
ロード入力ROADを“１”にすると入力の値
がカウンタにプリセツトされる。 しかしながら上記従来の回路構成では、入力
INに“１”が入り、カウンタの出力Ｑに“０”
をプリセツトしたい場合に、次のような不都合が
生じる可能性がある。即ち第６図に示すように、
入力LOADが“１”から“０”に変化した時に、
リセツト優先型フリツプフロツプ３１の入力の
立ち上がり入力Ｒの立ち下がりよう遅れると、出
力Ｑは始め“０”がプリセツトされているが、
＝“０”、Ｒ＝“０”というセツトモードが介挿さ
れるため、入力Ｒの立ち下がりと同時に“１”が
セツトされてしまう。従つてこの場合にあつて
も、前記セツト優先型フリツプフロツプを用いた
場合と同様に、入力の立ち上がり入力Ｒの立ち
下がりより遅れないように考慮しなけれぱならな
い。 本発明は上記実情に鑑みてなされたもので、初
期値を論理“１”、“０”に設定するセツト端子、
リセツト端子をもつたフリツプフロツプのプリセ
ツト状態を保つために、セツト（リセツト）優先
型フリツプフロツプではセツト（リセツト）端子
への入力は、リセツト（セツト）端子の入力信号
をゲート回路を介して入力させることにより、前
記従来の問題点を一掃し得るフリツプフロツプ回
路を提供しようとするものである。 以下図面を参照して本発明の一実施例を説明す
る。第７図は同実施例を示す回路図であるが、こ
れは第１図、第２図のものと対応させた場合の例
であるから、対応箇所には同一符号を付して説明
を省略する。本回路では、ロード入力LOADと
クリア入力CLEARをノアゲート５１の第１の入
力と第２の入力とし、入力CLEARをノアゲート
５２の第１の入力とし、ノアゲート５１の出力を
ノアゲート５２の第２の入力及びフリツプフロツ
プ１１のリセツト端子への入力としている。入
力INはインバータ５３の入力となり、このイン
バータ５３の出力はノアゲート５２の第３の入力
となり、このノアゲート５２の出力はフリツプフ
ロツプ１１のセツト端子Ｓの入力となつている。 この第７図のフリツプフロツプ回路は、入力
INに“１”を入れてカウンタ出力Ｑに“１”を
プリセツトしたい場合、第８図に示されるように
入力LOADが“１”から“０”に変化した（プ
リセツト完了）後、セツト端子Ｓの入力変化はリ
セツト端子への信号変化によつて生じ、セツト
端子Ｓの入力変化のタイミングは確実にリセツト
端子の入力変化より遅えることになる。これ
は、フリツプフロツプ１１のリセツト端子へ供
給する入力がセツト端子Ｓの前段のゲート５２の
入力となつているためである。即ちＳ＝“１”、
＝“０”のセツト優先モードから、Ｓ＝“０”、
＝“１”のノーマルモードにうつる時、Ｓ＝“１”、
Ｒ＝“１”のセツトモードを通るから出力Ｑに変
化は生じない。従つて前記従来例のように、セツ
ト端子の入力立ち下がりをリセツト端子の入力解
除より遅れさせるために、セツト端子の入力側の
ゲート段数を増やしたり、負荷容量をつけたりす
る必要がないので、製造条件のばらつき、配線方
法の違いなどによる動作の不確実性はなくなり、
また動作スピードも制限されることはない。 第９図は本発明の他の実施例を示す回路図であ
るが、これは第４図、第５図のものと対応させた
場合の例であるから、対応箇所には同一符号を付
して説明を省略する。本回路では、ロード入力
LOADとクリア入力CLEARをノアゲート６１の
第１の入力と第２の入力とし、入力CLEARをオ
アゲート６２の第１の入力とし、ノアゲート６１
の出力をフリツプフロツプ３１のセツト端子へ
の入力及びインバータ６３の入力としている。ア
ンドゲート６４の第１の入力はインバータ６３の
出力、第２の入力は入力である。アンドゲー
ト６４の出力はオアゲート６２の第２の入力とな
り、オアゲート６２の出力はフリツプフロツプ３
１のリセツト端子Ｒへの入力となる。 この第９図のフリツプフロツプ回路は、入力
INに“１”を入れてカウンタ出力Ｑに“０”を
プリセツトしたい場合、第１０図に示されるよう
に入力LOADが“１”から“０”に変化した
（プリセツト完了）後、リセツト端子Ｒの入力変
化はセツト端子への信号変化によつて生じ、リ
セツト端子Ｒの入力変化のタイミングは確実にセ
ツト端子の入力変化より遅れることになる。こ
れは、ノアゲート６１の出力をゲート６２〜６４
で遅らせているからである。即ち＝“０”、Ｒ＝
“１”のリセツト優先モードから、＝“１”、Ｒ
＝“０”のノーマルモードにうつる時、＝“１”、
Ｒ＝“１”のリセツトモードを通るから、出力Ｑ
に変化は生じない。従つて前実施例と同様の効果
が得られるものである。 なお本発明は上記実施例に限られるものではな
く、例えばセツト端子、リセツト端子をもつたフ
リツプフロツプとしてＤ型フリツプフロツプ、Ｒ
−Ｓ−Ｔフリツプフロツプ等を用いてもよい等、
種々の応用が可能である。 以上説明した如く本発明によれば、初期値設定
用信号（セツト端子またはリセツト端子への信
号）を、フリツプフロツプの一方の初期値設定端
子の前段に設けられたゲート回路と他の初期値設
定端子への入力としたので、確実なプリセツト動
作が期待でき、製造条件に影響されず、動作スピ
ードの向上を期待し得るフリツプフロツプ回路が
提供できるものである。
第１図はセツト優先型Ｊ−Ｋフリツプフロツプ
を示す回路図、第２図は同回路を用いたカウンタ
回路図、第３図は同カウンタの動作波形図、第４
図はリセツト優先型Ｊ−Ｋフリツプフロツプ回路
図、第５図は同回路を用いたカウンタ回路図、第
６図はカウンタの動作波形図、第７図は本発明の
一実施例を示す回路図、第８図は同回路の動作波
形図、第９図は本発明の他の実施例を示す回路
図、第１０図は同回路の動作波形図である。 １１……セツト優先型フリツプフロツプ、３１
……リセツト優先型フリツプフロツプ、５１〜５
３，６１〜６４……ゲート回路。
を示す回路図、第２図は同回路を用いたカウンタ
回路図、第３図は同カウンタの動作波形図、第４
図はリセツト優先型Ｊ−Ｋフリツプフロツプ回路
図、第５図は同回路を用いたカウンタ回路図、第
６図はカウンタの動作波形図、第７図は本発明の
一実施例を示す回路図、第８図は同回路の動作波
形図、第９図は本発明の他の実施例を示す回路
図、第１０図は同回路の動作波形図である。 １１……セツト優先型フリツプフロツプ、３１
……リセツト優先型フリツプフロツプ、５１〜５
３，６１〜６４……ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ 初期値を論理“１”か“０”に設定するため
の第１，第２の初期値設定端子を有したフリツプ
フロツプと、 初期値設定用信号を、ゲート回路を介して前記
フリツプフロツプの第１の初期値設定端子へ入力
すると共に、前記初期値設定信号を前記第２の初
期値設定端子へ入力する入力手段とを具備し、 前記入力手段は、前記第１，第２の初期値設定
端子に、共に有意の信号を供給し、又は、いずれ
か一方の前記初期値設定端子に有意の信号を供給
してなり、前記第１，第２の初期値設定端子に共
に有意の信号が供給された場合、前記第１の初期
値設定端子に供給される有意信号が優先されるも
のであることを特徴とするフリツプフロツプ回
路。 ２ 前記フリツプフロツプはセツト優先型であ
り、前記フリツプフロツプの第１の初期値設定端
子はセツト端子、第２の初期値設定端子はリセツ
ト端子であることを特徴とする特許請求の範囲第
１項記載のフリツプフロツプ回路。 ３ 前記フリツプフロツプはリセツト優先型であ
り、前記フリツプフロツプの第１の初期値設定端
子はリセツト端子、第２の初期値設定端子はセツ
ト端子であることを特徴とする特許請求の範囲第
１項に記載のフリツプフロツプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055452A JPS57170622A (en) | 1981-04-13 | 1981-04-13 | Flip-flop circuit |
| US06/360,971 US4449060A (en) | 1981-04-13 | 1982-03-23 | Preset circuit for a clocked flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055452A JPS57170622A (en) | 1981-04-13 | 1981-04-13 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57170622A JPS57170622A (en) | 1982-10-20 |
| JPH0331007B2 true JPH0331007B2 (ja) | 1991-05-02 |
Family
ID=12998988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055452A Granted JPS57170622A (en) | 1981-04-13 | 1981-04-13 | Flip-flop circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4449060A (ja) |
| JP (1) | JPS57170622A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112721A (ja) * | 1982-12-17 | 1984-06-29 | Matsushita Electric Ind Co Ltd | ラツチ回路 |
| JPS59122220A (ja) * | 1982-12-28 | 1984-07-14 | Matsushita Electric Ind Co Ltd | ラツチ回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3515998A (en) * | 1967-12-08 | 1970-06-02 | Ibm | Real-time detection of latch resolution using threshold means |
| US3603816A (en) * | 1968-08-09 | 1971-09-07 | Bunker Ramo | High speed digital circuits |
| US3673434A (en) * | 1969-11-26 | 1972-06-27 | Landis Tool Co | Noise immune flip-flop circuit arrangement |
| JPS5180755A (ja) * | 1975-01-10 | 1976-07-14 | Kokusai Denshin Denwa Co Ltd |
-
1981
- 1981-04-13 JP JP56055452A patent/JPS57170622A/ja active Granted
-
1982
- 1982-03-23 US US06/360,971 patent/US4449060A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57170622A (en) | 1982-10-20 |
| US4449060A (en) | 1984-05-15 |
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