JPH0221177B2 - - Google Patents
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- JPH0221177B2 JPH0221177B2 JP7511480A JP7511480A JPH0221177B2 JP H0221177 B2 JPH0221177 B2 JP H0221177B2 JP 7511480 A JP7511480 A JP 7511480A JP 7511480 A JP7511480 A JP 7511480A JP H0221177 B2 JPH0221177 B2 JP H0221177B2
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- JP
- Japan
- Prior art keywords
- flip
- flop
- circuit
- input
- flops
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- 238000010586 diagram Methods 0.000 description 11
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
- H03K21/023—Input circuits comprising pulse shaping or differentiating circuits
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は論理回路の計数回路に関するものであ
り、その目的とするところは少数のフリツプフロ
ツプ回路によつて、論理ゲートを通過した場合の
ゲート遅延時間の差によりひげが発生することの
ない計数回路を提供することにある。
り、その目的とするところは少数のフリツプフロ
ツプ回路によつて、論理ゲートを通過した場合の
ゲート遅延時間の差によりひげが発生することの
ない計数回路を提供することにある。
一般に計数回路としては第１図に示すように計
算回路１と一致回路２を備えるものが知られてお
り、計算回路１は複数のＪ／Ｋフリツプフロツプ
回路１−１〜１−４およびAND回路１−５，１
−６より構成される同期式のものが知られてい
る。そして、この計算回路１はそれを構成する
Ｊ／Ｋフリツプフロツプ回路１−１〜１−４から
のＱ出力が入力信号Ａ〜Ｄとして加えられる排他
的論理和回路（Exclusive OR回路）２−１〜２
−４およびAND回路２−５より構成される一致
回路２に接続し、プリセツト部３を構成するプリ
セツト端子３−１〜３−４に加えられるプリセツ
ト信号との間で一致出力を取り出すように論理和
回路２−１〜２−４のそれぞれは第２図に示すよ
うに上記プリセツト端子３−１〜３−４に加えら
れるプリセツト信号“１”又は“０”によりイン
バータ又はバツフアとして働くように変化する。
ところで、上述の計数回路は第３図に示すように
その内容がプリセツト端子３−１〜３−４に加え
られるプリセツト信号にて示される数値（２進
数）に一致すると上記一致回路２より一致出力が
取り出されるものであり、計数回路のそれぞれの
Ｊ／Ｋフリツプフロツプ回路１−１〜１−４がリ
リーブされた状態（初期状態）よりプリセツト端
子３−１〜３−４に加えられるプリセツト信号に
て示される数値までの時間を、計数回路の入力端
子１−７に加えられる周期の一定なクロツクによ
り示すように利用されるものである。したがつ
て、上記一致回路２は上記計数回路１の内容があ
る状態になるまでそのAND回路２−５から出力
が出ない、つまり、初期状態よりの時間経過をプ
リセツトの状態により得ることができる。
算回路１と一致回路２を備えるものが知られてお
り、計算回路１は複数のＪ／Ｋフリツプフロツプ
回路１−１〜１−４およびAND回路１−５，１
−６より構成される同期式のものが知られてい
る。そして、この計算回路１はそれを構成する
Ｊ／Ｋフリツプフロツプ回路１−１〜１−４から
のＱ出力が入力信号Ａ〜Ｄとして加えられる排他
的論理和回路（Exclusive OR回路）２−１〜２
−４およびAND回路２−５より構成される一致
回路２に接続し、プリセツト部３を構成するプリ
セツト端子３−１〜３−４に加えられるプリセツ
ト信号との間で一致出力を取り出すように論理和
回路２−１〜２−４のそれぞれは第２図に示すよ
うに上記プリセツト端子３−１〜３−４に加えら
れるプリセツト信号“１”又は“０”によりイン
バータ又はバツフアとして働くように変化する。
ところで、上述の計数回路は第３図に示すように
その内容がプリセツト端子３−１〜３−４に加え
られるプリセツト信号にて示される数値（２進
数）に一致すると上記一致回路２より一致出力が
取り出されるものであり、計数回路のそれぞれの
Ｊ／Ｋフリツプフロツプ回路１−１〜１−４がリ
リーブされた状態（初期状態）よりプリセツト端
子３−１〜３−４に加えられるプリセツト信号に
て示される数値までの時間を、計数回路の入力端
子１−７に加えられる周期の一定なクロツクによ
り示すように利用されるものである。したがつ
て、上記一致回路２は上記計数回路１の内容があ
る状態になるまでそのAND回路２−５から出力
が出ない、つまり、初期状態よりの時間経過をプ
リセツトの状態により得ることができる。
しかしながら、このような構成の計数回路で
は、それを構成するＪ／Ｋフリツプフロツプ回路
１−１〜１−４の各々のＱ出力端に接続される負
荷の差、およびその後に接続される一致回路２を
構成する排他的論理和回路２−１〜２−４のゲー
ト時間遅れの差により、第３図のT1，T2，T3の
時点で上記一致回路２の出力にひげが生ずること
がある。すなわち、第３図のT1，T2，T3の各時
点ではプリセツト端子３−１〜３−４に加えられ
るプリセツト信号がＬ，Ｈ，Ｈ，Ｌのときに計算
回路１からのＡ〜Ｄの各々の出力は排他的論理和
回路２−１〜２−４に加えられて第４図に示すよ
うに出力Ｂのみが遅れるようなことがあると、一
致回路２の出力にひげ出力Ｅが出ることがある。
そして、ひげが生ずると論理回路において都合の
悪い場合がある。たとえば、計算回路１を構成す
るＪ／Ｋフリツプフロツプ回路１−１〜１−４の
クロツクとして、このひげを生じた一致出力信号
を入力すると、不必要な時間においてＪ／Ｋフリ
ツプフロツプが反転してしまうおそれがある。
は、それを構成するＪ／Ｋフリツプフロツプ回路
１−１〜１−４の各々のＱ出力端に接続される負
荷の差、およびその後に接続される一致回路２を
構成する排他的論理和回路２−１〜２−４のゲー
ト時間遅れの差により、第３図のT1，T2，T3の
時点で上記一致回路２の出力にひげが生ずること
がある。すなわち、第３図のT1，T2，T3の各時
点ではプリセツト端子３−１〜３−４に加えられ
るプリセツト信号がＬ，Ｈ，Ｈ，Ｌのときに計算
回路１からのＡ〜Ｄの各々の出力は排他的論理和
回路２−１〜２−４に加えられて第４図に示すよ
うに出力Ｂのみが遅れるようなことがあると、一
致回路２の出力にひげ出力Ｅが出ることがある。
そして、ひげが生ずると論理回路において都合の
悪い場合がある。たとえば、計算回路１を構成す
るＪ／Ｋフリツプフロツプ回路１−１〜１−４の
クロツクとして、このひげを生じた一致出力信号
を入力すると、不必要な時間においてＪ／Ｋフリ
ツプフロツプが反転してしまうおそれがある。
尚、ひげの生じないカウンタには従来より知ら
れているものとして、ジヨンソン（リング）カウ
ンタや、カウンタではないが同じ動作を与えるも
のとしてシフトレジスタがあるが、これらのカウ
ンタ、レジスタは多数のフリツプフロツプが必要
となる欠点を有している。
れているものとして、ジヨンソン（リング）カウ
ンタや、カウンタではないが同じ動作を与えるも
のとしてシフトレジスタがあるが、これらのカウ
ンタ、レジスタは多数のフリツプフロツプが必要
となる欠点を有している。
本発明はこのような従来の欠点を解消するもの
であり、以下、本発明について実施例の図面と共
に説明する。
であり、以下、本発明について実施例の図面と共
に説明する。
第５図は、本発明の計数回路の一実施例を示
す。本実施例は４個のフリツプフロツプから構成
される計数回路を示し、第一段を除くある対象と
するフリツプフロツプに対しそれより以前に位置
するフリツプフロツプの出力により該フリツプフ
ロツプの動作を決定しかつ、フリツプフロツプの
クロツク入力を第一段のフリツプフロツプとそれ
以降のフリツプフロツプの変化が反対位相にて動
作するように構成すると共に、直前のフリツプフ
ロツプのＱ出力とそれ以前の全フリツプフロツプ
のＱ出力を同一のゲート回路を通じて対象とする
フリツプフロツプのＪ及びＫ入力端子に接続しト
グルタイプフリツプフロツプにするかフリツプフ
ロツプの内容を不変にするかを決定するように構
成した計数回路である。
す。本実施例は４個のフリツプフロツプから構成
される計数回路を示し、第一段を除くある対象と
するフリツプフロツプに対しそれより以前に位置
するフリツプフロツプの出力により該フリツプフ
ロツプの動作を決定しかつ、フリツプフロツプの
クロツク入力を第一段のフリツプフロツプとそれ
以降のフリツプフロツプの変化が反対位相にて動
作するように構成すると共に、直前のフリツプフ
ロツプのＱ出力とそれ以前の全フリツプフロツプ
のＱ出力を同一のゲート回路を通じて対象とする
フリツプフロツプのＪ及びＫ入力端子に接続しト
グルタイプフリツプフロツプにするかフリツプフ
ロツプの内容を不変にするかを決定するように構
成した計数回路である。
図中、１１〜１４はＪ／Ｋフリツプフロツプ回
路であり、第１のＪ／Ｋフリツプフロツプ回路１
１のＱ出力端は次段の第２のＪ／Ｋフリツプフロ
ツプ回路１２のＪおよびＫ端子にそれぞれ接続さ
れる。又第１のＪ／Ｋフリツプフロツプ回路１１
のＱ出力端は２入力AND回路の一方の入力端に
接続されている。
路であり、第１のＪ／Ｋフリツプフロツプ回路１
１のＱ出力端は次段の第２のＪ／Ｋフリツプフロ
ツプ回路１２のＪおよびＫ端子にそれぞれ接続さ
れる。又第１のＪ／Ｋフリツプフロツプ回路１１
のＱ出力端は２入力AND回路の一方の入力端に
接続されている。
上記第２のＪ／Ｋフリツプフロツプ回路１２の
Ｑ出力端は上記２入力AND回路１５の他方の入
力端に接続され、その２入力AND回路１５の出
力端は次段の第３のＪ／Ｋフリツプフロツプ回路
１３のＪおよびＫ端子に接続されている。また、
上記第２のＪ／Ｋフリツプフロツプ回路１２のＱ
出力端は上記第１のＪ／Ｋフリツプフロツプ回路
１１のＱ出力端が接続された３入力AND回路１
６の残余の一方の入力端に接続されている。上記
第３のＪ／Ｋフリツプフロツプ回路１３のＱ出力
端は上記３入力AND回路１６の残余の他の入力
端に接続され、上記３入力AND回路１６の出力
端は次段の第４のＪ／Ｋフリツプフロツプ回路１
４のＪおよびＫ端子にそれぞれ接続されている。
また、上記第２〜第４のＪ／Ｋフリツプフロツプ
回路１２〜１４のＴ端子にはカウント入力端子に
加えられるクロツクが、上記第１〜第４のＪ／Ｋ
フリツプフロツプ回路１１〜１４のＲ端子にはリ
セツト端子に加えられるリセツト信号がそれぞれ
加えられており、上記第１のＪ／Ｋフリツプフロ
ツプ回路１１のＴ端子にはインバータ１７を介し
てクロツクが加えられるようになつている。ま
た、出力端Ａ〜Ｄのそれぞれは上記第１〜第４の
Ｊ／Ｋフリツプフロツプ回路１１〜１４のＱ出力
端に接続されている。また、上記第１のＪ／Ｋフ
リツプフロツプ回路１１のＪおよびＫ端子は常に
Ｈの状態に保持されるようになつている。
Ｑ出力端は上記２入力AND回路１５の他方の入
力端に接続され、その２入力AND回路１５の出
力端は次段の第３のＪ／Ｋフリツプフロツプ回路
１３のＪおよびＫ端子に接続されている。また、
上記第２のＪ／Ｋフリツプフロツプ回路１２のＱ
出力端は上記第１のＪ／Ｋフリツプフロツプ回路
１１のＱ出力端が接続された３入力AND回路１
６の残余の一方の入力端に接続されている。上記
第３のＪ／Ｋフリツプフロツプ回路１３のＱ出力
端は上記３入力AND回路１６の残余の他の入力
端に接続され、上記３入力AND回路１６の出力
端は次段の第４のＪ／Ｋフリツプフロツプ回路１
４のＪおよびＫ端子にそれぞれ接続されている。
また、上記第２〜第４のＪ／Ｋフリツプフロツプ
回路１２〜１４のＴ端子にはカウント入力端子に
加えられるクロツクが、上記第１〜第４のＪ／Ｋ
フリツプフロツプ回路１１〜１４のＲ端子にはリ
セツト端子に加えられるリセツト信号がそれぞれ
加えられており、上記第１のＪ／Ｋフリツプフロ
ツプ回路１１のＴ端子にはインバータ１７を介し
てクロツクが加えられるようになつている。ま
た、出力端Ａ〜Ｄのそれぞれは上記第１〜第４の
Ｊ／Ｋフリツプフロツプ回路１１〜１４のＱ出力
端に接続されている。また、上記第１のＪ／Ｋフ
リツプフロツプ回路１１のＪおよびＫ端子は常に
Ｈの状態に保持されるようになつている。
この構成において、例えば第３のフリツプフロ
ツプ１３のＪ及びＫ入力端子の入力信号に着目す
ると、直前の第２のフリツプフロツプ１２のＱ出
力と、それ以前の全フリツプフロツプである第１
のフリツプフロツプ１１のＱ出力をAND回路１
５を通じて入力されている。又第４のフリツプフ
ロツプ１４のＪ及びＫ入力端子の入力信号に着目
すると、直前の第３のフリツプフロツプ１３のＱ
出力と、それ以前の全フリツプフロツプである第
１のフリツプフロツプ１１と第２のフリツプフロ
ツプ１２のＱ出力をAND回路１６を通じて入力
されていることがわかる。
ツプ１３のＪ及びＫ入力端子の入力信号に着目す
ると、直前の第２のフリツプフロツプ１２のＱ出
力と、それ以前の全フリツプフロツプである第１
のフリツプフロツプ１１のＱ出力をAND回路１
５を通じて入力されている。又第４のフリツプフ
ロツプ１４のＪ及びＫ入力端子の入力信号に着目
すると、直前の第３のフリツプフロツプ１３のＱ
出力と、それ以前の全フリツプフロツプである第
１のフリツプフロツプ１１と第２のフリツプフロ
ツプ１２のＱ出力をAND回路１６を通じて入力
されていることがわかる。
このような構成の計数回路では、第６図のグレ
イコード関数表に示す通りのカウント状態にあ
る。つまり、この関数表によれば、パルスが１ケ
入つてきた場合にその前と比較して内部状態が１
つしか変化しないようになつており、ひげが生ず
るようなことがない。ひげが生ずる原因は第４図
に示す通り変化点にてフリツプフロツプ出力の変
化が２ケ以上同時に起り、かつその出力に遅延が
生ずるからである。
イコード関数表に示す通りのカウント状態にあ
る。つまり、この関数表によれば、パルスが１ケ
入つてきた場合にその前と比較して内部状態が１
つしか変化しないようになつており、ひげが生ず
るようなことがない。ひげが生ずる原因は第４図
に示す通り変化点にてフリツプフロツプ出力の変
化が２ケ以上同時に起り、かつその出力に遅延が
生ずるからである。
第６図のグレイコードカウンタを達成するため
には、ある段のフリツプフロツプに注目した場
合、直前のフリツプフロツプのＱ出力とそれより
以前の全フリツプフロツプのＱ出力のANDを
Ｊ／ＫフリツプフロツプのＪ及びＫ端子に入れ
る。通常のＪ／Ｋフリツプフロツプの真理値表を
第７図に示すがこの場合は、第５図に示すように
すべてのＪ／Ｋフリツプフロツプは、Ｊ及びＫ端
子が接続されておりＴ端子の立ち下がりのクロツ
クでフリツプフロツプのＱ出力が不変かトグルに
動作する。第５図及び第７図よりわかる様にその
場合、最初段は立ち上がりのエツジで変化するト
グルタイプのフリツプフロツプを使用し、それ以
降は立ちさがりのエツジで変化するＪ／Ｋフリツ
プフロツプを使う。
には、ある段のフリツプフロツプに注目した場
合、直前のフリツプフロツプのＱ出力とそれより
以前の全フリツプフロツプのＱ出力のANDを
Ｊ／ＫフリツプフロツプのＪ及びＫ端子に入れ
る。通常のＪ／Ｋフリツプフロツプの真理値表を
第７図に示すがこの場合は、第５図に示すように
すべてのＪ／Ｋフリツプフロツプは、Ｊ及びＫ端
子が接続されておりＴ端子の立ち下がりのクロツ
クでフリツプフロツプのＱ出力が不変かトグルに
動作する。第５図及び第７図よりわかる様にその
場合、最初段は立ち上がりのエツジで変化するト
グルタイプのフリツプフロツプを使用し、それ以
降は立ちさがりのエツジで変化するＪ／Ｋフリツ
プフロツプを使う。
第８図に、本発明の計数回路の一実施例を示す
第５図のタイミングダイアグラムを示す。この図
からわかるように、第５図のような構成で計数回
路を構成するとカウント入力信号によつて、各フ
リツプフロツプは変化するが、その前の入力と比
較して各フリツプフロツプの状態は１つしか変化
しない。従つて第４図で示すようなひげが発生す
ることがないことがわかる。これを第１図に示す
従来の計数回路のブロツク図の計算回路１と置き
換えれば、プリセツト端子３−１〜３−４に加え
られるプリセツト信号にて示される数値までの時
間をカウント入力に加えられる周期の一定なクロ
ツクにより一致回路２のAND回路２−５から知
ることができ、ひげによる誤動作をすることがな
い。但し、第８図に示すようにカウント数が15を
越えるとdownカウンタに自動的に変わつてしま
うので、時間測定に必要とされる、カウント数を
確保できるフリツプフロツプの段数を決定する必
要がある。
第５図のタイミングダイアグラムを示す。この図
からわかるように、第５図のような構成で計数回
路を構成するとカウント入力信号によつて、各フ
リツプフロツプは変化するが、その前の入力と比
較して各フリツプフロツプの状態は１つしか変化
しない。従つて第４図で示すようなひげが発生す
ることがないことがわかる。これを第１図に示す
従来の計数回路のブロツク図の計算回路１と置き
換えれば、プリセツト端子３−１〜３−４に加え
られるプリセツト信号にて示される数値までの時
間をカウント入力に加えられる周期の一定なクロ
ツクにより一致回路２のAND回路２−５から知
ることができ、ひげによる誤動作をすることがな
い。但し、第８図に示すようにカウント数が15を
越えるとdownカウンタに自動的に変わつてしま
うので、時間測定に必要とされる、カウント数を
確保できるフリツプフロツプの段数を決定する必
要がある。
第９図に本発明の第２の実施例を示す。この計
数回路は、第５図の計数回路において、カウント
数が15を越えるとdownカウンタに自動的に変わ
つてしまうことを利用したup／downカウンタの
具体例を示す。第１１図に第９図のup／downカ
ウンタのタイミングダイヤグラムを示す。
数回路は、第５図の計数回路において、カウント
数が15を越えるとdownカウンタに自動的に変わ
つてしまうことを利用したup／downカウンタの
具体例を示す。第１１図に第９図のup／downカ
ウンタのタイミングダイヤグラムを示す。
第９図のup／downカウンタがupモードとして
動作している時Ｕ／Ｄ切換信号とDA信号により
クロツクの位相を強制的に反転させると同時に、
フリツプフロツプ１１，１２，１３，１４のＪ及
びＫ端子の入力AND１７，１８，１９，２０回
路のゲートを閉じることにより、各フリツプフロ
ツプの変化をしないように設定すると、downモ
ードとしてこのカウンタが動作することがわか
る。これは、カウント入力とクロツク入力の位相
を強制的に変化させたことにより起こる効果であ
る。
動作している時Ｕ／Ｄ切換信号とDA信号により
クロツクの位相を強制的に反転させると同時に、
フリツプフロツプ１１，１２，１３，１４のＪ及
びＫ端子の入力AND１７，１８，１９，２０回
路のゲートを閉じることにより、各フリツプフロ
ツプの変化をしないように設定すると、downモ
ードとしてこのカウンタが動作することがわか
る。これは、カウント入力とクロツク入力の位相
を強制的に変化させたことにより起こる効果であ
る。
以上のように本発明によれば、少ない回路構成
でひげの発生しない計数回路を構成することがで
きると同時にup／downカウンタも容易に構成す
ることができる。
でひげの発生しない計数回路を構成することがで
きると同時にup／downカウンタも容易に構成す
ることができる。
第１図は従来の計数回路のブロツク図、第２図
はその１つの動作例を説明するためのブロツク
図、第３図、第４図はその動作波形図、第５図は
本発明の計数回路の一実施例を示すブロツク図、
第６図、第７図はその動作説明図、第８図はその
動作波形図、第９図は本発明の計数回路の他の実
施例を示すブロツク図、第１０図はその動作波形
図である。 １１〜１４……フリツプフロツプ回路、１５，
１６……AND回路、１７……インバータ。
はその１つの動作例を説明するためのブロツク
図、第３図、第４図はその動作波形図、第５図は
本発明の計数回路の一実施例を示すブロツク図、
第６図、第７図はその動作説明図、第８図はその
動作波形図、第９図は本発明の計数回路の他の実
施例を示すブロツク図、第１０図はその動作波形
図である。 １１〜１４……フリツプフロツプ回路、１５，
１６……AND回路、１７……インバータ。
Claims (1)
- １ 少なくとも２ケ以上のフリツプフロツプを使
用し第一段を除くある対象とするフリツプフロツ
プに対しそれ以前に位置するフリツプフロツプの
出力により該フリツプフロツプの動作を決定しか
つ、フリツプフロツプのクロツク入力を第一段の
フリツプフロツプとそれ以降のフリツプフロツプ
の変化が反対位相にて動作するように構成すると
共に直前のフリツプフロツプのＱ出力とそれ以前
の全フリツプフロツプのＱ出力を同一のゲート回
路を通じて対象とするフリツプフロツプのＪ及び
Ｋ入力端子に接続し、トグルタイプフリツプフロ
ツプにするかフリツプフロツプの内容を不変にす
るかを決定するように構成したことを特徴とする
計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7511480A JPS56169939A (en) | 1980-06-03 | 1980-06-03 | Counting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7511480A JPS56169939A (en) | 1980-06-03 | 1980-06-03 | Counting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169939A JPS56169939A (en) | 1981-12-26 |
| JPH0221177B2 true JPH0221177B2 (ja) | 1990-05-14 |
Family
ID=13566823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7511480A Granted JPS56169939A (en) | 1980-06-03 | 1980-06-03 | Counting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56169939A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564812B2 (ja) * | 1987-01-21 | 1996-12-18 | 日本電気株式会社 | 計数回路 |
| JP5243352B2 (ja) * | 2009-06-17 | 2013-07-24 | シャープ株式会社 | Ａｄ変換装置、固体撮像装置および電子情報機器 |
-
1980
- 1980-06-03 JP JP7511480A patent/JPS56169939A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169939A (en) | 1981-12-26 |
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