JPH09238056A - パルス幅制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル回路のみで一定パルス幅の出力信
号を得るパルス幅制御回路を提供すること。 【解決手段】 入力信号１４をフリップ・フロップ回路
２Ａに入力させて出力信号１７を発生させてカウンタ２
Ｈに入力し、フリップ・フロップ回路２Ｂに入力した入
力信号１４をフリップ・フロップ回路２Ｂ・２Ｃで基準
クロック信号１６により処理した信号と入力信号１４と
のＮＡＮＤ論理をＮＡＮＤゲート２Ｄで取り、その出力
で、カウンタ２Ｈに入力信号３Ａ〜３Ｄをロードし、出
力信号１７のパルス幅に対応する時間を設定して基準ク
ロック信号１６を設定時間までカウントし、カウンタ２
Ｈの出力信号１Ｄの反転信号とクリア入力信号１５との
論理積をＡＮＤゲート１Ｇで取って、フリップ・フロッ
プ回路２Ａをクリアし、一定のパルス幅の出力信号１７
を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル回路
のみで構成されるパルス幅制御回路に関する。

【０００２】

【従来の技術】次に、従来技術によるパルス幅制御回路
の構成を図３を参照して説明する。図３で、マルチバイ
ブレータ１の信号入力端Ｂは入力端子１１に接続され、
信号入力端Ａバーは入力端子１２に接続され、リセット
信号入力端Ｒバーは入力端子１３に接続されている。

【０００３】マルチバイブレータ１の端子１と端子Ｔ２
間にコンデンサ２が接続されており、この端子Ｔ２は抵
抗Ｒ１を介して電源＋Ｖｃｃに接続されている。また、
マルチバイブレータ１の出力端Ｑは出力端子１Ａに接続
され、出力端Ｑバーは出力端子１Ｂに接続されている。

【０００４】図３のパルス幅制御回路では、入力端子１
２に立ち下がり信号が与えられた場合、および入力端子
１２が「Ｌ」レベル、入力端子１３が「Ｈ」レベルのと
きに入力端子１３に立ち上がり信号が与えられた場合
に、コンデンサ２と抵抗Ｒ1 の時定数により、パルス幅
を任意に設定することができる。

【０００５】

【発明が解決しようとする課題】しかし、このような従
来のパルス幅制御回路では、大きな容量のコンデンサ２
と抵抗Ｒ１とによる時定数回路を大規模集積回路（ＬＳ
Ｉ）等の内部に組み込んでパルス幅制御回路を構成する
ことが困難であり、抵抗Ｒ１およびコンデンサ２を図３
に示すように、マルチバイブレータ１とは別に必要とし
ていた。

【０００６】このコンデンサ２と抵抗Ｒ１による時定数
回路は、形状が大きくなることに加えて、温度変化や経
時に起因する定数の変化から時定数が変化するという問
題もある。

【０００７】

【課題を解決するための手段】この課題を解決するため
に、この発明は、入力信号１４を入力し、クリア信号１
８でクリア処理して入力信号１４のパルス幅の長短に関
係なく設定した一定のパルス幅の出力信号１７を出力す
るフリップ・フロップ回路（以下、ＦＦ回路という。）
２Ａと、入力信号１４を入力して基準クロック信号１６
で入力信号１４を処理するＦＦ回路２Ｂと、ＦＦ回路２
Ｂの出力信号１９を入力し、基準クロック信号１６で処
理するＦＦ回路２Ｃと、出力信号１７のパルス幅に相当
する時間を出力させるために、入力信号１４の入力時に
ＦＦ回路２Ａの出力信号１７を入力して、基準クロック
信号１６のカウント回数に換算し、入力信号３Ａ〜３Ｄ
をロードし、設定カウント回数を基準クロック信号１６
によりカウント終了に達すると出力信号１Ｄを発生する
カウンタ２Ｈと、入力信号１４の到来を検出してＦＦ回
路２Ｃの出力信号１Ａを受けてカウンタ２Ｈをロードさ
せ、かつカウンタ２Ｈによる設定時間のカウント終了時
にＦＦ回路２Ａから出力される出力信号１７の発生を停
止させる論理回路１０とを備えたものである。

【０００８】

【発明の実施の形態】この発明によれば、ＦＦ回路２Ａ
に入力信号を入力させてＦＦ回路２Ａの出力端から出力
信号１７をカウンタ２Ｈに出力させ、ＦＦ回路２Ｂに入
力した入力信号１４を基準クロック信号１６で処理し、
ＦＦ回路２Ｃに出力し、ＦＦ回路２Ｃを基準クロック信
号１６で処理して出力された信号と入力信号１４との論
理をとって、カウンタ２Ｈに入力して、入力信号３Ａ，
３Ｂ，３Ｃ，３Ｄをロードし、基準クロック信号１６の
カウント数を出力信号１７のパルス幅に対応させて任意
に設定し、そのカウント値が設定値に達すると、カウン
タの出力信号により、ＦＦ回路２Ａの出力信号１７の発
生を停止させることにより、入力信号１４のパルス幅の
長短に関係なく、一定のパルス幅を有する出力信号１７
を発生する。

【０００９】次に、この発明によるパルス幅制御回路の
実施の形態について図１を参照して説明する。図１は、
この実施の形態の構成を示す回路図である。図１のＦＦ
回路２Ａの入力端Ｄには、例えば、＋５Ｖの電圧が印加
されている。

【００１０】ＦＦ回路２Ａのクロック入力端Ｃには、入
力信号１４が入力されるようになっている。ＦＦ回路２
Ａの出力端Ｑからは、出力信号１７が出力されるように
なっており、この出力信号１７は、後述するカウンタ２
ＨのＥＴ端子とＥＰ端子に入力するようにしている。Ｆ
Ｆ回路２Ａの出力端Ｑバーは非接続状態にしている。ま
た、入力信号１４は、ＦＦ回路２Ｂの入力端Ｄおよび２
入力のＮＡＮＤゲート２Ｄの第１入力端に入力されるよ
うになっている。

【００１１】ＦＦ回路２Ｂのクロック入力端Ｃ、および
ＦＦ回路２Ｃのクロック入力端Ｃ、カウンタ２Ｈのクロ
ック入力端ＣＬＫには、基準クロック信号１６が入力さ
れるようになっている。

【００１２】ＦＦ回路２Ｂの出力端Ｑからの出力信号１
９は、ＦＦ回路２Ｃの入力端Ｄに入力するようになって
いる。ＦＦ回路２Ｂの出力端Ｑバーは非接続状態になっ
ており、ＦＦ回路２Ｃの出力端Ｑも非接続状態になって
いる。ＦＦ回路２Ｃの出力端Ｑバーから出力信号１Ａが
ＮＡＮＤゲート２Ｄの第２入力端に入力されるようにな
っている。

【００１３】ＦＦ回路２Ｂ、ＦＦ回路２Ｃの各クリア入
力端とカウンタ２Ｈのクリア入力端ＣＬＲ、ならびに２
入力のＡＮＤゲート２Ｆの第２入力端には、同時にクリ
ア入力信号１５が入力されるようになっている。

【００１４】ＮＡＮＤゲート２Ｄの出力信号１Ｂは、２
入力のＡＮＤゲート２Ｇの第２入力端に入力されるよう
になっている。ＡＮＤゲート２Ｆの出力端からは、クリ
ア信号１８がＦＦ回路２Ａのクリア入力端とＡＮＤゲー
ト２Ｇの第１入力端に入力されるよになっている。ＡＮ
Ｄゲート２Ｇの出力端からロード・パルスとしての出力
信号１Ｃがカウンタ２Ｈのロード端子ＬＤに入力される
ようになっている。

【００１５】カウンタ２Ｈの入力端子Ａ・Ｂ・Ｃ・Ｄに
は、それぞれ入力信号３Ａ・３Ｂ・３Ｃ・３Ｄが入力さ
れるようになっており、ロード端子ＬＤにＡＮＤゲート
２Ｇからの出力信号１Ｃが入力されると、入力信号３Ａ
・３Ｂ・３Ｃ・３Ｄをロードし、入力信号３Ａ・３Ｂ・
３Ｃ・３Ｄで設定された設定時間を基準クロック信号１
６のカウント回数に換算し、設定時間の間基準クロック
信号１６をカウントし、カウント値が設定時間に達する
と、端子ＲＣから「Ｈ」レベルの出力信号１Ｄをインバ
ータ２Ｅに送出するようになっている。カウンタ２Ｈの
設定時間は、入力信号３Ａ・３Ｂ・３Ｃ・３Ｄを変える
ことにより、カウント値を変えることができるようにな
っている。

【００１６】つまり、カウンタ２Ｈは、ＦＦ回路２Ａの
出力信号１７の立ち上がりから立ち下がりまでの時間を
設定するためのものであり、入力信号１４が期待幅のパ
ルス幅でない場合でも、出力信号１７が期待幅の一定の
パルス幅を有する出力信号１７を得るためのカウンタで
ある。

【００１７】カウンタ２ＨのＲＣ端子からの出力信号１
Ｄがインバータ２Ｅに出力されると、インバータ２Ｅか
ら反転した出力信号１ＧがＡＮＤゲート２Ｆの第１入力
端に送出されるようになっている。

【００１８】ＡＮＤゲート２Ｆは、インバータ２Ｅの出
力信号とクリア入力信号１５との論理積をとって、クリ
ア信号１８をＡＮＤゲート２Ｇの第１入力端とＦＦ回路
２Ａのクリア入力端に供給するようになっている。

【００１９】インバータ２Ｅ、ＮＡＮＤゲート２Ｄ、Ａ
ＮＤゲート２Ｆ、ＡＮＤゲート２Ｇにより、ロード・パ
ルス発生手段となる論理回路１０を構成している。

【００２０】さらに、この論理回路１０の構成のうち、
インバータ２ＥとＡＮＤゲート２Ｆとにより、ＦＦ回路
２Ａの入力信号１４のパルス幅の長短に関係なく期待幅
通りの一定のパルス幅を有する出力信号１７をＦＦ回路
２Ａの出力端Ｑから得るように、クリア信号１８を発生
させるための論理回路を構成している。

【００２１】次に、図１の動作を図２のタイミング・チ
ャートを参照して説明する。最初に、図２（ｏ）に示す
ように、クリア入力信号１５がＦＦ回路２Ｂ・ＦＦ回路
２Ｃの各クリア入力端と、カウンタ２Ｈのクリア入力端
ＣＬＲに入力して、これらをクリアするとともに、ＡＮ
Ｄゲート２Ｆの第２入力端にも入力して、この第２入力
端を「Ｈ」レベルにする。

【００２２】これと同時に、図２（ａ）に示す同一周期
で繰り返すクロック周波数の基準クロック信号１６がＦ
Ｆ回路２Ｂ・ＦＦ回路２Ｃの各クロック入力端Ｃと、カ
ウンタ２Ｈのクロック入力端ＣＬＫに入力される。

【００２３】また、図２（ｂ）に示すような入力信号１
４は、期待するパルス幅より短いパルス幅の入力信号１
４Ａと、期待するパルス幅より長いパルス幅の入力信号
１４Ｂが到来することを想定している。

【００２４】いま、入力信号１４として、図２（ｂ）に
示す期待するパルス幅より短いパルス幅の入力信号１４
ＡがＦＦ回路２Ａのクロック入力端ＣとＦＦ回路２Ｂの
入力端ＤおよびＮＡＮＤゲート２Ｄの第２入力端に入力
されるとする。

【００２５】入力信号１４ＡがＦＦ回路２Ａに入力され
ることにより、ＦＦ回路２Ａの出力端Ｑから図２（ｃ）
に示すように、入力信号１４Ａの立ち上がりエッジによ
り出力端Ｑのレベルが「Ｈ」に変化した出力信号１７を
発生する。すなわち、ＦＦ回路２Ａは入力信号１４Ａの
立ち上がりエッジを検出し、カウンタ２ＨのＥＰ端子と
ＥＴ端子に出力する。

【００２６】ＦＦ回路２Ａの出力信号１７の出力開始に
より、カウンタ２Ｈのロード端子ＬＤに「Ｌ」のロード
・パルス信号である出力信号１Ｃが発生し、入力信号３
Ａ〜３Ｄが入力端Ａ〜Ｄにそれぞれ入力され、その時点
よりカウンタ２Ｈが入力信号３Ａ〜３Ｄで設定された時
間基準クロック信号１６をカウントする。

【００２７】次に、この状態において、入力信号１４Ａ
のパルス幅の大小に関係なく、ＦＦ回路２Ａの出力端Ｑ
から得られる目的とするパルス幅を有する出力信号１７
が得られるように、ＦＦ回路２Ａをリセットするまでの
過程の動作について説明する。

【００２８】この場合、ＦＦ回路２Ｂの入力端Ｄに入力
信号１４Ａが入力されると、時間ｔ１での基準クロック
信号１６がＦＦ回路２Ｂのクロック入力端に入力される
ことにより、入力信号１４ＡがＦＦ回路２Ｂで処理さ
れ、ＦＦ回路２Ｂの出力端Ｑから「Ｈ」の出力信号１９
が図２（ｄ）に示すよに出力され、ＦＦ回路２Ｃの入力
端Ｄに入力される。

【００２９】ＦＦ回路２Ｃは、出力信号１９を入力する
と、そのクロック入力端Ｃに入力される時間ｔ１以後の
最初の基準クロック信号１６で処理し、ＦＦ回路２Ｃの
出力端Ｑバーから図２（ｅ）に示すように、基準クロッ
ク信号１６の１クロック分シフトした「Ｌ」の出力信号
１Ａを発生して、ＮＡＮＤゲート２Ｄの第２入力端に送
出する。

【００３０】ＮＡＮＤゲート２Ｄの第１入力端には、前
記「Ｈ」の入力信号１４Ａが入力されており、したがっ
て、ＮＡＮＤゲート２Ｄは入力信号１４Ａと出力信号１
ＡとのＮＡＮＤ論理をとり、図２（ｆ）に示すように、
「Ｌ」の出力信号１ＢをＡＮＤゲート２Ｇの第２入力端
に出力する。

【００３１】ＮＡＮＤゲート２Ｄの出力信号１Ｂが
「Ｌ」であるから、ＡＮＤゲート２Ｇの出力信号１Ｃも
「Ｌ」であり、カウンタ２Ｈは引き続きカウント動作を
続行し、そのＲＣ端子からの出力信号１Ｄは図２（ｋ）
に示すように「Ｌ」である。

【００３２】つまり、ＮＡＮＤゲート２Ｄは、図２
（ｂ）に示す入力信号１４Ａの立ち上がりエッジを検出
し、基準クロック信号１６の１クロック幅分くらいの
「Ｌ」の出力信号１Ｂを図２（ｆ）に示すように発生し
て、ＡＮＤゲート２Ｄの第２入力端に送出する。

【００３３】この時点では、カウンタ２ＨのＲＣ端子か
ら出力される出力信号１Ｄは、図２（ｋ）に示すよう
に、「Ｌ」であり、この「Ｌ」の出力信号１Ｄはインバ
ータ２Ｅに入力され、インバータ２Ｅは、図２（ｌ）に
示すように、その反転した「Ｈ」の出力信号１Ｇを第１
ＡＮＤゲート２Ｆの第１入力端に送出する。

【００３４】ＡＮＤゲート２Ｆは、出力信号１Ｇと図２
（ｏ）に示す「Ｈ」のクリア入力信号１５を入力し、そ
の両者の論理積をとって、図２（ｍ）に示すような
「Ｈ」のクリア信号１８を出力する。

【００３５】クリア信号１８は、ＦＦ回路２Ａのクリア
入力端とＡＮＤゲート２Ｇの第２入力端に入力される。
ＡＮＤゲート２Ｇはこの「Ｈ」のクリア信号１８とＮＡ
ＮＤゲート２Ｄの「Ｌ」の出力信号１Ｂを入力して、そ
の論理積をとり、図２（ｎ）に示すような、「Ｌ」の出
力信号１Ｃをカウンタ２Ｈのロード端子ＬＤに出力す
る。これにより、カウンタ２Ｈは、引き続き基準クロッ
ク信号１６のカウントを続行している。

【００３６】カウンタ２Ｈのカウントは、入力信号３Ａ
〜３Ｄで設定された時間だけカウントし、時間ｔ２で、
所定値をカウントすると、カウンタ２Ｈはカウント動作
を停止し、カウンタ２ＨのＲＣ端子から「Ｈ」の出力信
号１Ｄが図２（ｋ）に示すように発生する。

【００３７】この出力信号１Ｄは、インバータ２Ｅに入
力されて、図２（ｌ）に示すように、インバータ２Ｅの
出力信号１Ｇは「Ｌ」に反転してＡＮＤゲート２Ｆの第
１入力端に加えられる。したがって、ＡＮＤゲート２Ｆ
の出力信号、すなわち、クリア信号１８は「Ｌ」とな
り、その結果、ＦＦ回路２Ａの出力信号１７は図２
（ｃ）に示すように、「Ｌ」となる。

【００３８】このようにして、入力信号１４が期待する
パルス幅より短いパルス幅の入力信号１４ＡがＦＦ回路
２Ａに入力されても、カウンタ２Ｈで入力信号３Ａ〜３
Ｄで設定された時間基準クロック信号１６をカウント
し、その設定時間に達すると、カウントを停止し、ＦＦ
回路２Ａから出力される出力信号１７を期待する一定の
パルス幅の出力信号を得ることができる。

【００３９】なお、上記の説明は、入力信号１４とし
て、期待するパルス幅より短いパルス幅の入力信号１４
Ａが入力された場合の動作説明であるが、入力信号１４
として、図２（ｂ）に示すように、期待するパルス幅よ
りも長いパルス幅の入力信号１４Ｂが入力された場合で
も、上記と同様にして入力信号３Ａ〜３Ｄで設定時間を
設定することにより、期待する一定のパルス幅を有する
出力信号１７をＦＦ回路２Ａから出力させることができ
る。

【００４０】

【発明の効果】この発明のパルス幅制御回路によれば、
第１のＦＦ回路に入力信号を入力させて第１のＦＦ回路
の出力端から出力信号を出力して、カウンタに入力し、
入力信号３Ａ・３Ｂ・３Ｃ・３Ｄによりカウンタの基準
クロック信号のカウント数を出力信号のパルス幅に対応
させて任意に設定し、そのカウント値が設定値に達する
と、カウンタの出力信号により、第１のＦＦ回路の出力
信号の発生を停止させるようにしたので、入力信号１４
の立ち上がりエッジより入力信号のパルス幅の長短に無
関係に一定のパルス幅を有する出力信号を発生すること
ができ、ディジタル回路のみでのパルス幅制御回路を提
供することができる。したがって、従来のように、抵抗
とコンデンサとによる時定数回路を大規模集積回路の外
付けとする必要もなくなり、温度変化や経時変化による
時定数の変動を抑制することができる。

【図面の簡単な説明】

【図１】この発明によるパルス幅制御回路の構成を示す
回路図である。

【図２】図１のパルス幅制御回路の動作を説明するため
のタイムチャートである。

【図３】従来のパルス幅制御回路の構成を示すブロック
図である。

【符号の説明】

１Ａ〜１Ｄ・１Ｇ・１９ 出力信号 ２Ａ〜２Ｃ ＦＦ回路 ２Ｄ ＮＡＮＤゲート ２Ｅ インバータ ２Ｆ・２Ｇ ＡＮＤゲート ２Ｈ カウンタ ３Ａ〜３Ｄ・１４・１４Ａ・１４Ｂ 入力信号 １０ 論理回路 １５ クリア入力信号 １６ 基準クロック信号 １７ 出力信号 １８ クリア信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号(14)を入力し、クリア信号(18)
   でクリア処理して入力信号(14)のパルス幅の長短に関係
   なく設定した一定のパルス幅の出力信号(17)を出力する
   第１のフリップ・フロップ回路(2A)と、 入力信号(14)を入力して基準クロック信号(16)で入力信
   号(14)を処理する第２のフリップ・フロップ回路(2B)
   と、 第２のフリップ・フロップ回路(2B)の出力信号(19)を入
   力し、基準クロック信号(16)で処理する第３のフリップ
   ・フロップ回路(2C)と、 出力信号(17)のパルス幅に相当する時間を出力させるた
   めに、入力信号(14)の入力時に第１のフリップ・フロッ
   プ回路(2A)の出力信号(17)を入力して基準クロック信号
   (16)のカウント回数に換算し、入力信号(3A 〜3D) をロ
   ードし、設定カウント回数を基準クロック信号(16)によ
   りカウント終了に達すると出力信号(1D)を発生するカウ
   ンタ(2H)と、 入力信号(14)の到来を検出して第３のフリップ・フロッ
   プ回路(2C)の出力信号(1A)を受けてカウンタ(2H)をロー
   ドさせ、かつカウンタ(2H)による設定時間のカウント終
   了時に第１のフリップ・フロップ回路(2A)から出力され
   る出力信号(17)の発生を停止させる論理回路(10)を備え
   ることを特徴とするパルス幅制御回路。
2. 【請求項２】 論理回路(10)は、入力信号(14)と第３の
   フリップ・フロップ回路(2C)の出力信号(1A)を入力とす
   るナンドゲート(2D)と、 カウンタ(2H)の出力信号(1D)を反転させるインバータ(2
   E)と、 インバータ(2E)の出力信号(1G)とクリア入力信号(15)と
   の論理積をとり第１のフリップ・フロップ回路(2A)の出
   力信号(17)の発生を停止させる第１のＡＮＤゲート(2F)
   と、 クリア信号(18)とＮＡＮＤゲート(2D)の出力信号(1B)と
   の論理積をとる第２のＡＮＤゲート(2G)を備えることを
   特徴とする請求項１に記載のパルス幅制御回路。