JPH0786879A - デューティ比１：ｎパルス生成回路 - Google Patents
デューティ比１：ｎパルス生成回路Info
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- JPH0786879A JPH0786879A JP5227510A JP22751093A JPH0786879A JP H0786879 A JPH0786879 A JP H0786879A JP 5227510 A JP5227510 A JP 5227510A JP 22751093 A JP22751093 A JP 22751093A JP H0786879 A JPH0786879 A JP H0786879A
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- 230000000630 rising effect Effects 0.000 claims abstract description 19
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000000470 constituent Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】 本発明はデューティ比１：Ｎパルス生成回路
に関し、回路の小型化を図るとともにデューティ比を設
定する設定部を付加することでデューティ比を任意に設
定できる回路を提供するものである。 【構成】 クロック信号Ａに同期しそのクロック信号Ａ
を固定分周した変化点にジッタを持つ入力パルス信号Ｂ
に対してデューティ比１：Ｎのパルス信号を生成する回
路において、エッジ検出部で１クロック信号Ａを用いて
ジッタを持つ入力パルス信号Ｂの立ち上がりを検出する
とともにその検出信号Ｃでデューティ比１：Ｎの間隔を
決定するためのタイミング信号Ｄを生成し、ラッチ部２
でエッジ検出部１から出力されるタイミング信号Ｄをラ
ッチするとともに論理ゲート３でラッチした信号とタイ
ミング信号Ｄの論理積を取りそのゲート信号Ｅをラッチ
部２に入力してデューティ比１：Ｎのパルス信号Ｆを出
力するよう構成されている。
に関し、回路の小型化を図るとともにデューティ比を設
定する設定部を付加することでデューティ比を任意に設
定できる回路を提供するものである。 【構成】 クロック信号Ａに同期しそのクロック信号Ａ
を固定分周した変化点にジッタを持つ入力パルス信号Ｂ
に対してデューティ比１：Ｎのパルス信号を生成する回
路において、エッジ検出部で１クロック信号Ａを用いて
ジッタを持つ入力パルス信号Ｂの立ち上がりを検出する
とともにその検出信号Ｃでデューティ比１：Ｎの間隔を
決定するためのタイミング信号Ｄを生成し、ラッチ部２
でエッジ検出部１から出力されるタイミング信号Ｄをラ
ッチするとともに論理ゲート３でラッチした信号とタイ
ミング信号Ｄの論理積を取りそのゲート信号Ｅをラッチ
部２に入力してデューティ比１：Ｎのパルス信号Ｆを出
力するよう構成されている。
Description
【０００１】
【産業上の利用分野】本発明はデューティ比１：Ｎパル
ス生成回路に関し、詳しくは、装置のディジタル化に伴
ってロジック回路を設計する際に、クロック信号に同期
した入力パルス信号に対してデューティ比１：Ｎのパル
ス信号を生成するデューティ比１：Ｎパルス生成回路に
関する。
ス生成回路に関し、詳しくは、装置のディジタル化に伴
ってロジック回路を設計する際に、クロック信号に同期
した入力パルス信号に対してデューティ比１：Ｎのパル
ス信号を生成するデューティ比１：Ｎパルス生成回路に
関する。
【０００２】
【従来の技術】図６は従来のデューティ比１：Ｎパルス
生成回路を一例を示すブロック図である。図６に示すよ
うに、従来、クロック信号Ａに同期しそのクロック信号
Ａを固定分周した変化点にジッタを持つ入力パルス信号
Ｂに対してデューティ比１：Ｎのパルス信号を生成する
回路において、クロック信号Ａを用いて入力パルス信号
Ｂの立ち上がりエッジの検出を行うエッジ検出部21と、
検出された検出信号Ｃでカウントアップするカウント部
22、カウントアップした信号Ｋから予め設定されたカウ
ント値をデコードするデコード部23と、デコードされた
信号ＬをクロックＡの立ち上がりでラッチするラッチ部
24より、デューティ比１：Ｎのパルス信号Ｅを生成して
いた。
生成回路を一例を示すブロック図である。図６に示すよ
うに、従来、クロック信号Ａに同期しそのクロック信号
Ａを固定分周した変化点にジッタを持つ入力パルス信号
Ｂに対してデューティ比１：Ｎのパルス信号を生成する
回路において、クロック信号Ａを用いて入力パルス信号
Ｂの立ち上がりエッジの検出を行うエッジ検出部21と、
検出された検出信号Ｃでカウントアップするカウント部
22、カウントアップした信号Ｋから予め設定されたカウ
ント値をデコードするデコード部23と、デコードされた
信号ＬをクロックＡの立ち上がりでラッチするラッチ部
24より、デューティ比１：Ｎのパルス信号Ｅを生成して
いた。
【０００３】図７は従来のデューティ比１：Ｎパルス生
成回路のタイムチャートである。図７において、例え
ば、デューティ比１：Ｎに対しデューティ比１：３でパ
ルス生成回路を設計した場合の例を示している。クロッ
ク信号Ａと、クロック信号Ａの立ち上がりで４分周し、
その４分周した変化点にジッタを含む入力パルス信号Ｂ
がエッジ検出部21に入力されたとする。入力信号Ｂがク
ロック信号Ａの立ち上がりでジッタを持っているため
に、クロック信号Ａの立ち上がりエッジでラッチできな
いので、クロック信号Ａの立ち下がりで入力パルス信号
Ｂの立ち上がりを検出し、その検出信号Ｃを４進カウン
タで構成したカウント部22でカウントアップし、カウン
トアップした信号Ｋはデコード部23でカウンタ値“０”
をデコードし、デコードされた信号Ｌはデューティ比
１：３のタイミング信号としてクロック信号Ａの立ち上
がりでラッチ部24よりラッチすることでデューティ比
１：３のパルス信号Ｆを得ていた。
成回路のタイムチャートである。図７において、例え
ば、デューティ比１：Ｎに対しデューティ比１：３でパ
ルス生成回路を設計した場合の例を示している。クロッ
ク信号Ａと、クロック信号Ａの立ち上がりで４分周し、
その４分周した変化点にジッタを含む入力パルス信号Ｂ
がエッジ検出部21に入力されたとする。入力信号Ｂがク
ロック信号Ａの立ち上がりでジッタを持っているため
に、クロック信号Ａの立ち上がりエッジでラッチできな
いので、クロック信号Ａの立ち下がりで入力パルス信号
Ｂの立ち上がりを検出し、その検出信号Ｃを４進カウン
タで構成したカウント部22でカウントアップし、カウン
トアップした信号Ｋはデコード部23でカウンタ値“０”
をデコードし、デコードされた信号Ｌはデューティ比
１：３のタイミング信号としてクロック信号Ａの立ち上
がりでラッチ部24よりラッチすることでデューティ比
１：３のパルス信号Ｆを得ていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
デューティ比１：Ｎパルス生成回路ではカウント部とデ
コード部を用いてデューティ比１：Ｎのパルスを生成し
ていたために回路規模が大きくなり且つデューティ比の
設定に自由度が欠けるといった問題点が生じていた。近
年、装置のディジタル化に伴ってロジック回路を設計す
る際に小型化が開発時の必須条件となっている。このた
め、デューティ比１：Ｎのパルスを必要とする回路にお
いても共通的に回路の縮小を行う必要があり、また、後
に接続される回路によっては柔軟に対応できるようにデ
ューティ比を任意に設定できる回路構成が望まれてい
た。
デューティ比１：Ｎパルス生成回路ではカウント部とデ
コード部を用いてデューティ比１：Ｎのパルスを生成し
ていたために回路規模が大きくなり且つデューティ比の
設定に自由度が欠けるといった問題点が生じていた。近
年、装置のディジタル化に伴ってロジック回路を設計す
る際に小型化が開発時の必須条件となっている。このた
め、デューティ比１：Ｎのパルスを必要とする回路にお
いても共通的に回路の縮小を行う必要があり、また、後
に接続される回路によっては柔軟に対応できるようにデ
ューティ比を任意に設定できる回路構成が望まれてい
た。
【０００５】本発明は以上の事情を考慮してなされたも
ので、例えば、カウント部とデコード部を分周回路に置
き換えてエッジ検出部に内蔵することにより回路の小型
化を図ることができ、さらにエッジ検出部にデューティ
比を設定する設定部を外部に設けることでデューティ比
を任意に設定できるデューティ比１：Ｎパルス生成回路
を提供するものである。
ので、例えば、カウント部とデコード部を分周回路に置
き換えてエッジ検出部に内蔵することにより回路の小型
化を図ることができ、さらにエッジ検出部にデューティ
比を設定する設定部を外部に設けることでデューティ比
を任意に設定できるデューティ比１：Ｎパルス生成回路
を提供するものである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた技術的手段は、次の通りである。
図１は本発明の基本回路構成を示すブロック図である。
図１において、本発明は、クロック信号Ａに同期しその
クロック信号Ａを固定分周した変化点にジッタを持つ入
力パルス信号Ｂに対してデューティ比１：Ｎのパルス信
号を生成する回路において、クロック信号Ａを用いてジ
ッタを持つ入力パルス信号Ｂの立ち上がりを検出すると
ともにその検出信号Ｃでデューティ比１：Ｎの間隔を決
定するためのタイミング信号Ｄを生成するエッジ検出部
１と、エッジ検出部１から出力されるタイミング信号Ｄ
をラッチするラッチ部２と、ラッチ部２でラッチした信
号とタイミング信号Ｄの論理積を取りそのゲート信号Ｅ
をラッチ部２に入力する論理ゲート３を備え、クロック
信号Ａを用いてジッタを持つ入力パルス信号Ｂからデュ
ーティ比１：Ｎのパルス信号Ｆをラッチ部２より得るこ
とを特徴とするデューティ比１：Ｎパルス生成回路であ
る。
めに、本発明が講じた技術的手段は、次の通りである。
図１は本発明の基本回路構成を示すブロック図である。
図１において、本発明は、クロック信号Ａに同期しその
クロック信号Ａを固定分周した変化点にジッタを持つ入
力パルス信号Ｂに対してデューティ比１：Ｎのパルス信
号を生成する回路において、クロック信号Ａを用いてジ
ッタを持つ入力パルス信号Ｂの立ち上がりを検出すると
ともにその検出信号Ｃでデューティ比１：Ｎの間隔を決
定するためのタイミング信号Ｄを生成するエッジ検出部
１と、エッジ検出部１から出力されるタイミング信号Ｄ
をラッチするラッチ部２と、ラッチ部２でラッチした信
号とタイミング信号Ｄの論理積を取りそのゲート信号Ｅ
をラッチ部２に入力する論理ゲート３を備え、クロック
信号Ａを用いてジッタを持つ入力パルス信号Ｂからデュ
ーティ比１：Ｎのパルス信号Ｆをラッチ部２より得るこ
とを特徴とするデューティ比１：Ｎパルス生成回路であ
る。
【０００７】前記エッジ検出部１はシフトレジスタ11と
分周回路12を内蔵し、シフトレジスタ11でクロック信号
Ａを用いてジッタを持つ入力パルス信号Ｂの立ち上がり
の検出を行い、その検出信号Ｃを分周回路12で１＋Ｎに
分周し、デューティ比１：Ｎの間隔を決定するためのタ
イミング信号Ｄを生成するように構成されることが好ま
しい。
分周回路12を内蔵し、シフトレジスタ11でクロック信号
Ａを用いてジッタを持つ入力パルス信号Ｂの立ち上がり
の検出を行い、その検出信号Ｃを分周回路12で１＋Ｎに
分周し、デューティ比１：Ｎの間隔を決定するためのタ
イミング信号Ｄを生成するように構成されることが好ま
しい。
【０００８】前記エッジ検出部１に接続して外部からデ
ューティ比の設定値を入力することが可能な設定部４を
さらに備え、設定部４はエッジ検出部１で検出された検
出信号Ｃからその設定値に基づいたデューティ比の設定
パルス信号Ｈを生成し、その設定信号パルスＨをエッジ
検出部１に帰還することにより、エッジ検出部１は設定
部４で設定されたデューティ比のタイミング信号Ｄを出
力するように構成することが好ましい。
ューティ比の設定値を入力することが可能な設定部４を
さらに備え、設定部４はエッジ検出部１で検出された検
出信号Ｃからその設定値に基づいたデューティ比の設定
パルス信号Ｈを生成し、その設定信号パルスＨをエッジ
検出部１に帰還することにより、エッジ検出部１は設定
部４で設定されたデューティ比のタイミング信号Ｄを出
力するように構成することが好ましい。
【０００９】なお、本発明において、エッジ検出部１と
しては、シフトレジスタ11と分周回路12を内蔵し、フリ
ップフロップ、アンドゲート、インバータ等の論理ゲー
トが用いられる。ラッチ部２としては、フリップフロッ
プが用いられる。論理ゲート３としては、アンドゲート
が用いられる。また、設定部４としてはカウンタ、デコ
ーダ、コンパレータ、ディップスイッチ等が用いられ
る。また、エッジ検出部１、ラッチ部２、論理ゲート
３、設定部４は、一つの基板にＴＴＬ、またはＣＭＯＳ
のゲートアレイとしてＬＳＩ化し実装することができ
る。ここで、デューティ比１：Ｎパルス生成回路のＮは
任意の数値を示す。
しては、シフトレジスタ11と分周回路12を内蔵し、フリ
ップフロップ、アンドゲート、インバータ等の論理ゲー
トが用いられる。ラッチ部２としては、フリップフロッ
プが用いられる。論理ゲート３としては、アンドゲート
が用いられる。また、設定部４としてはカウンタ、デコ
ーダ、コンパレータ、ディップスイッチ等が用いられ
る。また、エッジ検出部１、ラッチ部２、論理ゲート
３、設定部４は、一つの基板にＴＴＬ、またはＣＭＯＳ
のゲートアレイとしてＬＳＩ化し実装することができ
る。ここで、デューティ比１：Ｎパルス生成回路のＮは
任意の数値を示す。
【００１０】
【作用】本発明によれば、クロック信号Ａに同期しその
クロック信号Ａを固定分周した変化点にジッタを持つ入
力パルス信号Ｂに対してデューティ比１：Ｎのパルス信
号を生成する回路において、エッジ検出部で１クロック
信号Ａを用いてジッタを持つ入力パルス信号Ｂの立ち上
がりを検出するとともにその検出信号Ｃでデューティ比
１：Ｎの間隔を決定するためのタイミング信号Ｄを生成
し、ラッチ部２でエッジ検出部１から出力されるタイミ
ング信号Ｄをラッチするとともに論理ゲート３でラッチ
した信号とタイミング信号Ｄの論理積を取りそのゲート
信号Ｅをラッチ部２に入力してデューティ比１：Ｎのパ
ルス信号Ｆを出力することができる。
クロック信号Ａを固定分周した変化点にジッタを持つ入
力パルス信号Ｂに対してデューティ比１：Ｎのパルス信
号を生成する回路において、エッジ検出部で１クロック
信号Ａを用いてジッタを持つ入力パルス信号Ｂの立ち上
がりを検出するとともにその検出信号Ｃでデューティ比
１：Ｎの間隔を決定するためのタイミング信号Ｄを生成
し、ラッチ部２でエッジ検出部１から出力されるタイミ
ング信号Ｄをラッチするとともに論理ゲート３でラッチ
した信号とタイミング信号Ｄの論理積を取りそのゲート
信号Ｅをラッチ部２に入力してデューティ比１：Ｎのパ
ルス信号Ｆを出力することができる。
【００１１】前記エッジ検出部１はシフトレジスタ11と
分周回路12を内蔵しているので、シフトレジスタ11でク
ロック信号Ａを用いてジッタを持つ入力パルス信号Ｂの
立ち上がりの検出を行い、その検出信号Ｃを分周回路12
で１＋Ｎに分周し、デューティ比１：Ｎの間隔を決定す
るためのタイミング信号Ｄを生成することができる。
分周回路12を内蔵しているので、シフトレジスタ11でク
ロック信号Ａを用いてジッタを持つ入力パルス信号Ｂの
立ち上がりの検出を行い、その検出信号Ｃを分周回路12
で１＋Ｎに分周し、デューティ比１：Ｎの間隔を決定す
るためのタイミング信号Ｄを生成することができる。
【００１２】前記エッジ検出部１に接続して外部からデ
ューティ比の設定値を入力することが可能な設定部４を
さらに備えているので、設定部４はエッジ検出部１で検
出された検出信号Ｃからその設定値に基づいたデューテ
ィ比の設定パルス信号Ｈを生成し、その設定パルス信号
Ｈをエッジ検出部１に帰還することにより、エッジ検出
部１は設定部４で設定されたデューティ比のタイミング
信号Ｄを出力することができる。
ューティ比の設定値を入力することが可能な設定部４を
さらに備えているので、設定部４はエッジ検出部１で検
出された検出信号Ｃからその設定値に基づいたデューテ
ィ比の設定パルス信号Ｈを生成し、その設定パルス信号
Ｈをエッジ検出部１に帰還することにより、エッジ検出
部１は設定部４で設定されたデューティ比のタイミング
信号Ｄを出力することができる。
【００１３】
【実施例】以下、図に示す実施例に基づいて本発明を詳
述する。なお、これによって本発明は限定されるもので
はない。また、本発明は、主として、デューティ比１：
Ｎパルス生成回路に用いて好適であり、各構成要素は本
発明の「デューティ比１：Ｎのパルス生成機能」を達成
する以外に、回路の小型化を図るとともにデューティ比
を任意に設定できるデューティ比１：Ｎパルス生成回路
として説明を行う。
述する。なお、これによって本発明は限定されるもので
はない。また、本発明は、主として、デューティ比１：
Ｎパルス生成回路に用いて好適であり、各構成要素は本
発明の「デューティ比１：Ｎのパルス生成機能」を達成
する以外に、回路の小型化を図るとともにデューティ比
を任意に設定できるデューティ比１：Ｎパルス生成回路
として説明を行う。
【００１４】図２は本発明をデューティ比１：３パルス
生成回路に適用した一実施例を示すブロック図である。
図２において、図１と同一の構成のものは同一の番号ま
たは記号で示している。デューティ比１：３パルス生成
回路の回路構成は、Ｄフリップフロップ２個とインバー
タ１個とアンドゲートで構成したシフトレジスタ11と、
Ｄフリップフロップ２個とアンドゲート１個で構成した
分周回路12からなるエッジ検出部１と、Ｊ−Ｋフリップ
フロップからなるラッチ部２と、アンドゲート１個から
なる論理ゲート３から構成している。エッジ検出部１は
入力パルス信号Ｂの立ち上がりの検出と分周を行うも
の、ラッチ部２はＪ側の入力とＫ側の入力の状態により
データをラッチするもの、アンドゲート３は２入力の論
理積を行うものである。
生成回路に適用した一実施例を示すブロック図である。
図２において、図１と同一の構成のものは同一の番号ま
たは記号で示している。デューティ比１：３パルス生成
回路の回路構成は、Ｄフリップフロップ２個とインバー
タ１個とアンドゲートで構成したシフトレジスタ11と、
Ｄフリップフロップ２個とアンドゲート１個で構成した
分周回路12からなるエッジ検出部１と、Ｊ−Ｋフリップ
フロップからなるラッチ部２と、アンドゲート１個から
なる論理ゲート３から構成している。エッジ検出部１は
入力パルス信号Ｂの立ち上がりの検出と分周を行うも
の、ラッチ部２はＪ側の入力とＫ側の入力の状態により
データをラッチするもの、アンドゲート３は２入力の論
理積を行うものである。
【００１５】図３は本発明をデューティ比１：３パルス
生成回路に適用した際のタイムチャートである。図３に
おいて、Ａはエッジ検出部１のシフトレジスタ11に入力
されるクロック信号、Ｂはクロック信号Ａに同期しその
クロック信号Ａを４分周した変化点にジッタを持つ入力
パルス信号で入力データとしてシフトレジスタ11に入力
される。Ｃはクロック信号Ａの立ち下がりでジッタを持
つ入力信号Ｂの立ち上がりをシフトレジスタ11で検出し
た検出信号である。Ｄはデューティ比１：３の間隔を決
定するためのタイミング信号であり、分周回路12で生成
される。Ｅは論理ゲート３でラッチした信号Ｆとタイミ
ング信号Ｄの論理積を取りラッチ部２に入力されるゲー
ト信号である。Ｆはラッチ部２でタイミング信号Ｄをラ
ッチして得られたデューティ比１：３のパルス信号であ
る。
生成回路に適用した際のタイムチャートである。図３に
おいて、Ａはエッジ検出部１のシフトレジスタ11に入力
されるクロック信号、Ｂはクロック信号Ａに同期しその
クロック信号Ａを４分周した変化点にジッタを持つ入力
パルス信号で入力データとしてシフトレジスタ11に入力
される。Ｃはクロック信号Ａの立ち下がりでジッタを持
つ入力信号Ｂの立ち上がりをシフトレジスタ11で検出し
た検出信号である。Ｄはデューティ比１：３の間隔を決
定するためのタイミング信号であり、分周回路12で生成
される。Ｅは論理ゲート３でラッチした信号Ｆとタイミ
ング信号Ｄの論理積を取りラッチ部２に入力されるゲー
ト信号である。Ｆはラッチ部２でタイミング信号Ｄをラ
ッチして得られたデューティ比１：３のパルス信号であ
る。
【００１６】図２、図３で示すように、エッジ検出部１
のシフトレジスタ11で入力信号Ｂの立ち上がりエッジの
検出を行い、その検出信号Ｃをエッジ検出部１の分周回
路12で分周した分周信号とアンドゲートで論理積を取り
（２回検出し、２回未検出した）タイミング信号Ｄを生
成する。ラッチ部２でタイミング信号ＤはＪ側の入力と
なり、タイミング信号Ｄとラッチ部２でラッチした信号
Ｆをアンドゲート３で論理積を取り、そのゲート信号Ｅ
をＫ側に入力してデューティ比１：３のパルス信号Ｆが
得られる。従来、エッジ検出部とカウンタ部とデコード
部とラッチ部からなる回路構成から、エッジ検出部と論
理ゲートを含むラッチ部からなる回路構成に縮小するこ
とが可能となる。
のシフトレジスタ11で入力信号Ｂの立ち上がりエッジの
検出を行い、その検出信号Ｃをエッジ検出部１の分周回
路12で分周した分周信号とアンドゲートで論理積を取り
（２回検出し、２回未検出した）タイミング信号Ｄを生
成する。ラッチ部２でタイミング信号ＤはＪ側の入力と
なり、タイミング信号Ｄとラッチ部２でラッチした信号
Ｆをアンドゲート３で論理積を取り、そのゲート信号Ｅ
をＫ側に入力してデューティ比１：３のパルス信号Ｆが
得られる。従来、エッジ検出部とカウンタ部とデコード
部とラッチ部からなる回路構成から、エッジ検出部と論
理ゲートを含むラッチ部からなる回路構成に縮小するこ
とが可能となる。
【００１７】図４は本発明のデューティ比設定機能付き
パルス生成回路の一実施例を示すブロック図である。図
４において、図１、図２と同一の構成のものは同一の番
号または記号で示している。図４はデューティ比１：Ｎ
パルス生成回路のエッジ検出部１にデューティ比を設定
する設定部４を接続した一実施例を示している。設定部
４は、エッジ検出部１からの検出信号Ｃをカウントアッ
プするカウンタ41と、そのカウントアップしたカウント
信号Ｇをデコードするデコーダ42と、設定値を入力する
ディップスイッチ43と、入力された設定値とデコード値
を比較して設定値と一致する設定パルス信号Ｈを出力す
るコンパレータ44から構成されている。
パルス生成回路の一実施例を示すブロック図である。図
４において、図１、図２と同一の構成のものは同一の番
号または記号で示している。図４はデューティ比１：Ｎ
パルス生成回路のエッジ検出部１にデューティ比を設定
する設定部４を接続した一実施例を示している。設定部
４は、エッジ検出部１からの検出信号Ｃをカウントアッ
プするカウンタ41と、そのカウントアップしたカウント
信号Ｇをデコードするデコーダ42と、設定値を入力する
ディップスイッチ43と、入力された設定値とデコード値
を比較して設定値と一致する設定パルス信号Ｈを出力す
るコンパレータ44から構成されている。
【００１８】エッジ検出部１は、設定部４よりデューテ
ィ比が設定された際には、その設定値に基づいた設定パ
ルス信号Ｈから検出信号Ｃで同期を取りタイミング信号
Ｄに変換するので、ラッチ部２と論理ゲート３で設定値
に基づいたデューティ比のパルス信号Ｆを出力すること
ができる。また、図４に示すように、エッジ検出部１に
設定部４を付加することでデューティ比を自由に設定で
きることにより回路構成を柔軟に対応することができ
る。また、設定部４がエッジ検出部１に接続される場合
は、エッジ検出部１は分周回路12を内蔵していない。
ィ比が設定された際には、その設定値に基づいた設定パ
ルス信号Ｈから検出信号Ｃで同期を取りタイミング信号
Ｄに変換するので、ラッチ部２と論理ゲート３で設定値
に基づいたデューティ比のパルス信号Ｆを出力すること
ができる。また、図４に示すように、エッジ検出部１に
設定部４を付加することでデューティ比を自由に設定で
きることにより回路構成を柔軟に対応することができ
る。また、設定部４がエッジ検出部１に接続される場合
は、エッジ検出部１は分周回路12を内蔵していない。
【００１９】図５は本発明のデューティ比設定機能付き
パルス生成回路のタイムチャートである。図５におい
て、デューティ比の設定を２：２に設定したときのタイ
ムチャートである。エッジ検出部１により入力パルス信
号Ｂの立ち上がりを検出した検出信号Ｃは、カウンタ41
のクロック信号になる。カウンタ41は４進カウントアッ
プを行い、デコーダ42でデコードし、入力されたデュー
ティ比の設定値２：２とコンパレータ44で比較し、設定
パルス信号Ｈが出力される。設定パルス信号Ｈはエッジ
検出部１で検出信号Ｃと同期を取りタイミング信号Ｄに
変換し、ラッチ部２と論理ゲート３でラッチしてデュー
ティ比２：２のパルス信号Ｆとして出力される。
パルス生成回路のタイムチャートである。図５におい
て、デューティ比の設定を２：２に設定したときのタイ
ムチャートである。エッジ検出部１により入力パルス信
号Ｂの立ち上がりを検出した検出信号Ｃは、カウンタ41
のクロック信号になる。カウンタ41は４進カウントアッ
プを行い、デコーダ42でデコードし、入力されたデュー
ティ比の設定値２：２とコンパレータ44で比較し、設定
パルス信号Ｈが出力される。設定パルス信号Ｈはエッジ
検出部１で検出信号Ｃと同期を取りタイミング信号Ｄに
変換し、ラッチ部２と論理ゲート３でラッチしてデュー
ティ比２：２のパルス信号Ｆとして出力される。
【００２０】
【発明の効果】本発明によれば、クロック信号に同期し
たジッタを持つ入力パルス信号を用いてデューティ比
１：Ｎのパルスを生成する回路をエッジ検出部とラッチ
部で構成できので回路を小型化し、さらに設定部を付加
することで任意のデューティ比が設定できるので回路の
柔軟性が向上する。
たジッタを持つ入力パルス信号を用いてデューティ比
１：Ｎのパルスを生成する回路をエッジ検出部とラッチ
部で構成できので回路を小型化し、さらに設定部を付加
することで任意のデューティ比が設定できるので回路の
柔軟性が向上する。
【図１】本発明の基本回路構成を示すブロック図であ
る。
る。
【図２】本発明をデューティ比１：３パルス生成回路に
適用した一実施例を示すブロック図である。
適用した一実施例を示すブロック図である。
【図３】本発明をデューティ比１：３パルス生成回路に
適用した際のタイムチャートである。
適用した際のタイムチャートである。
【図４】本発明のデューティ比設定機能付きパルス生成
回路の一実施例を示すブロック図である。
回路の一実施例を示すブロック図である。
【図５】本発明のデューティ比設定機能付きパルス生成
回路のタイムチャートである
回路のタイムチャートである
【図６】従来のデューティ比１：Ｎパルス生成回路を一
例を示すブロック図である。
例を示すブロック図である。
【図７】従来のデューティ比１：Ｎパルス生成回路のタ
イムチャートである。
イムチャートである。
１ エッジ検出部 ２ ラッチ部 ３ 論理ゲート ４ 設定部 11 シフトレジスタ 12 分周回路 Ａ クロック信号 Ｂ 入力パルス信号 Ｃ 検出信号 Ｄ タイミング信号 Ｅ ゲート信号 Ｆ デューティ比１：Ｎパルス信号 Ｇ カウント信号 Ｈ 設定パルス信号
Claims (3)
- 【請求項１】 クロック信号（Ａ）に同期しそのクロッ
ク信号（Ａ）を固定分周した変化点にジッタを持つ入力
パルス信号（Ｂ）に対してデューティ比１：Ｎのパルス
信号を生成する回路において、 クロック信号（Ａ）を用いてジッタを持つ入力パルス信
号（Ｂ）の立ち上がりを検出するとともにその検出信号
（Ｃ）でデューティ比１：Ｎの間隔を決定するためのタ
イミング信号（Ｄ）を生成するエッジ検出部（１）と、
エッジ検出部（１）から出力されるタイミング信号
（Ｄ）をラッチするラッチ部（２）と、ラッチ部（２）
でラッチした信号とタイミング信号（Ｄ）の論理積を取
りそのゲート信号（Ｅ）をラッチ部（２）に入力する論
理ゲート（３）を備え、クロック信号（Ａ）を用いてジ
ッタを持つ入力パルス信号（Ｂ）からデューティ比１：
Ｎのパルス信号（Ｆ）をラッチ部（２）より得ることを
特徴とするデューティ比１：Ｎパルス生成回路。 - 【請求項２】 前記エッジ検出部（１）はシフトレジス
タ（11）と分周回路（12）を内蔵し、シフトレジスタ
（11）でクロック信号Ａを用いてジッタを持つ入力パル
ス信号（Ｂ）の立ち上がりの検出を行い、その検出信号
（Ｃ）を分周回路（12）で１＋Ｎに分周し、デューティ
比１：Ｎの間隔を決定するためのタイミング信号（Ｄ）
を生成することを特徴とする請求項１記載のデューティ
比１：Ｎパルス生成回路。 - 【請求項３】 前記エッジ検出部（１）に接続して外部
からデューティ比の設定値を入力することが可能な設定
部（４）をさらに備え、設定部（４）はエッジ検出部
（１）で検出された検出信号（Ｃ）からその設定値に基
づいたデューティ比の設定パルス信号（Ｈ）を生成し、
その設定パルス信号（Ｈ）をエッジ検出部（１）に帰還
することにより、エッジ検出部（１）は設定部（４）で
設定されたデューティ比のタイミング信号（Ｄ）を出力
することを特徴とする請求項１記載のデューティ比１：
Ｎパルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227510A JPH0786879A (ja) | 1993-09-13 | 1993-09-13 | デューティ比１：ｎパルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227510A JPH0786879A (ja) | 1993-09-13 | 1993-09-13 | デューティ比１：ｎパルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786879A true JPH0786879A (ja) | 1995-03-31 |
Family
ID=16862036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5227510A Withdrawn JPH0786879A (ja) | 1993-09-13 | 1993-09-13 | デューティ比１：ｎパルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109818613A (zh) * | 2019-01-28 | 2019-05-28 | 浙江大学 | 基于数控延时占空比校准的参考时钟倍频器电路及算法 |
-
1993
- 1993-09-13 JP JP5227510A patent/JPH0786879A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109818613A (zh) * | 2019-01-28 | 2019-05-28 | 浙江大学 | 基于数控延时占空比校准的参考时钟倍频器电路及算法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |