JPH06216761A - 奇数分周回路およびこれを用いたフェーズロックループ回路 - Google Patents
奇数分周回路およびこれを用いたフェーズロックループ回路Info
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- JPH06216761A JPH06216761A JP5004624A JP462493A JPH06216761A JP H06216761 A JPH06216761 A JP H06216761A JP 5004624 A JP5004624 A JP 5004624A JP 462493 A JP462493 A JP 462493A JP H06216761 A JPH06216761 A JP H06216761A
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Abstract
(57)【要約】
【目的】デューティ１／２の分周出力を得る奇数分周回
路を提供する。 【構成】ＭＳＤ−ＦＦを用いた奇数分周回路において、
第１のクロックである例えば正相クロックＣに同期する
分周出力を有する任意の段のＭＳＤ−ＦＦの出力端子ま
たは入力端子に、第１のクロックとは逆位相の第２のク
ロックすなわち例えば逆相クロックＣＢに同期する分周
出力を出力するＤラッチを付加し、該Ｄラッチを付加す
る上記端子における該Ｄラッチへの入力データと該Ｄラ
ッチからの出力データとの論理和出力を最終分周出力と
する構成を備えることとする。
路を提供する。 【構成】ＭＳＤ−ＦＦを用いた奇数分周回路において、
第１のクロックである例えば正相クロックＣに同期する
分周出力を有する任意の段のＭＳＤ−ＦＦの出力端子ま
たは入力端子に、第１のクロックとは逆位相の第２のク
ロックすなわち例えば逆相クロックＣＢに同期する分周
出力を出力するＤラッチを付加し、該Ｄラッチを付加す
る上記端子における該Ｄラッチへの入力データと該Ｄラ
ッチからの出力データとの論理和出力を最終分周出力と
する構成を備えることとする。
Description
【０００１】
【産業上の利用分野】本発明は、デューティ１／２の分
周出力を得るのに好適な奇数分周回路と、奇数分周回路
のフェーズロックループ回路への適用技術に関する。
周出力を得るのに好適な奇数分周回路と、奇数分周回路
のフェーズロックループ回路への適用技術に関する。
【０００２】
【従来の技術】従来回路の構成を述べる前に、基本要素
回路であるＤフリップフロップ（以下単にＤラッチとい
う）およびマスタースレーブ型Ｄフリップフロップ（以
下単にＭＳＤ−ＦＦという）についてその動作を簡単に
説明する。図５はＤラッチのシンボルとその動作タイミ
ングダイヤグラムであり、Ｄはデータ入力端子、Ｃは正
相クロック入力端子、ＣＢは逆相クロック入力端子、Ｑ
は正転出力端子、ＱＢは反転出力端子である。この動作
としては、逆相クロックＣＢが“１”（論理Ｈｉ）の時
に入力データＤを取り込むと同時にそのデータは正転出
力Ｑに出力され（反転データは、反転出力ＱＢに出
力）、ＣＢが“０”（論理Ｌｏ）の時は入力を禁止する
と共に出力を保持する。すなわち正転出力Ｑは、逆相ク
ロックＣＢの立上り時の入力データＤに応じて変化し、
次の逆相クロックＣＢの立上り時までデータを保持する
ことになる。なお実際のＤラッチでは正相クロックＣの
立上り時の入力データに応じて変化するものもあるが、
ここでは上記のようにＣＢの立上りに同期して出力が変
化するものと定義し、以降の説明におけるＤラッチも同
様とする。
回路であるＤフリップフロップ（以下単にＤラッチとい
う）およびマスタースレーブ型Ｄフリップフロップ（以
下単にＭＳＤ−ＦＦという）についてその動作を簡単に
説明する。図５はＤラッチのシンボルとその動作タイミ
ングダイヤグラムであり、Ｄはデータ入力端子、Ｃは正
相クロック入力端子、ＣＢは逆相クロック入力端子、Ｑ
は正転出力端子、ＱＢは反転出力端子である。この動作
としては、逆相クロックＣＢが“１”（論理Ｈｉ）の時
に入力データＤを取り込むと同時にそのデータは正転出
力Ｑに出力され（反転データは、反転出力ＱＢに出
力）、ＣＢが“０”（論理Ｌｏ）の時は入力を禁止する
と共に出力を保持する。すなわち正転出力Ｑは、逆相ク
ロックＣＢの立上り時の入力データＤに応じて変化し、
次の逆相クロックＣＢの立上り時までデータを保持する
ことになる。なお実際のＤラッチでは正相クロックＣの
立上り時の入力データに応じて変化するものもあるが、
ここでは上記のようにＣＢの立上りに同期して出力が変
化するものと定義し、以降の説明におけるＤラッチも同
様とする。
【０００３】図６はＭＳＤ−ＦＦのシンボルとその動作
タイミングダイヤグラムである。構成としては二つのＤ
ラッチ（Ｄ−ＦＦ）を縦続接続し前段をマスターＤ−Ｆ
Ｆ（ＭＤ−ＦＦ）、後段をスレーブＤ−ＦＦ（ＳＤ−Ｆ
Ｆ）と呼び、Ｄはデータ入力端子、Ｃは正相クロック入
力端子、ＣＢは逆相クロック入力端子、ＭＱはマスター
Ｄ−ＦＦの正転出力端子、ＳＱはスレーブＤ−ＦＦの正
転出力端子、ＱはＭＳＤ−ＦＦの正転出力端子（ＳＱと
同じ）、ＱＢは反転出力端子である。この動作として
は、逆相クロックＣＢが“１”の時に入力データＤをマ
スターＤ−ＦＦに取り込むと同時にそのデータはマスタ
ーＤ−ＦＦの正転出力ＭＱに出力されるが、この時スレ
ーブＤ−ＦＦへの入力は禁止されており、スレーブＤ−
ＦＦのデータＳＱは保持されている。次に正相クロック
Ｃが“１”になった時、マスターＤ−ＦＦへの入力を禁
止すると共にＭＱを保持し、スレーブＤ−ＦＦに取り込
むと同時にそのデータはスレーブＤ−ＦＦの正転出力Ｓ
Ｑに出力される。すなわちマスターＤ−ＦＦの正転出力
ＭＱは、逆相クロックＣＢの立上り時に入力データＤに
応じて変化し、またスレーブＤ−ＦＦの正転出力ＳＱ
は、正相クロックＣの立上り時にマスターＤ−ＦＦの正
転出力ＭＱに応じて変化する。従って、ＭＳＤ−ＦＦの
正転出力Ｑは、正相クロックＣの立上り時の入力データ
Ｄに応じて変化し、次の正相クロックＣの立上り時まで
そのデータを保持することになる。またＣおよびＣＢの
デューティ、すなわち繰り返し周期に対する“１”の期
間の割合は、１／２を前提にしているが、これはマスタ
ーＤ−ＦＦへのデータの取り込みとスレーブＤ−ＦＦへ
のデータの取り込みに対する動作余裕を均等にするため
であり、動作速度が高くなればなるほどデューティは１
／２に近いことが要求される。なお実際のＭＳＤ−ＦＦ
では逆相クロックＣＢの立上り時の入力データＤに応じ
て変化するものもあるが、ここでは上記のようにＣの立
上りに同期して出力が変化するものと定義し、以降の説
明におけるＭＳＤ−ＦＦも同様とする。
タイミングダイヤグラムである。構成としては二つのＤ
ラッチ（Ｄ−ＦＦ）を縦続接続し前段をマスターＤ−Ｆ
Ｆ（ＭＤ−ＦＦ）、後段をスレーブＤ−ＦＦ（ＳＤ−Ｆ
Ｆ）と呼び、Ｄはデータ入力端子、Ｃは正相クロック入
力端子、ＣＢは逆相クロック入力端子、ＭＱはマスター
Ｄ−ＦＦの正転出力端子、ＳＱはスレーブＤ−ＦＦの正
転出力端子、ＱはＭＳＤ−ＦＦの正転出力端子（ＳＱと
同じ）、ＱＢは反転出力端子である。この動作として
は、逆相クロックＣＢが“１”の時に入力データＤをマ
スターＤ−ＦＦに取り込むと同時にそのデータはマスタ
ーＤ−ＦＦの正転出力ＭＱに出力されるが、この時スレ
ーブＤ−ＦＦへの入力は禁止されており、スレーブＤ−
ＦＦのデータＳＱは保持されている。次に正相クロック
Ｃが“１”になった時、マスターＤ−ＦＦへの入力を禁
止すると共にＭＱを保持し、スレーブＤ−ＦＦに取り込
むと同時にそのデータはスレーブＤ−ＦＦの正転出力Ｓ
Ｑに出力される。すなわちマスターＤ−ＦＦの正転出力
ＭＱは、逆相クロックＣＢの立上り時に入力データＤに
応じて変化し、またスレーブＤ−ＦＦの正転出力ＳＱ
は、正相クロックＣの立上り時にマスターＤ−ＦＦの正
転出力ＭＱに応じて変化する。従って、ＭＳＤ−ＦＦの
正転出力Ｑは、正相クロックＣの立上り時の入力データ
Ｄに応じて変化し、次の正相クロックＣの立上り時まで
そのデータを保持することになる。またＣおよびＣＢの
デューティ、すなわち繰り返し周期に対する“１”の期
間の割合は、１／２を前提にしているが、これはマスタ
ーＤ−ＦＦへのデータの取り込みとスレーブＤ−ＦＦへ
のデータの取り込みに対する動作余裕を均等にするため
であり、動作速度が高くなればなるほどデューティは１
／２に近いことが要求される。なお実際のＭＳＤ−ＦＦ
では逆相クロックＣＢの立上り時の入力データＤに応じ
て変化するものもあるが、ここでは上記のようにＣの立
上りに同期して出力が変化するものと定義し、以降の説
明におけるＭＳＤ−ＦＦも同様とする。
【０００４】以上説明したようなＤラッチおよびＭＳＤ
−ＦＦの動作タイミングの定義に基づき、従来型奇数分
周回路の説明に移る。分周回路、特に２分周回路は多段
に接続することにより、２、４、８、１６、３２、６
４、１２８、…と２のＮ乗カウンタとしてよく用いられ
るが、一番用途の多いカウンタは１０進カウンタであ
り、これを実現するには２のＮ乗カウンタだけでは実現
不可能であり、２進カウンタと５進カウンタが必要とな
る（「解析ディジタル回路」岡村 夫、ＣＱ出版社、昭
和５９年、１５３頁）。また自動車電話やテレビ受像機
などに用いるディジタル選局用の可変分周器では、例え
ば６４分周と６５分周を、あるいは１２８分周と１２９
分周を切り替えて使う必要がある（「日経エレクトロニ
クス」、１９８１．６．８．、１９９頁）。このような
用途においては、偶数分周だけでなく奇数分周機能が必
須である。従来の奇数分周回路の一般例としては図７に
示されるような、複数のＭＳＤ−ＦＦからなるシフトレ
ジスタと一つのＮＯＲゲートから構成されていた（参考
文献としては例えば「ディジタルＩＣ回路の設計」、湯
山俊夫著、ＣＱ出版、１９８６、ｐ．１６３）。すなわ
ちｎ分周回路（ｎは奇数）の場合、前記定義に基づいて
動作するＭＳＤ−ＦＦが（ｎ＋１）／２個縦続接続され
ており、最終段すなわち（ｎ＋１）／２番目のＭＳＤ−
ＦＦ（Ｄ（ｎ＋１）／２）の正転出力Ｑ（ｎ＋１）／２
と、その一段手前である（ｎ−１）／２番目のＭＳＤ−
ＦＦ（Ｄ（ｎ−１）／２）の正転出力Ｑ（ｎ−１）／２
とが否定論理和ゲートＮＯＲに入力され、当該ゲートの
出力Ａが１番目のＭＳＤ−ＦＦ（Ｄ１）のデータ入力端
子に接続されるように構成されていた。またこれらのＭ
ＳＤ−ＦＦを動作させるための正相クロックＣおよび逆
相クロックＣＢは、各ＭＳＤ−ＦＦが前記定義に基づい
て動作するように接続されている。なお正転出力同士の
否定論理和をとる替りに、ド・モルガンの定理（参考文
献としては例えば「シリング／ビラブ トランジスタと
ＩＣのための電子回路III ディジタル編 改定第２
版」、山中惣之助訳、マグロウヒルブック発行、昭和６
３年、ｐ．５００）によって、Ｄ（ｎ＋１）／２の反転
出力ＱＢ（ｎ＋１）／２とＤ（ｎ−１）／２の反転出力
ＱＢ（ｎ−１）／２との論理積をとり、その出力ＡをＤ
１の入力データとなるように構成しても同様の効果を得
ることは明らかであり、このように構成された従来例も
ある。この動作を図７のタイミングダイヤグラムを用い
て説明する。なお正相クロックＣの上に示した１から
（ｎ＋１）までの数字は、動作を説明するために便宜的
につけたクロックの番号である。初めに全てのＭＳＤ−
ＦＦの正転出力が“０”の状態を考えると、Ｑ（ｎ−
１）／２とＱ（ｎ＋１）／２は共に“０”なのでＮＯＲ
の出力Ａは“１”となっており、１番目の正相クロック
Ｃの立上りにおいて１番目のＭＳＤ−ＦＦ（Ｄ１）の正
転出力Ｑ１は“１”となる。Ｄ１からＤ（ｎ＋１）／２
までのＭＳＤ−ＦＦはシフトレジスタを構成しているの
で、以降正相クロックＣの立上り毎にＱ１出力のデータ
“１”がＤ２、Ｄ３、……、Ｄ（ｎ−３）／２、Ｄ（ｎ
−１）／２、Ｄ（ｎ＋１）／２へと伝搬して行く。（ｎ
−１）／２番目のクロックの立上りで（ｎ−１）／２番
目のＭＳＤ−ＦＦ（Ｄ（ｎ−１）／２）の正転出力Ｑ
（ｎ−１）／２が“１”になると、ゲートＮＯＲの出力
Ａは“０”となり、次の（ｎ＋１）／２番目のクロック
の立上りでＤ１の出力Ｑ１が“０”となる。従ってＱ１
が“１”を保持していたクロック期間としては（ｎ−
１）／２となる。このＱ１の（ｎ−１）／２期間の
“１”状態が後段に伝搬し、（ｎ−１）／２段目の出力
Ｑ（ｎ−１）／２は（ｎ−１）／２番目のクロックの立
上りから（ｎ−１）番目のクロックの立上りまで、また
最終段の出力Ｑ（ｎ＋１）／２は（ｎ＋１）／２番目の
クロックの立上りからｎ番目のクロックの立上りまで、
すなわち（ｎ−１）／２個のクロック期間“１”状態を
保持することになる。従ってＱ（ｎ−１）／２およびＱ
（ｎ＋１）／２が共に“０”となるｎ番目のクロックの
立上りでＡは“１”となり、次の（ｎ＋１）番目のクロ
ックの立上りでＱ１は“１”となる。つまり各段のＭＳ
Ｄ−ＦＦはｎ期間のクロック入力に対して（ｎ−１）／
２期間の“１”状態と（ｎ＋１）／２期間の“０”状態
を繰り返しながらｎ分周出力を得ることになる。
−ＦＦの動作タイミングの定義に基づき、従来型奇数分
周回路の説明に移る。分周回路、特に２分周回路は多段
に接続することにより、２、４、８、１６、３２、６
４、１２８、…と２のＮ乗カウンタとしてよく用いられ
るが、一番用途の多いカウンタは１０進カウンタであ
り、これを実現するには２のＮ乗カウンタだけでは実現
不可能であり、２進カウンタと５進カウンタが必要とな
る（「解析ディジタル回路」岡村 夫、ＣＱ出版社、昭
和５９年、１５３頁）。また自動車電話やテレビ受像機
などに用いるディジタル選局用の可変分周器では、例え
ば６４分周と６５分周を、あるいは１２８分周と１２９
分周を切り替えて使う必要がある（「日経エレクトロニ
クス」、１９８１．６．８．、１９９頁）。このような
用途においては、偶数分周だけでなく奇数分周機能が必
須である。従来の奇数分周回路の一般例としては図７に
示されるような、複数のＭＳＤ−ＦＦからなるシフトレ
ジスタと一つのＮＯＲゲートから構成されていた（参考
文献としては例えば「ディジタルＩＣ回路の設計」、湯
山俊夫著、ＣＱ出版、１９８６、ｐ．１６３）。すなわ
ちｎ分周回路（ｎは奇数）の場合、前記定義に基づいて
動作するＭＳＤ−ＦＦが（ｎ＋１）／２個縦続接続され
ており、最終段すなわち（ｎ＋１）／２番目のＭＳＤ−
ＦＦ（Ｄ（ｎ＋１）／２）の正転出力Ｑ（ｎ＋１）／２
と、その一段手前である（ｎ−１）／２番目のＭＳＤ−
ＦＦ（Ｄ（ｎ−１）／２）の正転出力Ｑ（ｎ−１）／２
とが否定論理和ゲートＮＯＲに入力され、当該ゲートの
出力Ａが１番目のＭＳＤ−ＦＦ（Ｄ１）のデータ入力端
子に接続されるように構成されていた。またこれらのＭ
ＳＤ−ＦＦを動作させるための正相クロックＣおよび逆
相クロックＣＢは、各ＭＳＤ−ＦＦが前記定義に基づい
て動作するように接続されている。なお正転出力同士の
否定論理和をとる替りに、ド・モルガンの定理（参考文
献としては例えば「シリング／ビラブ トランジスタと
ＩＣのための電子回路III ディジタル編 改定第２
版」、山中惣之助訳、マグロウヒルブック発行、昭和６
３年、ｐ．５００）によって、Ｄ（ｎ＋１）／２の反転
出力ＱＢ（ｎ＋１）／２とＤ（ｎ−１）／２の反転出力
ＱＢ（ｎ−１）／２との論理積をとり、その出力ＡをＤ
１の入力データとなるように構成しても同様の効果を得
ることは明らかであり、このように構成された従来例も
ある。この動作を図７のタイミングダイヤグラムを用い
て説明する。なお正相クロックＣの上に示した１から
（ｎ＋１）までの数字は、動作を説明するために便宜的
につけたクロックの番号である。初めに全てのＭＳＤ−
ＦＦの正転出力が“０”の状態を考えると、Ｑ（ｎ−
１）／２とＱ（ｎ＋１）／２は共に“０”なのでＮＯＲ
の出力Ａは“１”となっており、１番目の正相クロック
Ｃの立上りにおいて１番目のＭＳＤ−ＦＦ（Ｄ１）の正
転出力Ｑ１は“１”となる。Ｄ１からＤ（ｎ＋１）／２
までのＭＳＤ−ＦＦはシフトレジスタを構成しているの
で、以降正相クロックＣの立上り毎にＱ１出力のデータ
“１”がＤ２、Ｄ３、……、Ｄ（ｎ−３）／２、Ｄ（ｎ
−１）／２、Ｄ（ｎ＋１）／２へと伝搬して行く。（ｎ
−１）／２番目のクロックの立上りで（ｎ−１）／２番
目のＭＳＤ−ＦＦ（Ｄ（ｎ−１）／２）の正転出力Ｑ
（ｎ−１）／２が“１”になると、ゲートＮＯＲの出力
Ａは“０”となり、次の（ｎ＋１）／２番目のクロック
の立上りでＤ１の出力Ｑ１が“０”となる。従ってＱ１
が“１”を保持していたクロック期間としては（ｎ−
１）／２となる。このＱ１の（ｎ−１）／２期間の
“１”状態が後段に伝搬し、（ｎ−１）／２段目の出力
Ｑ（ｎ−１）／２は（ｎ−１）／２番目のクロックの立
上りから（ｎ−１）番目のクロックの立上りまで、また
最終段の出力Ｑ（ｎ＋１）／２は（ｎ＋１）／２番目の
クロックの立上りからｎ番目のクロックの立上りまで、
すなわち（ｎ−１）／２個のクロック期間“１”状態を
保持することになる。従ってＱ（ｎ−１）／２およびＱ
（ｎ＋１）／２が共に“０”となるｎ番目のクロックの
立上りでＡは“１”となり、次の（ｎ＋１）番目のクロ
ックの立上りでＱ１は“１”となる。つまり各段のＭＳ
Ｄ−ＦＦはｎ期間のクロック入力に対して（ｎ−１）／
２期間の“１”状態と（ｎ＋１）／２期間の“０”状態
を繰り返しながらｎ分周出力を得ることになる。
【０００５】このように従来構成の奇数（ｎ）分周回路
では、デューティが（ｎ−１）／２ｎとなってしまい、
ＭＳＤ−ＦＦの説明でも述べたように理想的なデューテ
ィである１／２が得られないという欠点を有していた。
これは、例えばこのｎ分周された信号を他の論理回路に
使われているＭＳＤ−ＦＦなどのクロックとして利用し
ようとした場合、マスターおよびスレーブへのデータ取
り込みの動作余裕が均等にならず、余裕の狭い方で最高
動作速度が律速されてしまうという重大な欠点となるか
らである。またＭＳＤ−ＦＦのみならず他の論理ゲート
でも制御信号としてこの分周クロックを利用する場合、
正相クロックと逆相クロックのどちらを用いるかでそれ
ぞれの動作余裕に差が生じ、タイミング設計の自由度が
減少するという欠点を有していた。
では、デューティが（ｎ−１）／２ｎとなってしまい、
ＭＳＤ−ＦＦの説明でも述べたように理想的なデューテ
ィである１／２が得られないという欠点を有していた。
これは、例えばこのｎ分周された信号を他の論理回路に
使われているＭＳＤ−ＦＦなどのクロックとして利用し
ようとした場合、マスターおよびスレーブへのデータ取
り込みの動作余裕が均等にならず、余裕の狭い方で最高
動作速度が律速されてしまうという重大な欠点となるか
らである。またＭＳＤ−ＦＦのみならず他の論理ゲート
でも制御信号としてこの分周クロックを利用する場合、
正相クロックと逆相クロックのどちらを用いるかでそれ
ぞれの動作余裕に差が生じ、タイミング設計の自由度が
減少するという欠点を有していた。
【０００６】さらに、後述の特に図４を用いた本発明の
説明に関連して詳述するように、奇数分周回路をフェー
ズロックループ（ＰＬＬ）回路の分周に用いてその分周
出力とＰＬＬ回路への入力信号との位相比較をする場合
には、デューティの異なる信号間の位相比較をすること
になり、簡単かつ安定な回路構成をすることは難しい問
題であった。
説明に関連して詳述するように、奇数分周回路をフェー
ズロックループ（ＰＬＬ）回路の分周に用いてその分周
出力とＰＬＬ回路への入力信号との位相比較をする場合
には、デューティの異なる信号間の位相比較をすること
になり、簡単かつ安定な回路構成をすることは難しい問
題であった。
【０００７】
【発明が解決しようとする課題】上記のように、従来の
奇数分周回路ではデューティ１／２の分周出力が得られ
ず、この分周出力を利用する論理ゲートの動作余裕度を
低下させてしまうという問題があった。またさらに、奇
数分周回路のＰＬＬ回路への適用については上記のよう
な回路構成上容易ではない問題があった。本発明は、こ
のような問題を解決し、デューティ１／２の分周出力を
得る奇数分周回路を提供することを目的とし、併せて、
奇数分周回路のＰＬＬ回路への適用手段を提供すること
をもう１つの目的とする。
奇数分周回路ではデューティ１／２の分周出力が得られ
ず、この分周出力を利用する論理ゲートの動作余裕度を
低下させてしまうという問題があった。またさらに、奇
数分周回路のＰＬＬ回路への適用については上記のよう
な回路構成上容易ではない問題があった。本発明は、こ
のような問題を解決し、デューティ１／２の分周出力を
得る奇数分周回路を提供することを目的とし、併せて、
奇数分周回路のＰＬＬ回路への適用手段を提供すること
をもう１つの目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の奇数分周回路では、例えば図１（ａ）に示
すように、ＭＳＤ−ＦＦを用いた奇数分周回路におい
て、第１のクロックである例えば正相クロックＣに同期
する分周出力を有する任意の段のＭＳＤ−ＦＦの出力端
子または入力端子に、第１のクロックとは逆位相の第２
のクロックすなわち例えば逆相クロックＣＢに同期する
分周出力を出力するＤラッチを付加し（図１（ａ）では
最終段のＭＳＤ−ＦＦにＤラッチを付加した例を示
す）、該Ｄラッチを付加する上記端子（例えば図中のＱ
（ｎ＋１）／２の出力の端子）における該Ｄラッチへの
入力データと該Ｄラッチからの出力（例えばＱＬ出力）
データとの論理和出力を最終分周出力（例えばＢ端子出
力）とする構成を備えることとする。
めの本発明の奇数分周回路では、例えば図１（ａ）に示
すように、ＭＳＤ−ＦＦを用いた奇数分周回路におい
て、第１のクロックである例えば正相クロックＣに同期
する分周出力を有する任意の段のＭＳＤ−ＦＦの出力端
子または入力端子に、第１のクロックとは逆位相の第２
のクロックすなわち例えば逆相クロックＣＢに同期する
分周出力を出力するＤラッチを付加し（図１（ａ）では
最終段のＭＳＤ−ＦＦにＤラッチを付加した例を示
す）、該Ｄラッチを付加する上記端子（例えば図中のＱ
（ｎ＋１）／２の出力の端子）における該Ｄラッチへの
入力データと該Ｄラッチからの出力（例えばＱＬ出力）
データとの論理和出力を最終分周出力（例えばＢ端子出
力）とする構成を備えることとする。
【０００９】あるいは同じ目的を達成するため、例えば
図２（ａ）に示すように、ＭＳＤ−ＦＦを用いた奇数分
周回路において、第１クロックの正相クロックＣに同期
する分周出力を有する任意の段（同図では最終段の例を
示す）のＭＳＤ−ＦＦの構成要素であるマスターＤ−Ｆ
ＦとスレーブＤ−ＦＦとのそれぞれの出力（例えばＭＱ
（ｎ＋１）／２とＱ（ｎ＋１）／２の出力）の論理和出
力を最終分周出力とする構成を備えるようにしてもよ
い。
図２（ａ）に示すように、ＭＳＤ−ＦＦを用いた奇数分
周回路において、第１クロックの正相クロックＣに同期
する分周出力を有する任意の段（同図では最終段の例を
示す）のＭＳＤ−ＦＦの構成要素であるマスターＤ−Ｆ
ＦとスレーブＤ−ＦＦとのそれぞれの出力（例えばＭＱ
（ｎ＋１）／２とＱ（ｎ＋１）／２の出力）の論理和出
力を最終分周出力とする構成を備えるようにしてもよ
い。
【００１０】またあるいは同じ目的を達成するため、例
えば図３（ａ）に示すように、ＭＳＤ−ＦＦを用いた奇
数分周回路において、第１クロックの正相クロックＣに
同期する分周出力を有する任意の段（同図では最終段の
例を示す）のＭＳＤ−ＦＦの入力（例えばＱ（ｎ−１）
／２の出力）と該ＭＳＤ−ＦＦの構成要素のマスターＤ
−ＦＦの出力（例えばＭＱ（ｎ＋１）／２の出力）との
論理和出力を最終分周出力とする構成を備えるようにす
ることもできる。
えば図３（ａ）に示すように、ＭＳＤ−ＦＦを用いた奇
数分周回路において、第１クロックの正相クロックＣに
同期する分周出力を有する任意の段（同図では最終段の
例を示す）のＭＳＤ−ＦＦの入力（例えばＱ（ｎ−１）
／２の出力）と該ＭＳＤ−ＦＦの構成要素のマスターＤ
−ＦＦの出力（例えばＭＱ（ｎ＋１）／２の出力）との
論理和出力を最終分周出力とする構成を備えるようにす
ることもできる。
【００１１】また上記のもう１つの目的を達成するた
め、例えば図４（ａ）に示すようなＰＬＬ回路におい
て、入力信号の周波数ｆｉのｎ（ｎは奇数）倍の周波数
を発振する電圧制御発振器ＶＣＯとその出力周波数を１
／ｎに分周して入力信号と位相を比較する位相比較器Ｐ
Ｃとの間に挿入する奇数分周回路として本発明の奇数分
周回路を用いればよい。この場合に本発明の奇数分周回
路とともに特に位相比較器として排他的論理和構成の位
相比較器を用いれば、簡単かつ安定なＰＬＬ回路の構成
ができる利点がある。
め、例えば図４（ａ）に示すようなＰＬＬ回路におい
て、入力信号の周波数ｆｉのｎ（ｎは奇数）倍の周波数
を発振する電圧制御発振器ＶＣＯとその出力周波数を１
／ｎに分周して入力信号と位相を比較する位相比較器Ｐ
Ｃとの間に挿入する奇数分周回路として本発明の奇数分
周回路を用いればよい。この場合に本発明の奇数分周回
路とともに特に位相比較器として排他的論理和構成の位
相比較器を用いれば、簡単かつ安定なＰＬＬ回路の構成
ができる利点がある。
【００１２】
【作用】前記したように、従来は正相クロックに同期す
るＭＳＤ−ＦＦの出力により最終奇数分周回路出力を得
ていたから、その出力は１／２デューティの出力波形に
ならず、これより例えば出力期間（出力“１”の期間）
がクロックの１周期分短くならざるを得なかった。しか
し、本発明では、後述の各実施例の中で詳述するよう
に、正相クロックに同期する上記のＭＳＤ−ＦＦの出力
波形と、例えばこのＭＳＤ−ＦＦ出力に付加したＤラッ
チ出力のように、逆相クロックに同期するＤラッチ出
力、すなわち上記の出力波形とクロックの半周期分の位
相差を有する同一波形のＤラッチ出力波形とを論理和ゲ
ートに入力してその出力を最終分周出力とする。したが
って、最終分周出力としては論理和ゲートの各入力より
クロックの半周期分出力期間が長くなり、奇数分周回路
でありながらその分周出力としてはデューティ１／２の
最終分周出力を得ることが可能になる。本発明でＤラッ
チを付加せず、正相クロックに同期する出力を与えるＭ
ＳＤ−ＦＦの構成要素のマスターＤ−ＦＦの出力を利用
する場合も、マスターＤ−ＦＦの出力は逆相クロックに
同期する出力を与えるからこの場合も上記と同様の理由
によりデユーティ１／２の出力が得られるようになる。
したがって、ＰＬＬ回路に奇数分周回路を用いる場合に
は、本発明の回路を用いることにより、従来の奇数分周
回路に僅かの変更を加えるのみで、ＰＬＬ回路への入力
信号とＰＬＬ回路内の分周信号とが共に１／２デューテ
ィ信号としてその位相比較をすることになるので、位相
比較が従来より著しく容易になる。さらに、上記のよう
に１／２デューティ信号としてその位相比較ができるよ
うになったことにより、位相比較器として簡単な構成の
排他的論理和型の位相比較器を容易に利用することがで
きるようになり、これにより、構成が簡単でしかも比較
位相差に応じて感度の高い位相検出が可能となり、簡単
かつ安定なＰＬＬ回路としての効果的な回路構成が可能
になる。
るＭＳＤ−ＦＦの出力により最終奇数分周回路出力を得
ていたから、その出力は１／２デューティの出力波形に
ならず、これより例えば出力期間（出力“１”の期間）
がクロックの１周期分短くならざるを得なかった。しか
し、本発明では、後述の各実施例の中で詳述するよう
に、正相クロックに同期する上記のＭＳＤ−ＦＦの出力
波形と、例えばこのＭＳＤ−ＦＦ出力に付加したＤラッ
チ出力のように、逆相クロックに同期するＤラッチ出
力、すなわち上記の出力波形とクロックの半周期分の位
相差を有する同一波形のＤラッチ出力波形とを論理和ゲ
ートに入力してその出力を最終分周出力とする。したが
って、最終分周出力としては論理和ゲートの各入力より
クロックの半周期分出力期間が長くなり、奇数分周回路
でありながらその分周出力としてはデューティ１／２の
最終分周出力を得ることが可能になる。本発明でＤラッ
チを付加せず、正相クロックに同期する出力を与えるＭ
ＳＤ−ＦＦの構成要素のマスターＤ−ＦＦの出力を利用
する場合も、マスターＤ−ＦＦの出力は逆相クロックに
同期する出力を与えるからこの場合も上記と同様の理由
によりデユーティ１／２の出力が得られるようになる。
したがって、ＰＬＬ回路に奇数分周回路を用いる場合に
は、本発明の回路を用いることにより、従来の奇数分周
回路に僅かの変更を加えるのみで、ＰＬＬ回路への入力
信号とＰＬＬ回路内の分周信号とが共に１／２デューテ
ィ信号としてその位相比較をすることになるので、位相
比較が従来より著しく容易になる。さらに、上記のよう
に１／２デューティ信号としてその位相比較ができるよ
うになったことにより、位相比較器として簡単な構成の
排他的論理和型の位相比較器を容易に利用することがで
きるようになり、これにより、構成が簡単でしかも比較
位相差に応じて感度の高い位相検出が可能となり、簡単
かつ安定なＰＬＬ回路としての効果的な回路構成が可能
になる。
【００１３】
【実施例】（実施例１）図１は本発明による奇数（ｎ）
分周回路の第１の実施例を説明する図であって、図１
（ａ）は第１の実施例の構成図、図１（ｂ）は第１の実
施例の動作のタイミングダイヤグラムである。初めの例
として任意の段を最終段と考えて示したものである。す
なわちＭＳＤ−ＦＦが（ｎ＋１）／２個縦続接続されて
おり、最終段すなわち（ｎ＋１）／２番目のＭＳＤ−Ｆ
Ｆ（Ｄ（ｎ＋１）／２）の正転出力Ｑ（ｎ＋１）／２
と、その一段手前である（ｎ−１）／２番目のＭＳＤ−
ＦＦ（Ｄ（ｎ−１）／２）の正転出力Ｑ（ｎ−１）／２
とが否定論理和ゲートＮＯＲに入力され、当該ＮＯＲゲ
ートの出力Ａが１番目のＭＳＤ−ＦＦ（Ｄ１）のデータ
入力端子に接続されるとともに、最終段のＭＳＤ−ＦＦ
（Ｄ（ｎ＋１）／２）の正転出力Ｑ（ｎ＋１）／２がＤ
ラッチ（Ｌ）のデータ入力端子に接続され、さらにＤラ
ッチの出力ＱＬと最終段ＭＳＤ−ＦＦの正転出力Ｑ（ｎ
＋１）／２とが論理和ゲートＯＲの二つの入力端子に接
続され、当該ＯＲゲートの出力Ｂを最終的なｎ分周出力
として用いるように構成されている。この動作を図１の
タイミングダイヤグラムを用いて説明する。初段ＭＳＤ
−ＦＦ（Ｄ１）から最終段ＭＳＤ−ＦＦ（Ｄ（ｎ＋１）
／２）を経てＮＯＲに至る経路の動作は従来例の場合と
同様である。（ｎ＋１）／２番目の正相クロックＣの立
上りにおいて、最終段ＭＳＤ−ＦＦ（Ｄ（ｎ＋１）／
２）の正転出力Ｑ（ｎ＋１）／２が“１”になると同時
に論理和ゲートＯＲを経て最終出力Ｂも“１”になる。
一方ＤラッチＬに入力されたＱ（ｎ＋１）／２の情報
は、従来例のＤラッチの説明で述べたように次の逆相ク
ロックＣＢの立上りにおいてＤラッチの出力ＱＬに現れ
る。つまり（ｎ＋１）／２番目のクロック周期の１／２
の時点でＱＬは“１”になる。最終段ＭＳＤ−ＦＦまで
の動作は従来例と同様なので、Ｑ（ｎ＋１）／２はｎ番
目の正相クロックＣの立上りにおいて“０”になり、こ
の情報は１／２周期後ろへシフトしてＱＬはｎ番目の逆
相クロックＣＢの立上りにおいて“０”になる。ＱＬは
論理和ゲートＯＲの一方の入力となるが、この時点で他
方の入力であるＱ（ｎ＋１）／２はすでに“０”になっ
ているので、最終出力Ｂもｎ番目の逆相クロックＣＢの
立上りにおいて“０”となる。従ってＢが“１”状態を
保持している期間は（ｎ＋１）／２番目の正相クロック
Ｃの立上りからｎ番目の逆相クロックＣＢの立上りまで
となりその長さは（ｎ＋１／２）−（ｎ＋１）／２＝ｎ
／２であるから、デューティ１／２のｎ分周信号が得ら
れることになる。以上は最終段のＭＳＤ−ＦＦにＤラッ
チを付加した場合について説明したが、次にこれを拡張
して任意の段の場合について述べる。図１の動作タイミ
ングダイヤグラムからもわかるように、初段のＭＳＤ−
ＦＦから最終段のＭＳＤ−ＦＦを通り否定論理和ゲート
ＮＯＲを介して初段のＭＳＤ−ＦＦへ戻るループにおい
て、どの段のＭＳＤ−ＦＦの正転出力も全て同じデュー
ティ、すなわち（ｎ−１）／（２ｎ）を有しており、Ｄ
ラッチＬおよび論理和ゲートＯＲをどの段に付加しても
前記ループの動作に影響は与えない。従ってＬおよびＯ
Ｒをループ内の任意の段のＭＳＤ−ＦＦに付加しても同
様の動作を行うことになり、最終分周出力Ｂは１／２が
得られることになる。
分周回路の第１の実施例を説明する図であって、図１
（ａ）は第１の実施例の構成図、図１（ｂ）は第１の実
施例の動作のタイミングダイヤグラムである。初めの例
として任意の段を最終段と考えて示したものである。す
なわちＭＳＤ−ＦＦが（ｎ＋１）／２個縦続接続されて
おり、最終段すなわち（ｎ＋１）／２番目のＭＳＤ−Ｆ
Ｆ（Ｄ（ｎ＋１）／２）の正転出力Ｑ（ｎ＋１）／２
と、その一段手前である（ｎ−１）／２番目のＭＳＤ−
ＦＦ（Ｄ（ｎ−１）／２）の正転出力Ｑ（ｎ−１）／２
とが否定論理和ゲートＮＯＲに入力され、当該ＮＯＲゲ
ートの出力Ａが１番目のＭＳＤ−ＦＦ（Ｄ１）のデータ
入力端子に接続されるとともに、最終段のＭＳＤ−ＦＦ
（Ｄ（ｎ＋１）／２）の正転出力Ｑ（ｎ＋１）／２がＤ
ラッチ（Ｌ）のデータ入力端子に接続され、さらにＤラ
ッチの出力ＱＬと最終段ＭＳＤ−ＦＦの正転出力Ｑ（ｎ
＋１）／２とが論理和ゲートＯＲの二つの入力端子に接
続され、当該ＯＲゲートの出力Ｂを最終的なｎ分周出力
として用いるように構成されている。この動作を図１の
タイミングダイヤグラムを用いて説明する。初段ＭＳＤ
−ＦＦ（Ｄ１）から最終段ＭＳＤ−ＦＦ（Ｄ（ｎ＋１）
／２）を経てＮＯＲに至る経路の動作は従来例の場合と
同様である。（ｎ＋１）／２番目の正相クロックＣの立
上りにおいて、最終段ＭＳＤ−ＦＦ（Ｄ（ｎ＋１）／
２）の正転出力Ｑ（ｎ＋１）／２が“１”になると同時
に論理和ゲートＯＲを経て最終出力Ｂも“１”になる。
一方ＤラッチＬに入力されたＱ（ｎ＋１）／２の情報
は、従来例のＤラッチの説明で述べたように次の逆相ク
ロックＣＢの立上りにおいてＤラッチの出力ＱＬに現れ
る。つまり（ｎ＋１）／２番目のクロック周期の１／２
の時点でＱＬは“１”になる。最終段ＭＳＤ−ＦＦまで
の動作は従来例と同様なので、Ｑ（ｎ＋１）／２はｎ番
目の正相クロックＣの立上りにおいて“０”になり、こ
の情報は１／２周期後ろへシフトしてＱＬはｎ番目の逆
相クロックＣＢの立上りにおいて“０”になる。ＱＬは
論理和ゲートＯＲの一方の入力となるが、この時点で他
方の入力であるＱ（ｎ＋１）／２はすでに“０”になっ
ているので、最終出力Ｂもｎ番目の逆相クロックＣＢの
立上りにおいて“０”となる。従ってＢが“１”状態を
保持している期間は（ｎ＋１）／２番目の正相クロック
Ｃの立上りからｎ番目の逆相クロックＣＢの立上りまで
となりその長さは（ｎ＋１／２）−（ｎ＋１）／２＝ｎ
／２であるから、デューティ１／２のｎ分周信号が得ら
れることになる。以上は最終段のＭＳＤ−ＦＦにＤラッ
チを付加した場合について説明したが、次にこれを拡張
して任意の段の場合について述べる。図１の動作タイミ
ングダイヤグラムからもわかるように、初段のＭＳＤ−
ＦＦから最終段のＭＳＤ−ＦＦを通り否定論理和ゲート
ＮＯＲを介して初段のＭＳＤ−ＦＦへ戻るループにおい
て、どの段のＭＳＤ−ＦＦの正転出力も全て同じデュー
ティ、すなわち（ｎ−１）／（２ｎ）を有しており、Ｄ
ラッチＬおよび論理和ゲートＯＲをどの段に付加しても
前記ループの動作に影響は与えない。従ってＬおよびＯ
Ｒをループ内の任意の段のＭＳＤ−ＦＦに付加しても同
様の動作を行うことになり、最終分周出力Ｂは１／２が
得られることになる。
【００１４】（実施例２）図２は本発明による奇数
（ｎ）分周回路の第２の実施例を説明する図であって、
図２（ａ）は第２の実施例の構成図、図２（ｂ）は第２
の実施例の動作タイミングダイヤグラムである。従来構
成の奇数分周回路における任意の段のＭＳＤ−ＦＦのマ
スターＤ−ＦＦ（ＭＤ−ＦＦ）の正転出力ＭＱと同じ段
のスレーブＤ−ＦＦ（ＳＤ−ＦＦ）の正転出力ＳＱとが
論理和ゲートＯＲの２つの入力端子に接続され、当該ゲ
ートＯＲの出力Ｂを最終分周出力として用いるように構
成されている。この動作を図２の動作タイミングダイヤ
グラムを用いて説明する。この場合も第１の実施例と同
様なので、任意の段として最終段の場合についてのみ述
べる。ＭＳＤ−ＦＦは従来回路構成の説明でも述べたよ
うに、２つのＤラッチを縦続接続して前段をマスターＤ
−ＦＦ（ＭＤ−ＦＦ）、後段をスレーブＤ−ＦＦ（ＳＤ
−ＦＦ）として用いており、ＭＤ−ＦＦの正転出力ＭＱ
は逆相クロックＣＢの立上り時に入力データに応じて変
化し、またＳＤ−ＦＦの正転出力ＳＱは正相クロックＣ
の立上り時にＭＤ−ＦＦの正転出力ＭＱに応じて変化す
る。従ってタイミングダイヤグラムからわかるように、
最終段ＭＳＤ−ＦＦのマスターＤ−ＦＦ正転出力ＭＱ
（ｎ＋１）／２は（ｎ−１）／２番目の逆相クロックＣ
Ｂの立上りで“１”となり、スレーブＤ−ＦＦ正転出力
Ｑ（ｎ＋１）／２はｎ番目の正相クロックＣの立上りで
“０”となるので、両出力の論理和Ｂのデューティとし
ては１／２となる。
（ｎ）分周回路の第２の実施例を説明する図であって、
図２（ａ）は第２の実施例の構成図、図２（ｂ）は第２
の実施例の動作タイミングダイヤグラムである。従来構
成の奇数分周回路における任意の段のＭＳＤ−ＦＦのマ
スターＤ−ＦＦ（ＭＤ−ＦＦ）の正転出力ＭＱと同じ段
のスレーブＤ−ＦＦ（ＳＤ−ＦＦ）の正転出力ＳＱとが
論理和ゲートＯＲの２つの入力端子に接続され、当該ゲ
ートＯＲの出力Ｂを最終分周出力として用いるように構
成されている。この動作を図２の動作タイミングダイヤ
グラムを用いて説明する。この場合も第１の実施例と同
様なので、任意の段として最終段の場合についてのみ述
べる。ＭＳＤ−ＦＦは従来回路構成の説明でも述べたよ
うに、２つのＤラッチを縦続接続して前段をマスターＤ
−ＦＦ（ＭＤ−ＦＦ）、後段をスレーブＤ−ＦＦ（ＳＤ
−ＦＦ）として用いており、ＭＤ−ＦＦの正転出力ＭＱ
は逆相クロックＣＢの立上り時に入力データに応じて変
化し、またＳＤ−ＦＦの正転出力ＳＱは正相クロックＣ
の立上り時にＭＤ−ＦＦの正転出力ＭＱに応じて変化す
る。従ってタイミングダイヤグラムからわかるように、
最終段ＭＳＤ−ＦＦのマスターＤ−ＦＦ正転出力ＭＱ
（ｎ＋１）／２は（ｎ−１）／２番目の逆相クロックＣ
Ｂの立上りで“１”となり、スレーブＤ−ＦＦ正転出力
Ｑ（ｎ＋１）／２はｎ番目の正相クロックＣの立上りで
“０”となるので、両出力の論理和Ｂのデューティとし
ては１／２となる。
【００１５】（実施例３）図３は本発明による奇数
（ｎ）分周回路の第３の実施例を説明する図であって、
図３（ａ）は第３の実施例の構成図、図３（ｂ）は第３
の実施例の動作タイミングダイヤグラムである。従来構
成の奇数分周回路における任意の段のＭＳＤ−ＦＦのマ
スターＤ−ＦＦ（ＭＤ−ＦＦ）の正転出力ＭＱと前段の
ＭＳＤ−ＦＦのスレーブＤ−ＦＦ（ＳＤ−ＦＦ）の正転
出力ＳＱとが論理和ゲートＯＲの２つの入力端子に接続
され、当該ゲートＯＲの出力Ｂを最終分周出力として用
いるように構成されている。この動作を図３の動作タイ
ミングダイヤグラムを用いて説明する。第２の実施例の
動作とほぼ同様であるが、最終段前段のＭＳＤ−ＦＦ
（Ｄ（ｎ−１）／２）のスレーブＤ−ＦＦ正転出力Ｑ
（ｎ−１）／２は（ｎ−１）／２番目の正相クロックＣ
の立上りで“１”となり、最終段のＭＳＤ−ＦＦ（Ｄ
（ｎ＋１）／２）のマスターＤ−ＦＦ正転出力ＭＱ（ｎ
＋１）／２は（ｎ−１）番目の逆相クロックＣＢの立上
り時に“０”となるので両出力の論理和Ｂのデューティ
としては１／２となる。
（ｎ）分周回路の第３の実施例を説明する図であって、
図３（ａ）は第３の実施例の構成図、図３（ｂ）は第３
の実施例の動作タイミングダイヤグラムである。従来構
成の奇数分周回路における任意の段のＭＳＤ−ＦＦのマ
スターＤ−ＦＦ（ＭＤ−ＦＦ）の正転出力ＭＱと前段の
ＭＳＤ−ＦＦのスレーブＤ−ＦＦ（ＳＤ−ＦＦ）の正転
出力ＳＱとが論理和ゲートＯＲの２つの入力端子に接続
され、当該ゲートＯＲの出力Ｂを最終分周出力として用
いるように構成されている。この動作を図３の動作タイ
ミングダイヤグラムを用いて説明する。第２の実施例の
動作とほぼ同様であるが、最終段前段のＭＳＤ−ＦＦ
（Ｄ（ｎ−１）／２）のスレーブＤ−ＦＦ正転出力Ｑ
（ｎ−１）／２は（ｎ−１）／２番目の正相クロックＣ
の立上りで“１”となり、最終段のＭＳＤ−ＦＦ（Ｄ
（ｎ＋１）／２）のマスターＤ−ＦＦ正転出力ＭＱ（ｎ
＋１）／２は（ｎ−１）番目の逆相クロックＣＢの立上
り時に“０”となるので両出力の論理和Ｂのデューティ
としては１／２となる。
【００１６】（実施例４）図４は本発明による奇数
（ｎ）分周回路の適用例を説明する図で、図４（ａ）は
ＰＬＬ構成図であり、周波数ｆｉを有する入力信号Ｖｉ
のｎ倍の周波数を発振できる電圧制御発振器ＶＣＯと、
ＶＣＯ出力Ｖｏの周波数ｆｏを１／ｎにするｎ分周回路
ＤＩＶと、入力信号ＶｉおよびＤＩＶ出力Ｖｄの位相差
を検出する排他的論理和構成の位相比較器ＰＣと、ＰＣ
出力Ｖｐから高周波成分と雑音を除去し平均直流電圧Ｖ
ｌを得るループフィルタＬＰＦとからなるフェーズロッ
クループ回路ＰＬＬにおいて、前記第１の実施例から第
３の実施例に記載の奇数分周回路が、ＶＣＯとＰＣの間
に挿入されるように構成されている。このようなＰＬＬ
回路に用いられる位相比較器にはアナログ型のダブルバ
ランスミキサや、ディジタル型の排他的論理和方式およ
びエッジトリガ方式がある（参考文献としては例えば
「実験を通して学ぶＰＬＬの設計と実用回路」、 HO
WARD M.BERLIN著、宮田慶一・禿節史共訳、マイテック
発行、昭和６２年１２月、ｐ．１９）。これらの中で排
他的論理和方式位相比較器は最も簡単な構成であるが、
図４（ｂ）の排他的論理和による位相比較動作に示すよ
うにＤＩＶからの分周クロックＶｄのデューティが１／
２でないと、立ち上がり部での位相差に比べて立ち下が
り部での位相差が小さくなり、平均直流電圧Ｖｌの低下
すなわちループ利得の低下を引き起こすと共に、図４
（ｃ）の入出力特性に示すように傾きが零すなち変換利
得が零となってフェーズロック動作の不安定化を招くた
め、二つの入力のデューティは１／２である必要があ
る。従って前記第１の実施例から第３の実施例に述べた
ようなデューティ１／２の奇数分周回路を用いれば、構
成が簡単で安定動作が可能なＰＬＬ回路を実現すること
ができる。
（ｎ）分周回路の適用例を説明する図で、図４（ａ）は
ＰＬＬ構成図であり、周波数ｆｉを有する入力信号Ｖｉ
のｎ倍の周波数を発振できる電圧制御発振器ＶＣＯと、
ＶＣＯ出力Ｖｏの周波数ｆｏを１／ｎにするｎ分周回路
ＤＩＶと、入力信号ＶｉおよびＤＩＶ出力Ｖｄの位相差
を検出する排他的論理和構成の位相比較器ＰＣと、ＰＣ
出力Ｖｐから高周波成分と雑音を除去し平均直流電圧Ｖ
ｌを得るループフィルタＬＰＦとからなるフェーズロッ
クループ回路ＰＬＬにおいて、前記第１の実施例から第
３の実施例に記載の奇数分周回路が、ＶＣＯとＰＣの間
に挿入されるように構成されている。このようなＰＬＬ
回路に用いられる位相比較器にはアナログ型のダブルバ
ランスミキサや、ディジタル型の排他的論理和方式およ
びエッジトリガ方式がある（参考文献としては例えば
「実験を通して学ぶＰＬＬの設計と実用回路」、 HO
WARD M.BERLIN著、宮田慶一・禿節史共訳、マイテック
発行、昭和６２年１２月、ｐ．１９）。これらの中で排
他的論理和方式位相比較器は最も簡単な構成であるが、
図４（ｂ）の排他的論理和による位相比較動作に示すよ
うにＤＩＶからの分周クロックＶｄのデューティが１／
２でないと、立ち上がり部での位相差に比べて立ち下が
り部での位相差が小さくなり、平均直流電圧Ｖｌの低下
すなわちループ利得の低下を引き起こすと共に、図４
（ｃ）の入出力特性に示すように傾きが零すなち変換利
得が零となってフェーズロック動作の不安定化を招くた
め、二つの入力のデューティは１／２である必要があ
る。従って前記第１の実施例から第３の実施例に述べた
ようなデューティ１／２の奇数分周回路を用いれば、構
成が簡単で安定動作が可能なＰＬＬ回路を実現すること
ができる。
【００１７】
【発明の効果】以上説明したように、本発明の奇数分周
回路により、デューティ１／２の奇数分周信号を得るこ
とが可能となる。これによりこのｎ分周された信号を論
理回路に使われているＭＳＤ−ＦＦなどのクロックとし
て利用しようとした場合、マスターおよびスレーブへの
データ取り込みの動作余裕が均等となり、従来構成のよ
うに余裕の狭い方で最高動作速度が律速されてしまうと
いう欠点が解消される。またＭＳＤ−ＦＦのみならず他
の論理ゲートでも制御信号としてこの分周クロックを利
用する場合、正相クロックと逆相クロックのどちらを用
いてもそれぞれの動作余裕が等しいという利点を有して
おり、さらに正相クロックの立上りで“１”になるタイ
プと逆相クロックの立上りで“１”になるタイプの両者
が実現できる。またＰＬＬ回路において、本奇数分周回
路を使用すれば、位相検出部に構成の簡単な排他的論理
和型位相比較器を用いることができ、ＰＬＬ回路全体の
簡単化、動作の安定化が可能となる。以上のように本発
明によるデューティ１／２の奇数分周回路は、高速で動
作余裕も広く、タイミング設計自由度の大きな論理回路
実現に対し多大な貢献を果たすことが可能となる。
回路により、デューティ１／２の奇数分周信号を得るこ
とが可能となる。これによりこのｎ分周された信号を論
理回路に使われているＭＳＤ−ＦＦなどのクロックとし
て利用しようとした場合、マスターおよびスレーブへの
データ取り込みの動作余裕が均等となり、従来構成のよ
うに余裕の狭い方で最高動作速度が律速されてしまうと
いう欠点が解消される。またＭＳＤ−ＦＦのみならず他
の論理ゲートでも制御信号としてこの分周クロックを利
用する場合、正相クロックと逆相クロックのどちらを用
いてもそれぞれの動作余裕が等しいという利点を有して
おり、さらに正相クロックの立上りで“１”になるタイ
プと逆相クロックの立上りで“１”になるタイプの両者
が実現できる。またＰＬＬ回路において、本奇数分周回
路を使用すれば、位相検出部に構成の簡単な排他的論理
和型位相比較器を用いることができ、ＰＬＬ回路全体の
簡単化、動作の安定化が可能となる。以上のように本発
明によるデューティ１／２の奇数分周回路は、高速で動
作余裕も広く、タイミング設計自由度の大きな論理回路
実現に対し多大な貢献を果たすことが可能となる。
【図１】本発明による奇数（ｎ）分周回路の第１の実施
例図。
例図。
【図２】本発明による奇数（ｎ）分周回路の第２の実施
例図。
例図。
【図３】本発明による奇数（ｎ）分周回路の第３の実施
例図。
例図。
【図４】本発明による奇数（ｎ）分周回路の適用例を説
明する図。
明する図。
【図５】Ｄラッチのシンボルと動作タイミングダイヤグ
ラム。
ラム。
【図６】ＭＳＤ−ＦＦのシンボルと動作タイミングダイ
ヤグラム。
ヤグラム。
【図７】従来型奇数（ｎ）分周回路と動作タイミングダ
イヤグラム。
イヤグラム。
Ｄ…データ入力端子 Ｃ…正相クロック
入力端子 ＣＢ…逆相クロック入力端子 Ｑ…正転出力端
子 ＱＢ…反転出力端子 Ｄ−ＦＦ…Ｄフリップ
フロップ ＭＳＤ−ＦＦ…マスタースレーブ型Ｄフリップフロップ ＭＤ−ＦＦ…マスターＤ−ＦＦ ＳＤ−ＦＦ…スレーブ
Ｄ−ＦＦ ＭＱ…マスターＤ−ＦＦの正転出力端子 ＳＱ…スレーブＤ−ＦＦの正転出力端子 Ｄ１〜Ｄ（ｎ＋１）／２…ＭＳＤ−ＦＦ Ｑ１〜Ｑ（ｎ＋１）／２…ＭＳＤ−ＦＦの正転出力 Ｑ１Ｂ〜ＱＢ（ｎ＋１）／２…ＭＳＤ−ＦＦの逆転出力 ＮＯＲ…否定論理和ゲート Ａ…否定論理和
ゲートの出力端子 Ｂ…最終出力端子 Ｌ…Ｄラッチ ＱＬ…Ｄラッチの正転出力 ＱＢＬ…Ｄラッ
チの逆転出力 ＯＲ…論理和ゲート ＶＣＯ…電圧制
御発振器 Ｖｉ…入力信号 ｆｉ…入力信号
の周波数 Ｖｏ…ＶＣＯ出力信号 ｆｏ…ＶＣＯ出
力信号の周波数 ＤＩＶ…ｎ分周回路 Ｖｄ…ＤＩＶ出
力信号 ＰＣ…位相比較器 ＬＰＦ…ループ
フィルタ ＰＬＬ…フェーズロックループ回路
入力端子 ＣＢ…逆相クロック入力端子 Ｑ…正転出力端
子 ＱＢ…反転出力端子 Ｄ−ＦＦ…Ｄフリップ
フロップ ＭＳＤ−ＦＦ…マスタースレーブ型Ｄフリップフロップ ＭＤ−ＦＦ…マスターＤ−ＦＦ ＳＤ−ＦＦ…スレーブ
Ｄ−ＦＦ ＭＱ…マスターＤ−ＦＦの正転出力端子 ＳＱ…スレーブＤ−ＦＦの正転出力端子 Ｄ１〜Ｄ（ｎ＋１）／２…ＭＳＤ−ＦＦ Ｑ１〜Ｑ（ｎ＋１）／２…ＭＳＤ−ＦＦの正転出力 Ｑ１Ｂ〜ＱＢ（ｎ＋１）／２…ＭＳＤ−ＦＦの逆転出力 ＮＯＲ…否定論理和ゲート Ａ…否定論理和
ゲートの出力端子 Ｂ…最終出力端子 Ｌ…Ｄラッチ ＱＬ…Ｄラッチの正転出力 ＱＢＬ…Ｄラッ
チの逆転出力 ＯＲ…論理和ゲート ＶＣＯ…電圧制
御発振器 Ｖｉ…入力信号 ｆｉ…入力信号
の周波数 Ｖｏ…ＶＣＯ出力信号 ｆｏ…ＶＣＯ出
力信号の周波数 ＤＩＶ…ｎ分周回路 Ｖｄ…ＤＩＶ出
力信号 ＰＣ…位相比較器 ＬＰＦ…ループ
フィルタ ＰＬＬ…フェーズロックループ回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/08
Claims (5)
- 【請求項１】複数のマスタースレーブ型Ｄフリップフロ
ップ（ＭＳＤ−ＦＦという）を縦続接続し、最終段のＭ
ＳＤ−ＦＦと該最終段の一段前段のＭＳＤ−ＦＦの両正
転出力の否定論理和出力を初段のＭＳＤ−ＦＦに入力
し、クロックと同期した分周出力を有する奇数分周回路
において、 第１のクロックに同期する分周出力を有する任意の段の
ＭＳＤ−ＦＦの出力端子または入力端子に、上記第１の
クロックとは逆位相の第２のクロックに同期する分周出
力を出力するＤフリップフロップ（Ｄラッチという）を
付加し、該Ｄラッチを付加する上記端子における該Ｄラ
ッチへの入力データと該Ｄラッチからの出力データとの
論理和出力を最終分周出力とする構成を備えることを特
徴とする奇数分周回路。 - 【請求項２】複数のマスタースレーブ型Ｄフリップフロ
ップ（ＭＳＤ−ＦＦという）を縦続接続し、最終段のＭ
ＳＤ−ＦＦと該最終段の一段前段のＭＳＤ−ＦＦの両正
転出力の否定論理和出力を初段のＭＳＤ−ＦＦに入力
し、クロックと同期した分周出力を有する奇数分周回路
において、 第１のクロックに同期する分周出力を有する任意の段の
ＭＳＤ−ＦＦの構成要素であるマスターＤ−ＦＦとスレ
ーブＤ−ＦＦとのそれぞれの出力データの論理和出力を
最終分周出力とする構成を備えることを特徴とする奇数
分周回路。 - 【請求項３】複数のマスタースレーブ型Ｄフリップフロ
ップ（ＭＳＤ−ＦＦという）を縦続接続し、最終段のＭ
ＳＤ−ＦＦと該最終段の一段前段のＭＳＤ−ＦＦの両正
転出力の否定論理和出力を初段のＭＳＤ−ＦＦに入力
し、クロックと同期した分周出力を有する奇数分周回路
において、 第１のクロックに同期する分周出力を有する任意の段の
ＭＳＤ−ＦＦへの入力データと、該ＭＳＤ−ＦＦの構成
要素であるマスターＤ−ＦＦからの出力データとの論理
和出力を最終分周出力とする構成を備えることを特徴と
する奇数分周回路。 - 【請求項４】入力信号の周波数のｎ（ｎは奇数）倍の周
波数を発振する電圧制御発振器と、該電圧制御発振器出
力周波数を１／ｎにするｎ分周回路と、該ｎ分周回路出
力と上記入力信号の位相差を検出する位相比較器と、該
位相比較器出力から平均直流電圧を得て該平均直流電圧
を上記電圧制御発振器に出力するループフィルタとを有
するフェーズロックループ回路において、 上記電圧制御発振器と上記位相比較器の間に挿入するｎ
分周回路として請求項１乃至請求項３の何れかに記載の
奇数分周回路を用いることを特徴とする奇数分周回路を
用いたフェーズロックループ回路。 - 【請求項５】請求項４記載の奇数分周回路を用いたフェ
ーズロックループ回路において、電圧制御発振器と位相
比較器の間に挿入するｎ分周回路として請求項１乃至請
求項３の何れかに記載の奇数分周回路を用い、かつ該奇
数分周回路の分周出力と上記入力信号とを位相比較する
排他的論理和構成の位相比較器を用いることを特徴とす
る奇数分周回路を用いたフェーズロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004624A JPH06216761A (ja) | 1993-01-14 | 1993-01-14 | 奇数分周回路およびこれを用いたフェーズロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004624A JPH06216761A (ja) | 1993-01-14 | 1993-01-14 | 奇数分周回路およびこれを用いたフェーズロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216761A true JPH06216761A (ja) | 1994-08-05 |
Family
ID=11589207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004624A Pending JPH06216761A (ja) | 1993-01-14 | 1993-01-14 | 奇数分周回路およびこれを用いたフェーズロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015139103A (ja) * | 2014-01-22 | 2015-07-30 | 学校法人東海大学 | 可変分周器 |
-
1993
- 1993-01-14 JP JP5004624A patent/JPH06216761A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015139103A (ja) * | 2014-01-22 | 2015-07-30 | 学校法人東海大学 | 可変分周器 |
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