CN113315491A - 分频结构 - Google Patents

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CN113315491A
CN113315491A CN202010122250.8A CN202010122250A CN113315491A CN 113315491 A CN113315491 A CN 113315491A CN 202010122250 A CN202010122250 A CN 202010122250A CN 113315491 A CN113315491 A CN 113315491A
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周航
吴召雷
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Chengdu Naneng Microelectronics Co ltd
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Chengdu Naneng Microelectronics Co ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses

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Abstract

本发明涉及一种分频结构，包括输入时钟信号端、与所述输入时钟信号端相连的第一整数分频器及第二整数分频器、与所述第一整数分频器和所述第二整数分频器相连的分频比设置端、与所述第一整数分频器和所述第二整数分频器相连的倍频电路、与所述倍频电路相连的二分频电路及与所述二分频电路相连的输出时钟信号端，所述第一整数分频器及所述第二整数分频器根据所述输入时钟信号端的输入时钟频率及所述分频比设置端的分频比，分别输出第一时钟信号及第二时钟信号至所述倍频电路，所述倍频电路输出第三时钟信号至所述二分频电路，所述二分频电路产生占空比为50％的输出时钟至所述输出时钟信号端。

Description

分频结构
技术领域
本发明涉及集成电路领域，尤其涉及一种输出时钟占空比为50％的任意整数分频结构。
背景技术
现有的通过计数器实现分频功能的分频器，能够产生任意分频的输出时钟，但是输出时钟的占空比不能控制在50％。而在DDR(Double Data Rate，双倍速率同步动态随机存储器)的系统应用时，系统对时钟的需求质量要求较高，需要利用时钟的上升沿和下降沿采样数据，所以要求时钟占空比为50％，而现有的通过计数器实现分频功能的分频器，不能够满足DDR的系统应用。
因此，有必要提供一种能够实现输出任意分频并且输出时钟的占空比为50％的分频结构。
发明内容
本发明提供一种分频结构，其主要目的在于可以实现输出任意分频并且输出时钟的占空比为50％。
为实现上述目的，本发明提供一种分频结构，包括输入时钟信号端、与所述输入时钟信号端相连的第一整数分频器及第二整数分频器、与所述第一整数分频器和所述第二整数分频器相连的分频比设置端、与所述第一整数分频器和所述第二整数分频器相连的倍频电路、与所述倍频电路相连的二分频电路及与所述二分频电路相连的输出时钟信号端，所述第一整数分频器及所述第二整数分频器根据所述输入时钟信号端的输入时钟频率及所述分频比设置端的分频比，分别输出第一时钟信号及第二时钟信号至所述倍频电路，所述倍频电路输出第三时钟信号至所述二分频电路，所述二分频电路产生占空比为50％的输出时钟至所述输出时钟信号端。
可选地，所述第一整数分频器及所述第二整数分频器分别为第一加法计数器分频电路及第二加法计数器分频电路，所述倍频电路为或门，所述二分频电路为上升沿触发的D触发器。
可选地，所述输入时钟信号端分别与所述第一加法计数器分频电路的输入端及所述第二加法计数器分频电路的输入端相连。
可选地，所述第一加法计数器分频电路的输出端与所述或门的一输入端相连，所述第二加法计数器分频电路的输出端与所述或门的另一输入端相连。
可选地，所述或门的输出端与所述D触发器的时钟控制端相连，所述D触发器的输出端与所述输出时钟信号端相连。
本发明提供的分频结构，能够实现输出任意分频并且输出时钟的占空比为50％。
附图说明
图1为本发明一实施例提供的分频结构的结构框图；
图2为本发明一实施例提供的分频结构的具体电路结构示意图；
图3为本发明一实施例提供的分频结构的时钟信号波形示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。
本发明提供一种分频结构。参照图1所示，为本发明一实施例提供的分频结构的结构框图。
如图1所示，本发明分频结构包括输入时钟信号端CKIN、与所述输入时钟信号端CKIN相连的第一整数分频器及第二整数分频器、与所述第一整数分频器和所述第二整数分频器相连的分频比设置端DIVSET、与所述第一整数分频器和所述第二整数分频器相连的倍频电路、与所述倍频电路相连的二分频电路及与所述二分频电路相连的输出时钟信号端CKOUT，所述第一整数分频器及所述第二整数分频器根据所述输入时钟信号端的输入时钟频率及所述分频比设置端的分频比，分别输出第一时钟信号CK1及第二时钟信号CK2至所述倍频电路，所述倍频电路输出第三时钟信号CK3至所述二分频电路，所述二分频电路产生占空比为50％的输出时钟至所述输出时钟信号端CKOUT。
假设所述输入时钟信号端CKIN的输入时钟频率为FCKIN，所述分频比设置端DIVSET的分频比为N，所述第一时钟信号CK1和所述第二时钟信号CK2分别为所述第一整数分频器和所述第二整数分频器输出的时钟，即所述第一时钟信号CK1和所述第二时钟信号CK2的时钟频率为
Figure BSA0000202692290000031
通过所述倍频电路得到所述第三时钟信号CK3，使得所述第三时钟信号CK3的时钟频率为
Figure BSA0000202692290000032
再通过所述二分频电路，产生输出时钟至所述输出时钟信号端CKOUT，所述输出时钟的占空比为50％，频率为
Figure BSA0000202692290000033
请同时参阅图2，图2为本发明一实施例提供的分频结构的具体电路结构示意图，所述第一整数分频器及第二整数分频器分别为第一加法计数器分频电路及第二加法计数器分频电路，所述倍频电路为或门OR，所述二分频电路为上升沿触发的D触发器。
所述输入时钟信号端CKIN分别与所述第一加法计数器分频电路的输入端及所述第二加法计数器分频电路的输入端相连，所述第一加法计数器分频电路的输出端与所述或门OR的一输入端A相连，所述第二加法计数器分频电路的输出端与所述或门OR的另一输入端B相连，所述或门OR的输出端与所述D触发器的时钟控制端CK相连，所述D触发器的输出端Q与所述输出时钟信号端CKOUT相连。
本实施例中，通过所述第一加法计数器分频电路及所述第二加法计数器分频电路分别产生时钟CK1和CK2；时钟CK1为在所述第一加法计数器分频电路加到N时产生高电平脉宽为
Figure BSA0000202692290000034
的N分频时钟；时钟CK2为在所述第二加法计数器分频电路加到
Figure BSA0000202692290000035
时产生高电平脉宽脉宽为
Figure BSA0000202692290000036
的N分频时钟；将时钟CK1与CK2通过或门运算得到脉宽为
Figure BSA0000202692290000037
的
Figure BSA0000202692290000038
分频时钟CK3，然后再将时钟CK3通过D触发器，得到占空比为50％、分频比为N的输出时钟至所述输出时钟信号端CKOUT。
请参阅图3，图3为所述分频比设置端DIVSET的分频比为5时，所对应的各个时钟信号的波形图。
通过所述第一加法计数器分频电路及所述第二加法计数器分频电路分别产生时钟CK1和CK2；时钟CK1为在所述第一加法计数器分频电路加到5时产生高电平脉宽为
Figure BSA0000202692290000041
的5分频时钟；时钟CK2为在所述第二加法计数器分频电路加到
Figure BSA0000202692290000042
时产生高电平脉宽为
Figure BSA0000202692290000043
的5分频时钟；将时钟CK1与CK2通过或门运算得到脉宽为
Figure BSA0000202692290000044
的2.5分频时钟CK3，然后再将时钟CK3通过二分频电路，得到占空比为50％，分频比为5的输出时钟至所述输出时钟信号端CKOUT。
以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种分频结构，其特征在于：所述分频结构包括输入时钟信号端、与所述输入时钟信号端相连的第一整数分频器及第二整数分频器、与所述第一整数分频器和所述第二整数分频器相连的分频比设置端、与所述第一整数分频器和所述第二整数分频器相连的倍频电路、与所述倍频电路相连的二分频电路及与所述二分频电路相连的输出时钟信号端，所述第一整数分频器及所述第二整数分频器根据所述输入时钟信号端的输入时钟频率及所述分频比设置端的分频比，分别输出第一时钟信号及第二时钟信号至所述倍频电路，所述倍频电路输出第三时钟信号至所述二分频电路，所述二分频电路产生占空比为50％的输出时钟至所述输出时钟信号端。
2.如权利要求1所述的分频结构，其特征在于，所述第一整数分频器及所述第二整数分频器分别为第一加法计数器分频电路及第二加法计数器分频电路，所述倍频电路为或门，所述二分频电路为上升沿触发的D触发器。
3.如权利要求2所述的分频结构，其特征在于，所述输入时钟信号端分别与所述第一加法计数器分频电路的输入端及所述第二加法计数器分频电路的输入端相连。
4.如权利要求3所述的分频结构，其特征在于，所述第一加法计数器分频电路的输出端与所述或门的一输入端相连，所述第二加法计数器分频电路的输出端与所述或门的另一输入端相连。
5.如权利要求4所述的分频结构，其特征在于，所述或门的输出端与所述D触发器的时钟控制端相连，所述D触发器的输出端与所述输出时钟信号端相连。
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