JPH06500673A

JPH06500673A - 多相クロック信号生成装置およびその位相検出器および復元装置

Info

Publication number: JPH06500673A
Application number: JP3512917A
Authority: JP
Inventors: コーカー，グレゴリー・ティー; ツァン，スティーブン・ティー
Original assignee: アナログ・ディバイセス・インコーポレーテッド
Priority date: 1990-06-29
Filing date: 1991-06-28
Publication date: 1994-01-20
Anticipated expiration: 2013-10-22
Also published as: EP0609969A3; EP0609967A3; EP0609969B1; JP2812453B2; DE69130486T2; EP0536301B1; DE69130486D1; DE69106362T2; WO1992000558A2; DE69129074T2; EP0609967B1; DE69129074D1; DE69106362D1; EP0609967A2; EP0536301A1; EP0609969A2; WO1992000558A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】多相クロック信号生成装置およびその位相検出器および復元装置（技術分野）本発明は、多相クロック信号を生成する装置および位相検出器に関し、更に同期遅延線または類似の装置により生じる１つ以」二のクロック信号の位相を訂正するための位相検出器に関する。本発明は更に、少な（とも１つの制御信号を持つ制御装置に関し、特にこの制御装置の低下電力作動からの改善された復元のための装置に関する。

（背景技術）全てが一つに同期される多数の内部クロックの位相または副位相を１つの入力クロックから生成する必要があり、生成されたクロック信号が位相および周波数のエラー、特に３６０°の整数倍の位相エラーに対して訂正される用途が存在する。本発明は、この必要を満たすものである。

ＭＯ８同期遅延線を用いて基準クロック信号から別のタイミング・エツジを提供することは一般的な慣例であった。このような装置は目的に供するものであったが、特に大きな周波数範囲要件では、０乃至３６０°の範囲内での位相に対するこのような遅延線の出力を訂正するのみならず３６０°の整数倍である位相エラーをも訂正する必要がある故に、全ての業務条件下で完全に満足し得ることを証したわけではない。このような訂正は、出力が相互に同位相を維持するように要求される１、この問題は、本発明によって克服される。

１つのこのような同期遅延線については、参考のため本文に引用される、Ｍ、Ｂａｚｃｓ著ｒＡ　Ｎｏｖｅｌ　Ｐｒｅｃｉｓｉｏｎ　ＭＯＳ　５ｙｎｃｈｒｏｎｏｕｓ　Ｄｃｌａｙ　ＬｉｎｃＪ　（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｒＳｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、第５Ｃ−２０巻、第６号、１９８５年１２月、１２６５〜１２７１ページ）に記載されている。位相検出を含む集積位相同期ループについては、これも参考のため本文に引用されるＭ、　Ｇ。

Ｊｏｈｎｓｏｎ、Ｅ、Ｌ、Ｈｕｄｓｏｎ著ｒＡ　Ｖａｒｉａｂｌｅ　ＤｅｌａｙＬｉｎｅ　ＰＬＬ　ｆｏｒ　ＣＰＵ−Ｃｏｐｒｏｃｅｓｓｏｒ　５ｙｒｙｃｈｒｏｎｉｚａｔｉｏｎＪ　（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｒ　５ｏｌｉｄ−３ＬａＬｃ　Ｃ１ｒｅｕｉＬＳ、第２３巻、第５号、１９８８年１０月、１２１８〜１２２３ページ）に記載されている。しかし、ＪｏｈｎｓｏｎおよびＨｕｄｓｏｎ、およびＢａｚｅｓの遅延線および位相検出器は、既知の正確なりロック入力が要求されるため、制限された周波数範囲にのみ使用できるに過ぎず、また始動時あるいは分数周波数のロックアツプ問題から免れない。ユーザが更に柔軟なりロッキング要件を必要とするならば、問題が生じ得る。Ｂａｚｅｓの技術、特にＪｏｈｎｓｏｎおよびＨｕｄｓｏｎの技術においては、クロック波形入力がまさに非常に小さな周波数変化に対して制御されこれに制限される。ユーザが誤っであるいは他の理由から１つのサイクルの中間でクロック周波数を変更するか、システムをパワーアップ／ダウンするならば、Ｂａｚｅｓのシステム、およびＪ　ｏ　ｌｌｎ　Ｓ　０口およびＨｕ　ｄ　Ｓ　ＩＪ　ｎのシステムは適正に動作しない。

１９８９年１０月１０日発行のＷｉｌｋｉｎｓの米国特許第４，８７３，４９１号は、位相検出器により提供されるフィードバックにより制御される可変時間遅延線を用いる閉ループの可変移相回路に関する。この回路は、フィードバック制御を用いて時間的遅延線の遅れを調整して所要の位相偏移を行う。しかし、Ｗｉｌｋｉｎｓの明瞭に開示された全ての実施例（図１乃至図４）では、位相検出器２０または１００は１つの入力線２３または１０３においてそれぞれ遅延線１０またはシフト・レジスタ９０から１つの移相された入力信号Ｅｏを受取るに過ぎない。位相検出器２０または１００はまた、直接、および遅延線１０またはシフト・レジスタ９０から移相されない人力信号Ｅｉを受取る。更に、Ｗａｌｋｉｎｓは、その図２における欄４の３５〜５０行で、図２の回路を初期化するためスイッチ８０および電圧ソースＶの使用を教示している。この初期化を用いて、最小遅れ値を指定し、かつ所要の位相偏移に３６０°のある整数の倍数を加えたものの不要な位相偏移を回避する。このため、予備的な初期化ステップが適正な動作のため必要となる。

］９８９年８月８日発行のＨｕｍｐｌｃｍａｎの米国特許第４．８５５，６１５号は、２つのクロック信号間の切換えの瞬間におけるグリッチ（ｇｌｉｔｃｈ）を避けようとしながら、第１および第２のクロック信号間の選択を行うスイッチング回路に関する。第１のクロック信号から第２のクロック信号へ９ノ換えることを欲する時、第１のクロック信号は第１のクロックのうなり（ｂｃａＬ）と同期して除外され、次にある遅れの後、第２のクロック信号が第２のクロックのうなりと同期して選択される１７反対に、第２のクロック信号から第１のクロック信号へ切換えることを欲する時は、第２のクロック信号は、第２のクロックのうなりと同期して除外され、次にある遅れの後、第１のクロック信号が第１のクロックのうなりと同期して選択される。これは、切換えの瞬間における短いパルス即ち［グリッチ（ｇｌｉｔｃｈ）Ｊの可能性を避けることを意図する。しかし、Ｈｕｍｐｌｅｍａｎの技術は、第１および第２のクロック信号間の選択のためのスイッチング回路に関するものであるため、Ｈｕｍｐｌｃｍａｎの技術は先に述べたものとは異なる問題に関するものである。、その代わり、Ｈｕｍｐ　Ｉ　ｅｍａｎの技術は、２つのクロック間で切換えなから１４滑な遷移を生じるため意図される方法において、制御信号による２つの連続する非同期クロック間の選択および切換えのためのスイッチング回路に関するように見える。

更にまた、Ｂａｚｅｓ、およびＪｏｈｎｓｏｎおよびＨｕｄｓｏｎの双方においては、クロック入力が停止するように電力消費を実質的に減少させるユーザ要求があるならば、一旦全電力が取戻されてクロック動作が再開されると、あたがもシステムの動作が前になかったかのようにシステムは完全に再始動しなければならない。このようなシステムの再初期化は遅れを誘起する。この問題もまた、本発明によって克服される。

信号制御された電気的デバイスの開発に関わる者は、全電力稼働が回復される時に使用されるこのようなｔ１１＠信号の値を維持しながら、このようなデバイスの動作を一時的に制限することにより電力を節減する必要を長い間認めてきた。

本発明はこの必要も満たすものである。

電子機器のユーザにとっては、このような機器を、電力の節減のため相対的休止期間中の如く部分的に運転停止できることがしばしば望ましい。このような機器はしばしば、１つ以上の内部的に生成されたあるいは外部から提供される制御信号を用いて、この機器の運転のある特質を制御する。このような制御信号の一例は、位相同期ループにおける電圧または他の制御の如きフィードバック制ｇｌＩ信号、あるいは同期遅延線により生じる遅れ量を制御する基準電圧である。このように制御される機器の部分的運転停止があるならば、システムの種々の部分に対する電力を低減する必要がある。その結果、制御電圧または他の制御信号は維持されず、そのため失われることになる。その後全電力が回復されるならば、失われた制御信号を完全に再決定することが必要となる。特に位相同期ループまたは同期遅延線における如きフィードバック制御信号が含まれるならば、失われた制御信号の再決定は実質的なシステム・サイクル数を必要とし得る。その結果、このような信号制御される機器の再始動において、実質的な遅れに遭遇し得る。

このような状況は、関与する信号（複数または単数）がアナログ信号であるならば、特に演算増幅器の如きアナログ回路により生じるものであるならば、更に困難となる。このような信号は、更に容易に失われ、演算増幅器の静的な電力消費は部分的な運転停止がほとんど望ましくは演算増幅器の停止操作を含むほど大きなものとなる。

（発明の要約）従って、本発明の目的は、予め定めた所定の位相関係を持つように補正される複数の異なる位相を持つ周期的信号を生成するための装置の提供にある。

本発明の別の目的は、別の周期的信号と比較される時、周期的信号における３６０°の整数倍の位相エラーならびに３６０°より小さい位相エラーを検出することができるＰＤＲ位相検出器の提供にある。

更に他の目的は、全てが相互に同期される多数の内部クロック位相または副位相を１つの入力クロックから生成するため使用でき、生成されたクロック信号が位相および周波数エラー、特に３６０°の整数倍の位相エラーに対して補正される装置の提供にある。

本発明の更に他の目的は、クロック信号の複数の位相を出力クロック信号として生じることができる、クロック信ηを受取る装置の提供にある。

本発明の更に他の目的は、システムの部分的な運転停止時に制御信号を保持して、このシステムに対してシステムの＋１始動と同時に保持された信号を提供する装置および方Ｖ、の提供にある。。

本発明の更に他の目的は、制御システム・の部分的運転停止ににより生じる遅延からのより早い回復およびこの遅延の低減を可能にする装置および方法の提供にあ本発明の更に他の目的は、制御システムの低電力運転からの改善された回復のための装置および方法の提供にある、。

本発明の更に他の目的は、例え装置が部分的に運転停止してもその制御値を維持することができ、またこのような部分的運転停止の場合に、制御値における装置の再始動が可能であり、失われた制御値を保持することから結果として生じる遅れが少なくとも制限されるようにする信号制御された装置の提供にある。。

本発明の更に他の目的は、予め定めた所要の位相関係を持つよう補正される複数の異なる位相の周期的信号を生成し、この補正が部分的運転停止時およびこの装置の再始動時に使用されるよう記憶することができる装置の提供にある。

要約すれば、本発明の」１記および他の目的は、全遅れを入力するクロックと一致させるよう周囲のフィードバック・ループを持ち、多数の遅延要素または段を用いて元のクロック信号の多数の位相をタップに生じるアナログのタップ電圧制御された遅延線により達成される。出力信号における位相エラーを避けるため、位相検出器を用いてこれら多数の出力信号の各々を元のクロγり信号あるいは元のクロック信号の分割形態と比較する。３６０°の整数倍の位相エラーは、直列に接続された複数のエツジ検出器により検出される。これにより、位相検出器は３６０’より小さな位相エラーのみならず３６０′の整数倍の位相エラーをも検出する。後者のエラーが補正されなければ、出力パルスの不正な順序付けが結果として生じ得、これらのパルスを使用するデバイスの誤動作をもたらす。位相検出器は、遅延線の制御電圧が位相エラーの検出の故に変化させられるかどうかを判定するため使用される。位相検出器は、遅延線から複数のタップを受取るように接続され、この各タップは遅延線の多数の要素の１つから引出されている。制御電圧を変化させると、遅延線による伝播遅れを対応的に増減させて検出された位相エラーの調整を行う。

このようなアナログ電圧制御遅延線においては、ユーザはデバイスを低電力の待機モードに置くことにより電力を低減することを欲する。

電力がアナログ電圧ｉｉ１ｇＩＩ遅延線に対して低減され、そして（または）入力クロック信号が遮断されるならば、フィードバック・ループにおける信号が失われ得る。

一旦全電力および入力制御信号が回復されると、適当なフィードバック制御値を再び取得することにより生じる遅れを回避あるいは低減するため、この値を記憶して保持し、かつこの値をフィードバック・ループへ与える装置が提供される。

要約すれば、本発明の上記および他の目的は、他の理由で失われる制御信号をセーブして、電力の低下が終了するとこの制御信号をシステムへ復元する装置および方法により達成される。このような装置は、制御信号値をアナログ値からディジタル値へ変換してこのディジタル値を記憶する装置と、記憶された値または制御信号の実際の値のどちらを制御信号としてシステムへ与えるべきか選択する第１のマルチプレクサと、第１のマルチプレクサ出力と記憶された値を比較して記憶された値を増すか減らすかを判定する比較装置とを含む。前記セーブ装置および回復装置は、生成される制御信号の予め定めた増分を生じる信号分割器と、前記比較装置により制御されるカウンタと、複数の分割器出力の１つを選択するためカウンタにより制御される第２のマルチプレクサとを含むことができる。この分割器は、はしご抵抗、電圧分割器または電流分割器でよい。カウンタ出力に対するバッファを設けることができる。第２のマルチプレクサは、カウンタの出力に対するデコーダと、デコーダにより生じる復号信号を保持するラッチと、復号されたカウンタ出力により識別される唯１つの分割器出力の通過を許容するため分割器の各出力毎に１つずつゲートまたはスイッチの如き複数のセレクタとを含むことができる。

はしご抵抗の如き電圧または電流分割器は、複数の信号を第１のマルチプレクサへ与え、このマルチプレクサが実際にこのような出力をディジタル化する。第１のマルチプレクサにより生じる分割器信５じはカウンタにより選択される。第１のマルチプレクサ出力は、第２のマルチプレクサへ与えられ、このマルチプレクサもまたフィードバック制９１１値を受取る。、第１のマルチプレクサの出力、および第２のマルチプレクサの出力はコンパレータへ与えられる。、第２のマルチプレクサの出力は、このコンパレータにより第１のマルチプレクサ出力と比較される。

コンパレータの出力は前記カウンタへ与えられる。このカウンタはこれにより、第１のマルチプレクサの出力がフィードバック制御値より小さいか大きいかに従って増減される。通常の動作中、第２のマルチプレクサの出力は位相検出器により制御されるフィードバック制御値であり、これにより通常のフィードバック制御を可能にする。ミツＪ低下モードが必要とされる時、カウンタはカウントを停止し、これによりこのカウントが最後に保持した位置を保持する。この位置は、どのはしご位置がフィードバック制御値と一致するかを表示する。はしご抵抗、コンパレータ、充電ポンプおよびＯＰアンプ、および参照部を含むアナログ部分がパワーダウンされ得、これによりそれらのＤＣ電流を除去して低電力状態を許容する。

パワーダウン・モードが終了すると、はしご抵抗はパワーオンされ、カウンタを用いてはしごのどの段を用いてフィードバック制御値を回復するかを選択する。

第２のマルチプレクサは、第１のマルチプレクサ出力を生じ、これがフィードバック制御値として用いられる。フィードバック制御値が回復された後、回路は通常の動作を再開する。第２のマルチプレクサおよび分割器のこのような制御はコントローラにより与えられる。

入力するクロック信号またはその分割形態、および位相検出器からの少なくとも１つの信号を受取る変化検出器は、フィードバック制御値がその所要の値にロック状態となるかどうかを示す信号を生じる。この変化検出器の出力信号は、遅延線がロックされることを示すのに有効であるが、制御値の回復には必要でない。

本発明の他の目的、利点および新規な特徴については、本発明の以降の詳細な記述を添付図面に関して考察すれば明らかになるであろう。

（図面の簡単な説明）図１は、本発明によるフィードバック制御された同期遅延線の一実施例のブロック図、図２は、受取ることができる信号、図１の装置内にある信号、およびこの装置により生成され得る信号に対する波形タイミング図、図３は、図１の装置において使用することができる多重セグメント遅延線のブロック図、図４は、図３の遅延線において使用できる遅延線セグメントの一実施例を示す図、図５は、図３の遅延線において使用できる遅延線セグメントの別の実施例を示す図、図６は、図１の装置において使用できる本発明による位相検出器を示す図、図７は、図６の位相検出器において使用できるエツジ検出器を示す図、図８は、図６の位相検出器において使用できる充電ポンプの入力信号に対するロジックを示す図、図９は、図１の装置において使用できる遅延線の充電ポンプおよび１の利得のバッファの全体的ブロック図、図１０は、図９の充電ポンプおよびバッファの一実施例を示す図、図１１は、図６のトランスバレントなラッチの一実施例を示す図、図１２は、本発明によるフィードバック制御された同期遅延線の別の実施例のブロック図、図１３は、図１２の装置に含まれる充電ポンプの別の実施例の一部を示す図、図１４は、本発明によるフィードバック側御された同期遅延線の更に別の実施例の一部のブロック図、図１５は、図１４の装置において使用できるコントローラの一部のブロック図、図１６は、図１４および図１５の装置により受取ることができる信号、同装置内にあり得る信号、およびこの装置により生じ得る信号に対する波形タイミング図、図１７は、図１４の装置において使用できるコントローラの第２の部分のブロック図、図１８は、図１４の装置において使用できるセーブおよび復元要素のブロック図、図１９は、図１４の装置において使用できる本発明による位相検出器を示す図、図２０は、図１９の位相検出器において使用できる充電ポンプの信号ジェネレータに対するロジックを示す図、図２１は、遅延線の充電ポンプ、１の利得のバッファおよび図１４の装置において使用できるマルチプレクサの全体的ブロック図、図２２は、図１４の装置において使用できる図２１の遅延線充電ポンプ、１の利得のバッファおよびマルチプレクサの一実施例を示す図、図２２Ａは、図２２の充電ポンプの一部を示す図、図２３は、図２２の装置において使用できる演算増幅器の基準構成要素の一実施例を示す図、図２４は、図２２の装置において使用できるマルチプレクサの一実施例を示す図、図２５は、図１４の装置において使用できるコンパレータの一実施例を示す図、図２６は、図１４の装置において使用できる電荷検出器の一実施例を示す図、図２７は、本発明による電力低下を許容するセーブおよび復元構成要素を用いるフィードバック制御システムの別の実施例のブロック図、および図２８は、本発明による電力低下を許容するセーブおよび復元構成要素を用いる制御システムの別の実施例を示す図である。

（実施例）まず、幾つかの図面において同じ参Ｊに１番号が類似即ち対応する部品を示す図面において、図１ではアナログ・クロック信号ジェネレータとして使用される、クロック１２からのクロック信号人力ＣＬＫを受取る同期遅延線１０が示される。

図２に示されるクロック信号ＣＬＫが、２除算要素１４へ与えられる。２除算器１４は、２で除算されたクロック信号ＰＨＩＩおよびＰＨ１２を生じ、その各々はセグメント化された遅延線１６の入力へ与えられる。信号ＰＨＩＩおよびＰＨ１０は、相互に１８０°位相がずれている１、遅延線１６は、以下に述べるように、フィードバック制御信号として充電ポンプ１８により生じる基準電圧Ｖ□７により制御される。

図３に示されるように、遅延線１６は複数の遅延線セグメント２０〜５０を含む。この各遅延セグメントは、頂部の信号人力ＩＴＯＰと、頂部の信号出力０ＴＯＰと、底部の信号入力ＩＢＯＴと、底部の信号出力０ＢＯＴと、反転タップ信号出力ＮＴＡＰとを有する。信号ＰＨＩＩおよびＰＢｒ３は、各遅延セグメントの入力し及びＭ（又はＭ及びＬ）へ与えられて、出力信号０ＴＯＰまたは０ＢＯＴのどちらを出力ＮＴＡＰにおけるタップ信号を生じるため使用されるべきかを選択する。この各遅延セグメントは、ＩＴＯＰおよびＩＢＯＴ入力で受取られた信号に対して遅れを生じ、この遅れた信号がそれぞれ出力０ＴＯＰおよび０ＢＯＴに生じる。この遅れの値は、遅延セグメントのＶ□２人力により制御される。

１６の遅延線セグメントが図３に示されるが、これは本例では、図２に示されるように、４つの別個の位相を有するクロック信号Ｄ％Ｅ、Ｆ、Ｇを得ることが望ましいためである。これは、ある遅延線セグメント即ちタップから出力信号を得ることにより行われる。各場合において、タップ出力は、信号ＰＨＩＩおよびＰＨ１２の状態により選択される如き頂部０ＴＯＰか底部セグメント出力の１つである。図４および図５に示されるように、各遅延線セグメントＮＴＡＰ出力がインバータ１１４により反転された信号を生じ、このため反転されないタップ出力信号を生じるためにＮＴＡＰ出力における別のインバータ５２．５４．５６．５８．６０または６２を設けることが必要である。タップ信号Ａは、第４のセグメント２６およびインバータ５４により生じる。タップ信号Ｂは、第８のセグメント３４およびインバータ５６により生じる。タップ信号Ｃは、第１２のセグメント４２およびインバータ６０により生じる。クロック信号ＣＬＫが生じ、出力クロック信号り、Ｅ、Ｆ、Ｇとしてこのクロック信号の４つの等しい位相を得ることが望ましい図２に示されるように、これはそれぞれ元のクロック入力信号ＣＬＫから得られるタップ信号Ａ％Ｂ、Ｃを生じることにより行うことができる。

図１に示されるように、クロック入力信号り、Ｅ、Ｆ、Ｇは、組合わせにより適当な組合わせ信号Ａ、Ｂ、Ｃにより得ることができる。例えば、これは、論理ゲート６４．６６．６８．７０を用いて行うことができる。信号りは、信号Ｃの逆数と信号Ｂの逆数と信号Ａの逆数とのＡＮＤである。信号Ｅは、信号Ｃと信号Ｂの逆数と信号ＡのＡＮＤである。信号Ｆは、信号Ｃの逆数と信号Ｂと信号ＡのＡＮＤである。、信号゛Ｇは、信５；゛Ｃとｆ＋ｊ　号’　Ｂと信シ；ＡとのＡＮＤである９、あるいはまた、図２にＳＨＮタップ信号Ａ、Ｂ、Ｃの場合は、信号Ｃは出力信号り、Ｅの生成のため使用される必要はないが、信号Ｃのみは出力信号Ｇを決定することができ、タップ信号Ａは出力信号Ｆの生成のため使用される必要がない。別の所要の出力が別のタップを必要とする。

図１に示されるように、遅延線１６は位相検出器７２のみに与えられる４つの他の信号を生成する。これらの信号は、第２の遅延セグメント２２からのタップ信号ＴＡＰ２を、第９の遅延セグメント３６からのタップ信号ＴＡＰ９を、第１４の遅延セグメント４６からのタップ信号ＴＡＰ１４を、また第１６の遅延セグメント５０からの出力信号Ｂ　ＯＴ　Ｅ　Ｎ　Ｄである。位相検出器７２は、これらの信号を位相または周波数エラーについて調べて、制御信号ＰＤ、ＣＤ、ＮＰＵおよびＮＣＵを生じて遅延線１Ｇを制御し位相即ち遅延を調整する。更に、出力信号ＰＤＳＣＤ、ＮＰＵおよびＮＣＵが充電ポンプ１８へ与えられ、このポンプが応答して電圧制御信号Ｖ　Ｒ！　Ｆを生じる。遅延線１６の各セグメント２０〜５０に与えられる電圧制御電圧Ｖ　ＲｇＦが、遅延線１６を介して総遅延量を制御する。

図３および図４に示されるように、遅延線セグメント２０〜５０の各々は２つの信号人力ＩＴＯＰおよびＩＢＯＴ（それぞれ、頂部入力と底部入力）を有し、２つの遅延出力信号０ＴＯＰおよび０ＢＯＴ　（それぞれ、頂部出力および底部出力）を生じる３１図４に示されるように、この２つの出力信号０ＴＯＰおよび０ＢＯＴは２つの交差ＮＯＲゲート７６．７８により生じることができる。図４に示されるように、制御電圧入力Ｖ□２は可変抵抗として慟（ＦＥＴ（電界効果トランジスタ）８０．８２へ与えられる。、、ＦＥＴ８０のソースはＮＯＲゲート７８の出力と接続されるが、ＦＥＴ８２のソースはＮ　ＯＲゲート７６の出力と接続される。ＦＥＴ８４〜１０６の各々は、そのドレーンおよびソースが一緒に、例えばグラウンドに接続される。ＦＥＴ８４〜９４の各々のゲートはＦＥＴ８０のドレーンに接続されるが、ＦＥＴ９６〜１０６の各々のゲートはＦＥＴ８２のドレーンに接続される。従って、ＦＥＴ８４〜１０６は、それぞれＦＥＴ８０．８２のグラウンドとドレーン間のコンデンサとして働く。このように、制御電圧Ｖ　Ｘ　Ｉ　Ｐは動作速度を制御し、このため、遅延線セグメント２０〜５０の各々により遅れが生じる。図４において、Ｖｏ、はＦＥＴ８０．８２により与えられる抵抗を制御することによりこれを行う。ＭＯ３ＦＥＴ８０．８２の抵抗値を変えて、ＮＯＲゲート７６．７８によりそれぞれ明らかなＭＯ３ＦＥＴ８４〜９４および９６〜１０６からの容量性の有効負荷量を変化させ、これにより遅延を制御する。

この抵抗値を増すと、ＮＯＲゲート７６．７８における有効容量性負荷が減少し、これによりＮＯＲゲートの動作速度を増加し、遅延線セグメントにより生じる遅れを減少する。

遅延線セグメント２０〜５０の各々に対する２つの他の入力は、信号ＰＨＩＩおよびＰＢｒ３である。図２に示されるように、これらの信号は遅延線セグメント２０〜５０の各々お入力り、ＭまたはＭ、Ｌに交互に与えられる。図４において、入力Ｍに与えられた信号はＦＥＴ１０８のゲートに与えられるが、入力しに与えられた信号はＦＥＴｌｌ０のゲートに与えられる。信号ＰＨＩ２がローである時信号ＰＨＩＩがハイであり、またその反対であるため、如何なる時もＦＥＴ１０８および１１０の一方のみが切換えられることになる。信号ＰＨＩＩおよびＰＢｒ３は、ＦＥＴ１０８またはＦＥＴｌｌ０へアクティブ状態で与えられるならば、このＦＥＴをオンにする。ＦＥＴ１０８がオンになると、セグメント出力信号０ＴＯＰが反転され、セグメントのＮＴＡＰ出力に生じる。その代わり、ＦＥＴｌｌ０がオンに切換えられるならば、出力信号０ＢＯＴが反転され、セグメントのＮＴＡＰ出力へ与えられる。

図面の各要素により示される番号（基準番号以外）はそれらのサイズを示す。

例えば、ＦＥＴ８０は番号２０が付され、これは１−１／２ミクロンの最小チャンネル長さ、有効長さ０．８５ミクロンを持つ２０ミクロン幅のトランジスタを示す。２つの番号を持つＦＥＴ８４は、１８−１／２ミクロンの幅および２０ミクロンの長さであることが示され、結果として有効長さが２０−　（１，５−０゜８５）’＝１９．３５となる。ドレーンとソース間のＦＥ前記号に別の斜めスラッシュで描かれたＦＥＴ　（ＦＥＴ１１２の如き）はＰ−チャンネルであるが、付加的なスラッシュのないＦＥＴ　（ＦＥＴ８４の如き）はＮ−チャンネルである。文字９および４ｈを持つＮＯＲゲート７６は、９ミクロン幅のＰ−チャンネル・トランジスタと、４．５ミクロン幅のＮ−チャンネル・トランジスタを有する（記号４ｈは４．５即ち４−１／２を意味する）。別の例として、文字６と６を持つインバータ１１４は、６ミクロン幅のＰ−チャンネル・トランジスタと６ミクロン幅のＮ−チャンネル・トランジスタとを有する。上向き矢印（例えば、１１５）は、供給電圧との接続を示す。下向きの透けた三角形は、グラウンドとの接続を示す。特定の構成要素サイズは、例示としてのみ示され、本発明はこれに限定されるものとは見做されない。

あるいはまた、図５に示されるように、１つの遅延線セグメントは、各々が共通信号Ｖ　Ｈｇ　ｐの如き適当な基ガハ信号により制御される電圧制御された遅延回路１２０．１２４の類からなることができる。それぞれ人力ＭおよびＬにより制御される制御スイッチ１２６、〕、２８は、どの出力信号０ＴＯＰまたは０ＢＯＴがＮＴＡＰ出力に対してインバータ１３０に与えられるかを決定するため使用される。−例として、交差したＮＯＲゲート７６．７８の代わりに２対のインバータを使用することができ、１対の各インバータが直列に接続され、各対がポートＩＴＯＰと０ＴＯＰ間またはＩＢＯＴと０ＢＯＴ間に接続される。

図３に示される装置は４位相の出力信号を与える。８位相の出力システムの場合は、タップは第２のセグメント２２、第４のセグメント２６、第６のセグメント３０、第８のセグメント３４、第１０のセグメント３８、第１２のセグメント４２、および第１４のセグメント４６から得ることができる。このような各タップは、（論理ゲート６４．６６．６８．７０とは異なるロジックを用いて）出力信号を生じるロジック、および位相エラーの検出のための位相検出器７２の双方に与えられることになる。例えば、４位相の出力信号がユーザにより要求されるならば、使用された遅延線セグメント数は４の整数倍であり得る。しかし、使用されるセグメント数はまた、各遅延線１６のセグメント２０〜５０を介する電圧制御され遅れに対する最大値および最小値により決定されることになる。セグメント数の選定は、主としてユーザにより要求される出力位相数および個々の遅延要素即ちセグメントの制限に基（ことになる、。

位相検出２７ｉＴ２についてのこれ以上のｐ細は図６に示される。セグメント５０の出力ＢＯＴＥＮＤおよび分割器出力ＰＨＩＩは、それぞれエツジ−トリガーされたＤタイプ・フリップ７０ツブ１３２のデータおよびトリガー人カへ与えられる。フリップフロップ１３２のＱ出力からの真の信号に加えてラッチ１３８からのＦＯＲＣＥ　Ｇｏ　ＦＡＳＴＥＲ信号に対する偽の状態は、ＮＡＮＤゲート１３４からの偽の状態出力を生じる。従って、ＮＡＮＤゲート１３４により生じる反転したＧｏ　５ＬＯＷＥＲ信号は真即ちローに保持される。フリップフロップ１３２のＮ０Ｔ−Ｑ出力は、ＮＯＲゲート１３６の１つの入力へ与えられる。

フリップフロップ１３２のＮ０Ｔ−Ｑ出力から、および（または）ラッチ１３８からのＦ　ＯＲＣＥ　Ｇ　ＯＦ　Ａ　Ｓ　Ｔ　Ｅ　Ｒ信号におけるの論理的に真の信号は、ＮＯＲゲート１３６から偽の状態出力を生じる。Ｎ　ＯＲゲート１３６により生じる反転Ｇｏ　ＦＡＳＴＥＲ信号は、その時真理ちローに保持される。従って、分割されクロック信号ＰＨＩＩの立ち上がりエツジはフリップ７０ツブ１３２をトリガーするが、セグメント５０の出力信号ＢＯＴＥＮＤはハイであり、ラッチ１３８からのＦＯＲＣＥ　ＧＯＦＡＳＴＥＲ信号により無効化されなければ、反転したＧＯＦＡＳＴＥＲ信号はアクティブ状態となる。さもなければ、反転ＧＯＦＡＳＴＥＲ信号はアクティブ状態となる。Ｇｏ　５ＬＯＶＥＲ信号とＧＯＦＡＳＴＥＲ信号の双方はａシック１４０に対する入力として与えられる。

また、反転ＰＨＩＩ信号は、パルス・ジェネレータ１４２に与えられる。パルス・ジェネレータ１４２は、ローとなる信号ＰＨＩＩに応答して、１つの負の真の出力パルスを生じる。パルス・ジェネレータ１４２は、立ち上がりエツジを受取ると同時に、その遅延された反転信号により受取った信号をＮＡＮＤすることによりパルスを生じる。パルス幅はこの遅れに等しい。しかし、どんなパルス・ジェネレータもパルス−ジェネレータ１４２として使用することができる。このパルスおよびその逆数もまたロジック１４０へ与えられる。ロジック１４０は、充電ポンプ１８を制御するためこの時与えられる制御信号ＣＤ１ＰＤ１ＮＰＵ、ＮＣＵに対して適当なレベルを生じる。信号ＣＤ％ＦＤ％ＮＰＵ％ＮＣＵの状態に応答して、充電ポンプ１８はポンプアップ、ポンプダウン、チャージアップあるいはチャージダウンを行う、。

先に述べたように、Ｇｏ　５ＬＯＷＥＲ信号およびＧｏ　ＦＡＳＴＥＲ信号の状態を制御することができ、トランスバレントなラッチ１３８を反転することによりフリップフロップ１３２の出力が無効化され、これがＦＯＲＣＥ　ＧＯＦＡＳＴＥＲ信号を生じる。この信号の生成について以下に述べることにする。

位相検出器７２もまた、立ち上がりエツジ検出器１４４．１４６．１４８を含む。

このエツジ検出器１４４．１４６．１４８の各々は、そのトリガー人力がロー（偽）に保持されなければ、ある信号における立ち上がりエツジの検出と同時にロー即ち真の出力信号を生じる。このエツジ検出器は一度図７に示される。図７に示されるように、ＮＡＮＤゲート１５０．１５２は、有効な形態で非Ｓ、非Ｒの１つのＱ出力フリップフロップに交差結合される。立ち上がりエツジが検出されるべき入力信号は、ＮＡＮＤゲート１５０の１つの入力およびＮＡＮＤゲート１５４の１つの入力へ与えられる。同様な構成を図６のフリップフロップ１５６として使用することができる。しかし、ＮＡＮＤゲート１５２の１つの入力に与えられるトリガー信号がローに保持されるならば、入力信号のエツジは図７のエツジ検出器により検出することができない。あるいはまた、他のエツジ検出器もエツジ検出器１４４．１４６．１４８として使用することができる。

エツジ検出器１４４．１４６．１４８はまとめて、セグメント化された遅延線１６の適正な動作についての検査として一連の立ち上がりエツジがある予め定めた所定の順序で現れるかどうかを判定する。図６の構成では、３つの遅延線１６のセグメントからタップが取得され、遅延線１６内の立ち上がりエツジの適正な順序付けについて検査される。図３に示されるように、第２のセグメント２２の５２のＮＴＡＰ出力を反転することにより信号ＴＡＦ’２が取得される。信号ＴＡＰ９は、第９のセグメント３６の５８のＮＴＡＰ出力を反転することにより取得される。信号ＴＡＰ１４は、第１４のセグメント４６の６２のＮＴＡＰ出力を反転することにより取得される。信号ＴＡＰ２は入力信号として、信号ＰＨ１１はトリガー信号として、エツジ検出器１４４に与えられる。信号ＴＡＰ９は入力信号として、またエツジ検出器１４４の出力の反転はトリガー信号として、エツジ検出器１４６へ与えられる１、信号ＴＡＰ１４は人力信号として、またエツジ検出器１４６の出力の反転はトリガー信号として、エツジ検出器１４８へ与えられる。従って、エツジ検出器１４６は、エツジ検出ｒ１１４４がその入力信号ＴＡＰ２における立ち上がりエツジを最初に検出しなければ、その入力信号ＴＡＰ９における立ち上がりエツジの存在を表示することはない。同様に、エツジ検出器１４８は、エツジ検出器１４６がその入力信号ＴＡＰ９における立ち上がりエツジを最初に検出しなければ、その入力信号ＴＡＰ１４における立ち上がりエツジを検出することはない。

分割されたクロック信号ＰＨＩＩは、トランスバレントなラッチ１３８のＧ即ちクロック人力へ与えられる。信号ＰＨＩＩがアクティブ状態（ハイ）にある間、ラッチ１３８の出力は受取ったデータを通すように変化する。この条件下では、ラッチ１３８の出力Ｎ０Ｔ−Ｑはこの時そのデータ人力りと等しい。信号ＰＨ１１が非アクテイブ状態（ロー）である間、ラッチ１３８はその前の値を保持し、その出力Ｎ０Ｔ−Ｑは、そのデータ人力りに何が現れようとも変化しないまま（ＮＯＴ−Ｑ零Ｎ０Ｔ−Ｑ）である。これは、ラッチ１３８が「トランスバレント」であることにより示されることである。ラッチ１３８の出力Ｎ０Ｔ−Ｑは、そのクロック人力Ｇがアクティブ状態即ちハイの状態にある間のみ、その時のデータ人力りを反映するように更新される。エツジ検出器１４４は、アクティブ状態になる信号ＰＨＩＩによりトリガーされる。非アクテイブ状態になる信号ＰＨ■ １がラッチ１３８を閉路する。このため、エツジ検出器１４４．１４６．１４８からの出力は、信号ＰＨＩＩがアクティブ状態を維持しなければ、ラッチ１３８の出力に影響を及ぼすことはない。

従って、信号ＰＨＩＩが真即ちハイの状態を維持する間、立ち上がりエツジが信号ＴＡＰ２、ＴＡＰ９およびＴＡＰ１４においてこの順序で連続的に検出されるならば、信号ＦＯＲＣＥ　ＧＯＦＡＳＴＥＲはアクティブ状態に保持されない。

上記の順序でのこれらのエツジのどれかの検出ができないことは、３６０’のある奇数の整数倍の位相エラーの存在を示す。このようなエラー条件を表示して補正するため、信号ＦＯＲＣＥ　ＧＯＦＡＳＴＥＲはアクティブ状態即ち真の状態に保持される。

図６において、エツジは、第２のセグメント２２、第９のセグメント３６および第１４のセグメント４６からのタップについて検出される。その代わり、どれか３つの遅延線１６のセグメントからのタップを使用することができ、これらのタップが、その対応するセグメントが遅延線に現れる順序で立ち上がりエツジに対する位相検出器７２のエツジ検出を対応させることにより検査される。しかし、最初のセグメント２０および最後のセグメント５０は、この目的のためには使用できない。これは、信号ＰＨＩＩが最初のエツジ検出器１４４をトリガーするため使用される故であり、その結果信号ＰＨＩＩのエツジがこれらセグメントのいずれかからのタップのエツジと略々同時となり得るようにする。また、３つではなく唯２つのタップおよび２つのエツジ検出器が、この目的のために有効に使用することができる。更に、３つ（以上）のタップおよび３つ（以上）のエツジ検出器の使用が好ましい。例えば、１つのタップが第４のセグメント２６および第１４のセグメント４６の各々から得ることができる。このような構成に対するコンピュータ・シミュレーションでは、３６０°の９倍までのエラーの検出ができるが１１倍以上はできないことが判った。また、１６セグメントの遅延線の第４のおよび第８のセグメントからのタップに関わるコンピュータ・シミュレーションでは、３６０°の９倍までは位相エラーを検出できるが１１倍以上はできないことが判った。１６セグメントの遅延線の以降の対のセグメントからのタップのコンピュータ・シミュレーションは、３６０’の位相エラーの１０倍以上、即ち、３および１１１２および１３．２および３．２および５、および２および１４倍のエラーの検出は行わないことが判った。

ロジック１４０は、重なりの発生を避ける如き、充電ポンプ１８で使用する制御信号ＣＤ、ＰＤ、ＮＰＵ、ＮＣＵを生じるように受取ったパルス、ＧＯ３Ｉ−ＯＷＥＲおよびＧＯＦＡＳＴＥＲ信号を条件付ける。ロジック１４０が図８において更に詳細に示される。トランジスタ１７４．１７６．１７８、］、８０、およびインバータ１８２．１８４が、反転および非反転信号ＰＵＬＳＥが重ならないことを保証する。このため、充電ポンプ１８は、（制御信号Ｖ□、を変化させる）ポンプ動作の間は（無効寄生キャパシタンスまで）充電しない。

充電ポンプ１８は、図９に更に詳細に示される。図９に示されるように、充電ポンプ１８は、整合された電流ソース１５８．１６０、演算増幅器１６２および４つの制御されたスイッチ１６４．１６６．１６８．１７０を含む。増幅器１６２は、図９に示される如きｌの利得の形態で接続された１つの演算増幅器である。

電流ソース１５８．１６０の各々は、電流ｉ。を生じる。コンデンサ１７２は、ノードＺと供給電圧（図９および図１０に示される如き）あるいはグラウンド間に接続することができる。負の論理信号ＮＣＵがロー即ちアクティブ状態にある時、スイッチ１６４は閉路され、ソース１５８またはノードＹのどこかにおける寄生キャパシタンスがＶ□、に充電する。負の論理信号ＮＰＵがロー即ちアクティブ状態である時、スイッチ１６６は閉路され、充電ポンプ１８がポンプアップする。このことは、コンデンサ１７２に跨る電圧降下および制御電圧Ｖ□、が増加することを意味する。信号ＦＤがハイ即ちアクティブ状態である時、充電ポンプ１８はポンプダウンする。コンデンサ１７２に跨る電圧、従って制御電圧ＶＲＫＦは低下される。信号ＣＤがハイ即ちアクティブ状態である時、スイッチ１７０は閉路され、ソース１６０またはノードＸのどれかにおける寄生キャパシタンスをＶ□、まで充電する。

信号ＮＣＵおよびＣＤは、特に充電ポンプ１８がポンプ動作しない、即ち制御電圧’Ｖ　ｌｌＨｐを充電しない時、充電ポンプ１８における寄生効果を無効化する、特にソース１５８．１６０の寄生キャパシタンスを放電して有効に打ち消すために使用される重ならない相補信号である。さもなければ、このような寄生キャパシタンスに蓄えられた電荷はコンデンサ１７２を充電することができ、制御電圧Ｖ　Ｒｇ　ｐに誤った変化を生じる。先に述べたＪ　ｏ　ｈ　ｎ　ｓ　ｏ　ｎおよびＨｕｄｓｏｎの論文、第ＶＩ章、１２２１〜１２２２ページ、および図８は、参考のため本文に引用されるその電流ソースの寄生キャパシタンスにより生じるエラーに対する電位について論述する。更に、スイッチ１６６．１６８は、それぞれＭＯ８Ｉ−ランンスタとして構成される時、これもノードＸおよびＹを予め充電することにより無効化される寄生容量性結合効果を有する。この事１１「充電はスイッチ１６４．１７０を閉路することにより行われる。。

充電ポンプ１８の１つの構成が図１０に示される。

制御電圧Ｖ　ＲＥＦは、遅延線１６の速度をＣＴＬＳＵＲＵため充電ポンプ１８により生成される。。

エツジ検出器１４４．１４６．１４８は、特に元のタロツク信号ＣＬＫの周期の奇数倍の出力信号の位相エラーに対処することを意図する。クロック信号ＣＬＫの周期の（奇数ではなく）偶数倍が下記の理由でこれらエツジ検出器により考察される必要がない。除算器１４は、２で除算されるクロック信号ＰＨＩＩおよびＰＨ１２を生じる。両方の信号ＰＨＩＩ、ＰＨ１２は、遅延線１６により受取られる。しかし、これら信号の一方ＰＨＩＩのみが、位相検出器７２により受取られる１、従って、実際に、遅延線１６の１１分（信号ＰＨＩＩを使用する１１分）のみがエラー検出のため使用される種々のタップを生じるため使用される。しかし、位相検出器７２は信号ＰＨＩ２を受取らないため、位相および周波数のエラー補正は各ＰＨＩｌサイクル毎に、あるいは位相検出器７２が動作する時間の半分のみ（他のＣＬＫサイクル毎に）行うことができる。この遅れを避け、また位相および周波数エラーの更に早い補正を行うために、別の位相検出器７４を使用することができる１、別の位相検出器７４を含む本発明による同期遅延線の別の実施例１１が図１２に示される。この別の位相検出器７４は、図１２に示される如く分割クロック信号ＰＨＩＩを受取る代わりに信号ＰＨ１２が受取られることを除いて、図６乃至図８および図１１に示された位相検出器と同じものである。また、第１６の遅延セグメント５０の０ＢＯＴ出力からの出力信号ＢＯＴＥＮＤを受取る代わりに、セグメント５０の０ＴＯＰ出力からの出力信号ＴＯＰＥＮＤが別の位相検出器７４により代わりに受取られることになる。更に、図１３に示されるように、充電ポンプ１８は、別の位相検出器により生じる別の制御信号ＮＣＵ２、ＮＰＵ２およびＣＤ２を収容するように修正されねばならないことになる。このような別の信号の各々毎に、このような付加的な各信号を許容するため、別のトランジスタが図１０の充電ポンプ形態に付加される。ＮＰＵ２を受取る別のトランジスタが、信号ＮＰＵを受取る現在あるトランジスタと並列に接続されることになる。信号ＰＤ２を受取る別のトランジスタもまた、信号ＰＤを受取るトランジスタと並列に接続されることになる。信号ＮＣＵ２を受取るこの別のトランジスタは、信号ＮＣＵを受取るトランジスタと直列に接続されることになる。信号ＣＤ２を受取る別のトランジスタは、信号ＣＤを受取るトランジスタと直列に接続されることになる。他の点では、別の位相検出器７４の動作は先に述べた位相検出器７２の動作と同じである。

入力するクロック信号が停止するか、あるいはアナログ成分を生じる基準電圧Ｖ　ＲＢ　ｐが遮断されるならば、同期遅延線１０が動作を停止する。この動作の再開と同時に、基準電圧ＶＲＩＩＦの適当なレベルを予め定める際の比較的大きな遅れが存在し得る。このような遅れを避けるため、図１４の装置においては、基準電圧Ｖ□、の値が実際に、通常動作の再開と同時に使用されるようディジタル化されて格納される。格納されたＶ　＠　！ｐの値のフィードバック・ループへのこのような挿入は、必要な値に妥当に近い基準電圧ＶＩＩＩＩ、の値による動作を再初期化する。

基準電圧Ｖ□、のこのような格納および提供は、図１４乃至図２８の装置によって行われる。

図１４は、図１の同期遅延線の一部を示し、基準電圧ＶＨｙの動作値の格納および復元のための別の構造が設けられている。しかし、このような付加的な構造はまた、位相検出器７２および７４の一方または両方を用いて、図１２の装置において使用することもできる。また、図１４の装置のある部分は、図２７の位相同期ループの如きフィードバック制御システｔ・に対するフィードバック制御値をセーブし復元するため使用することもできる。更に、図２８に示されるように、図１４の装置のある部分は、例えシステムがフィードバック制御システムでな（とも、図２８に示されるシステムの如き信号制御システムに対する制御値をセーブし復元するために使用することもできる。図１４の装置のある部分はまた、Ｂａｚｅｓ、およびＪｏｈｎｓｏｎおよびＨｕｄｓｏｎの上記のシステムにおける使用することもできる。しかし、以降の論語の目的のためには、図１４の構造が図１の装置の一部をなすことが判るであろう。

図１４において、分割されたクロック信号ＰＨＩＩおよびＰＨ１２は、これも基準電圧Ｖ、、ｌＦを受取る遅延線１６へ与えられる。第２の遅延装置２２、第９の遅延装置ｉ’１１３６および第１４の遅延装置４６によりそれぞれ生じるタップ信号ＴＡＰ２、ＴＡＰ９およびＴＡＰ１４は、遅延線１６により生成され、位相検出器１８６へ与えられる。遅延装置５０からの出力の最下信号０ＢＯＴもまた、信号ＢＯＴＥＮＤとして位相検出器１８６へ与えられる。位相検出器１８６はまた、分割りＤツク信号ＰＨＩＩを受取る。これら信号に応答して、位相検出器１８６は、充電ポンプおよび演算増幅器１８８へ制御信号ＰＤＸＣＤ、ＮＰＵ、ＮＣＵを与える。位相検出器１８６の動作は、図】の位相検出器７２の動作と類似している。充電ポンプおよび演算増幅器１８８の動作は、図１の充電ポンプおよび演算増幅器１８の動作と似ている。いずれの場合も、相違は以下に論述される。通常動作の間、充電ポンプおよび演算増幅器１８８により生じる信号は、基準電圧Ｖ□、として使用されることになる。この出力信号は、２対１マルチプレクサ１９０へ与えられる。マルチプレクサ１９０の出力は、基準電圧Ｖ、＠、をフィードバック制御として遅延線１６および充電ポンプおよび演算増幅器１８８へ与える。

図１４の装置もまた、セーブ／復元構成要素１９２を含む。セーブ／復元構成要素１９２は、はしご抵抗１９４と、このはしご抵抗１９４から分割信号を受取るマルチプレクサ１９６と、このマルチプレクサ１９６を制御するカウンタ１９８と、このカウンタ１９８をｍ１ｌＸするコンパレータ２００とを含む。コントローラ２０２によるこのような制御は、受取る制御信号ＮＰＷＤＩＮおよびＮＲＥＳＥＴに基いている。入力制御信号ＮＰＷＤＩＮおよびＮＲＥＳＥＴはそれぞれ、システムに対する低電力モードに入るかこれを抜けるか、またこのモードを無効化するシステム全体のリセットが生じたかを表示する。入力制御信号ＮＰＷＤＩＮおよびＮＲＥＳＥＴに応答して、コントローラ２０２は、図１５および図１６に示される如き制御信号ＮＨ２ＶＴＰＷＤ、ＮＨ２ＣＰＰＷＤおよびＨ２ＶＬＴＶＲを生じる。図１５で判るように、信号ＮＨ２ＣＰＰＷＤは信号Ｈ２ＶＬＴＶＲの反転である。図１７に示されるように、コントローラ２０２はまた、分割クロック信号ＰＨＩＩおよび制御信号ＮＨ２ＣＰＰＷＤに応答してクロック信号ＰＨ１３およびＰＨＩ４を４１：、しる４、シかし、信号ＰＨＩＩが図１７の装置に与えられる前にバッファされることが望ましい、。

コンパレータ２００には、マルチプレクサ１９０およびマルチプレクサ１９６により与えられる信号が提供される。コントローラ２０２からの制御信号ＮＨ２ＣＰＰＷＤにより可能状態にされるならば、コンパレータ２００はマルチプレクサ１９０とマルチプレクサ１９６の各出力信号を比較し、比較信号ＵＰを生じる。

信号ＵＰは、カウンタ１９８に対するアップ／ダウン制御信号として働（。信号ＵＰは、マルチプレクサ１９６の出力がマルチプレクサ１９０の出力より小さな値を持つ時ハイの状態になって、カウンタ１９８を増分する。さもなければ、カウンタ１９８は減分される。通常の動作中、マルチプレクサ１９０は充電ポンプおよび演算増幅器１８８の出力を基準電圧Ｖ□、として生じる。カウンタ１９８により受取られるクロック信号ＰＩ（１３およびＰＨＩ４は、カウンタ１９８のこのような更新の周波数を決定する。カウンタ１９８は、マルチプレクサ１９６に対するどの入力がこのマルチプレクサの出力に現れるかを決定する。カウンタ１９８の値における変化は、マルチプレクサ１９６に対する選択された入力を結果として生じる。図１４の装置においては、加算するカウンタ１９８がマルチプレクサ１９６をしてはしご抵抗１９４の出力線のその選択を増分値を持つ出力線へ変更し、カウンタの減算は減分された値の選択を生じることになる。あるいはまた、カウンタ１９８のより大きなカウントは、より低いはしご抵抗１９４の出力値の選択を生じ得る。低電力モードの間、またこの低電力モードからの回復中基環電圧Ｖ０．を復元する時、基準電圧Ｖ□、の値が信頼できず比較が不要であるため、コンパレータ２００はコントローラ２０２からの信号ＮＨ２ＶＴＰＷＤにより不能状態にされる。このように、装置が低電力モードにある時、コンパレータ２００において電力が浪費されない。低電力モードあるいは入力するクロック信号ＣＬＫの喪失の間最初に、同じ理由により、はしご抵抗１９４がコントローラ２０２からの信号ＮＨ２ＶＴＰＷＤにより制御されるＣＭＯＳスイッチ２１３により不能状態にされる。低電力モードからの回復中、マルチプレクサ１９０は〕、−（電圧Ｖ□、としてマルチプレクサ１９６の出力信−；ＶＲＬＡＤを通し、これにより基準電圧■□、をその節減値に復元するが、これは充電ポンプおよび演算増幅器１８８がこの取得のため信頼し得る出力を持たないためである。

しかし、図１６に示されるように、信号Ｎ）！２ＶＴＰＷＤの立ち上がりエツジが信号ＮＨ２ＣＰ　ＰＷ［）のそれよりも前に生じ、そのため充電ポンプおよび演算増幅器１８８が不能状態にされマルチプレクサ１９０がはしご抵抗出力を選択する間はしご抵抗１９４が再び可能状態にされるようにする。従って、信号ＮＨ２ＶＴＰＷＤの立ち上がりエツジと信号ＮＨ２ＣＰＰＷＤの連続する立ち上がりエツジ間の時間中、マルチプレクサ１９６からのはしご抵抗１９４の出力信号ＶＲＬＡＤがマルチプレクサ１９０により選択され、コンパレータ２００が信号ＵＰを生じてカウンタ１９８を調整する。しかし、図１７に示されるようにクロック信号ＰＨ１３およびＰ）（１４が依然として信号ＮＨ２ＣＰＰＷＤにより不能状態にあるため、信号ＵＰはまだカウンタ１９８を増分も減分も行わない。はしご抵抗１９４の代わりに電圧または電流分割器を使用することもできる。

変化検出器２０４は、位相検出器１８６から信号ＮＰＤＮおよびＮＰＵＰを受取る。図２０に示されるように、信号ＮＰＤＮは信号Ｇｏ　ＦＡＳＴＥＲと対応し、信号ＮＰＵＰは信号Ｇｏ　５ＬＯＷＥＲと対応し、各々がバッフ７リングによる。信号Ｇｏ　ＦＡＳＴＥＲおよび信号ＧＯ５ＬＯＶＥＲがそれぞれ変化する時、このことは、図１４の装置が電力低下モードから回復して入力するクロック信号ＣＬＫにロックされたことを示す。このような回復は、変化検出器２０４により生じる信号Ｐ２ＣＨＧに反映されることになる。

上記の制御信号のあるものの相対的タイミングが図１６に示される。信号ＮＰＷＤＩＮの立ち下がりエツジでパワーダウン・モードに入る。信号ＮＨ２ＶＴＰＷＤの立ち下がりエツジ、信号ＮＨ２ＣＰＰＷＤの立ち下がりエツジ（従って、信号Ｈ２ＶＬＴＶＲの立ち上がりエツジ）、および信号ＰＨ２ＣＨＧの立ち下がりエツジが、その後１つのクロック信号ＣＬＫのサイクルを生じることが望ましい。信号ＮＰＷＤＩＮの立ち上がりエツジまたは信号ＮＲＥＳＥＴの立ち下がりエツジにより電力低下モードが励起される。全電力条件を示す信号ＮＨ２ＶＴＰＷＤの立ち上がりエツジが、信号ＮＰＷＤＩＮの立ち下がりエツジ後のどちらか最初の、信号ＮＩ’ＷＤＩＮの１°Ｚ１”、、１がりエツジまたは信５；ＮＲＥＳＥＴの一部ち下がりエツジの１クロック信号ＣＬＫサイクル後に生じることが望ましい。信号ＮＨ２ＣＰＰＷＤの立ち上がりエツジ（従って、信号Ｈ２ＶＬＴＶＲの立ち下がりエツジ）が、信号ＮＨ２ＶＴＰＷＤのこのような立ち上がりエツジ後８クロック信号ＣＬＫサイクルに生じることが望ましい。８サイクルなる数は、信号ＮＨ２ＶＴＰＷＤの立ち上がりエツジ後にはしご抵抗１９４の完全な再可能化および整定のため選択され、この数は特定のはしご抵抗または使用される他の分割器の要件とともに変化し得る。本例においては、基！３ハ電圧Ｖ□２の節減値がどれだけ正確であるか、およびこれがロックするため遅延線１０をどれだけ要するかに従って、信号ＮＨ２ＶＴＰＷＤの前記立ち上がりエツジの１６乃至２００クロック信号ＣＬＫサイクル後に、信号Ｐ２ＣＨＧの立ち上がりエツジが生じる。しかし、上記のサイクル数は本例では選好され、必要に応じて変更することができる。

セーブ／復元構成要素１９２は、図１８において更に詳細に示される。はしご抵抗１９４は本例では３２の出力線を持つ３２段のはしご抵抗として示され、従ってカウンタ１９８が本例では５ビツトの２進カウンタ（２５＝３２）として示されるが、これらの値は単なる例示であり、本発明はこれに限定されると見做されるものではない。カウンタ１９８は、クロック信号ＰＨ１３およびＰＨ１４によりクロックされ、アップ／ダウン信号ＵＰの状態に従って各りロック・サイクルに１回加減算される５ビツトの２進加減算カウンタである。カウンタ１９８は、例えば、４つの全加算器および５つのクロックＤタイプ・ラッチ即ちフリップ７０ツブを含むことができ、各ラッチ即ちフリップ７０ツブは５つの並列出力ビットの１つを生じる。最下位ビットを生じるラッチは、そのデータ入力としてそれ自体の反転出力を受取ることになる。残りの４カウント・ビット毎に全加算器の１つが用いられ、最下位ビットに対する加算器は繰上げを行わなず、各全加算器の和の出力が対応するカウント・ビットに対するデータ・ラッチのデータ入力に与えられる。信号ＵＰの反転が、１つの加数人力として全加算器の各々に与えられ、他の加数が対応するデータ・ラッチの対応カウント・ビット出力により与えられ、繰上げ入力が次の下位ビットに対する全加算器の繰上げ出力により与えられる。最下位の次のビットに対する全加算器に対する繰上げ入力は、最下位ビットに対する出力により与えられる。しかし、従来の５ビツト２進加減算カウンタは、カウンタ１９８として使用することができる。

はしご抵抗１９４は、３２の出力に対して、直列に接続された３３の抵抗Ｒ３□ 〜Ｒ０のストリングを含み、出力がこのストリングの隣接する各対の抵抗間の接続点に与えられる。抵抗ストリングの一端部は、供給電圧と接続される。このストリングの他端部とグラウンド間には、信号ＮＨ２ＶＴＰＷＤにより制御されるＣＭＯＳスイッチ２１３が接続されている。本例では、３３の抵抗の各々が同じ抵抗値を持ち、３２の出力間に等しく隔てられた連続段を提供する。しかし、線間の規則的あるいは不均等な抵抗値間隔を持つどんな数の抵抗も、はしご抵抗１９４に使用することができる。更に、はしご抵抗１９４の代わりに、所要の多数の出力を生じるため、電圧または電流分割器を使用することもできる。

マルチプレクサ１９６は、バッファ２０６と、５対３２デコーダ２０８と、複数（本例では、３２）のクロックされたトランスバレント・ラッチ（各デコーダ出力毎に１つずつ）２０８と、複数のラッチ２０８により制御される３２対１セレクタ２１０とを含む。バッファ２０６は、マルチプレクサ１９６の残りにより更に容易に使用されるように、カウンタ１９８のカウント・ビット出力を増幅する。バッファ２０６は、カウンタ１９８から２進カウント信号を受取る。デコーダ２０８は、バッファ２０６からのバッファされたカウント信号を受取り、２進化カウント信号を個々の線に復号し、２進カウントにより示される信号線のみがアクティブ状態に保持される。デコーダ２０８はこれにより、５つの２進化カウント・ビットを３２の制御線に復号する。６４までの制御線を制御するようこのコードを６ビツトに拡張するか、その代わり１６までの制御線を制御するため４ビツトを使用することなどが可能である。これら３２の制御線の値は、複数のクロックされたラッチ２１０により保持される。望ましくは、デコーダ２０８の各出力線毎に１つのラッチが提供される。しかし、どんな名乗ビット・レジスタでも複数のラッチ２１０の代わりに使用することができる。ラッチ２１０および力１ンンタ１９８が共通のクロックを持つため、ラッチ２１０は、力−ンンタ１９８が更新される度に更新される。クロック信号ＰＨＩ４がハイである時、（カウンタ１９８の出力値の変化を仮定して）ラッチ２１０のみが値を変化する。トランスバレント・ラッチ２１０を用いて、デコーダ２０８のグリッチを除去し、信号ＰＨ１４がグリッチを避けるため増加する毎に出力の変化を生じることが望ましいため、クロックの適正な位相まで３２ビツト出力を遅らせる。デコーダ２０８により生成される唯１つの並行信号がハイ即ちアクティブ状態であるため、ラッチ２１０の出力の唯１つがアクティブ状態とな。例えば、バッファ２０６は、バッファされた真の出力とバッファされた反転出力をカウンタ１９８出力の各々に対して生じることができ、デコーダ２０８は、反転出力を持っ３２の５人力ＮＡＮＤゲートを含むことができ、このＮＡＮＤゲートの各入力が、特定のＮＡＮＤゲートの出力により表わされる復号値に従って、反転または非反転のいずれかのバッファされたカウンタ出力の対応するものに接続される。例えば、ＬＳＢＮＡＮＤゲートでは、ＮＡＮＤゲートに対するバッファ・カウンタ入力の各々が反転されるが、ＭＳＢ　ＮＡＮＤゲートの場合は、このＮＡＮＤゲートに対する各入力は反転されない。

図１４の位相検出器１８６が図１９において更に詳細に示される。図６と図１９の比較から判るように、位相検出器７２および位相検出器１８６は、下記の点を除いて構造および動作において同じものである。図６の位相検出器７２は信号ＣＤ、ＰＤ、ＮＰＵおよびＮＣＵを生じるロジック１４０を含むが、図１９の位相検出器１８６は、対応する場所において、信号Ｈ２ＶＬＴＶを受取り信号ＣＤ、ＰＤ、ＮＰＵ、ＮＣＵ、ＮＰＤＮおよびＮＰＵＰを生じるロジック２１４を含む。ロジック２１４は、図２０において更に詳細に示される。図８のロジック１４０と図２０のロジック２１４を比較することから判るように、構造および動作において多くの類似点が明らかである。しかし、ロジック２１４は、信号Ｈ２ＶＬＴＶを信号ＰＤおよび信号ＮＰＵの出力へ与えることができるように、２つの別のＮＯＲゲート２１６．２１８が設けられている。信号Ｈ２ＶＬＴＶは、別の入力をこれら信号に対して対応するＮＯＲゲート２２０．２２４へ与えることにより、信号ＣＤおよび信号ＮＣＵの出力へ与えられる。信号Ｈ２ＶＬＴＶのロジック２１４へのこのようなる人の実際の効果は、部分的運転停止の間、信；；。

カハイトナルコトテある。ＮＯＲ’７’−ト２１６．２１８．２２０．２２４の各々の入力に与えられたハイの信号が、これらゲートを閉路してそれぞれがロー信号を生じる。その結果、部分的な運転停止中、信号ＣＤおよびＰＤがハイに保持され、負の論理信号ＮＰＵおよびＮＣＵがローに保持されることになる。充電ポンプおよび演算増幅器１８８、スイッチ１６４．１６６．１６８．１７０はこれにより有効に閉路されて、部分的運転停止および基準電圧ｖ０２の回復中、充電ポンプおよび演算増幅器１８８を不能状態にする５、これはまた、記憶コンデンサ１７２を基準電圧Ｖ　Ｒｆｆｉ　Ｆの記憶値まで強制的に復元させる。通常動作の間、信号Ｈ２ＶＬＴＶＲはローとなり、そのためＮＯＲゲート２１６．２１８．２２０．２２４のどれかの出力に影響を与えず、その結果信号ＣＤ、ＦＤ、ＮＰＵおよびＮＣＵが影響を受けないようにする。。

また、ロジック２１４は、信号ＮＰＤＮおよびＮＰＵＰを生成する。図２０から判るように、信号ＮＰＤＮは信号Ｇｏ　ＦＡＳＴＥＲのバッファされた形態であり、信号ＮＰＵＰは信号Ｇｏ　５ＬＯＷＥＲのバッファされた形態である。信号ＮＰＤＮ、ＮＰＵＰ、ＰＨＩ　ｌおよびＰＨ１２は変化検出器２ｏ４へ与えられる。

充電ポンプおよび演算増幅器１８８、およびマルチプレクサ１９０は、図２１に全体的に示される。図示の簡略化のため、対応する図１４および図２２には示されるが、充電ポンプおよび演算増幅器１８８に対する制御信号ＮＨ２ＣＰＰＷＤの導入は図示しない。図９および図２１の比較から判るように、充電ポンプおよび演算増幅器１８および充電ポンプおよび演算増幅器１８８の構造および動作は、下記の点を除いて類似している。充電ポンプおよび演算増幅器１８８は、制御信号ＮＨ２ＣＰＰＷＤの動作により運転停止することができる。また、充電ポンプおよび演算増幅器１８８における基準電圧Ｖ。、のフィードバックはこの時マルチプレクサ１．９０を介して生じ、直接には生じない。マルチプレクサ１９０は、充電ポンプおよび演算増幅器１８８の出力においてこのフィードバック・ループに挿入されて、充電ポンプおよび演算増幅器１８８またはマルチプレクサ１９６の出力のいずれが基憔電圧ＶｋｌｌＦとして使用されるべきかを決定する。

スイッチ１６４．１６６．１６８および１７０は、先に述べたように、ロジック２１４に与えられる信号Ｈ２ＶＬＴＶＲが４つ全てのスイッチを部分的運転停止および回復動作中閉路させ得ることを除いて、図９における如く図２１において動作する。

充電ポンプおよび演算増幅器１８８およびマルチプレクサ１９０の一実施例が、図２２に更に詳細に示される。充電ポンプおよび演算増幅器１８８は、充電ポンプ１８８Ａおよび利得が１の演算増幅器１８８Ｂを含む、７図１０と異なる図２２の相違（その幾つかは先に述べた）は、電流基準を制御するため信号ＮＨ２ＣＰＰＷＤおよび充電ポンプおよび演算増幅器１８８の演算増幅器の基準値２２６を導入すること、演算増幅器の基準部分および前記制御信号を大きく許容するための充電ポンプの左側の修正、および充電ポンプおよび演算増幅器１８８の出力側にマルチプレクサ１９０を含むことを含んでいる。図２２の充電ポンプ１８８Ａの左側は、電流基準１８９を含む。電流基準１８９は、改善された安定性を得るため、望ましくは１０の図２２Ａに示された電流基準１８９Ａを含む。他の点では、図２２の構造部の構造および動作は、図１０のそれと実質的に類似している。

演算増幅器基準２２６が図２３に更に詳細に示される。マルチプレクサ１９０は図２４において更に詳細に示される。図２４に示されるように、マルチプレクサ１９０はＣＭＯＳスイッチ１９０ａ、ＣＭＯＳスイッチ１９０Ｂおよびバッファ１９０Ｃを含む。しかし、他のタイプの双投スイッチまたは２対ｌマルチプレクサもマルチプレクサ１９０として使用すルさ（女できる。

コンパレータ２００の一実施例が図２５に更に詳細に示される。正および負の入力端子は、それぞれｖｐおよびｖｌとして示される。反転出力端子が信号ＵＰを生じる。

変化検出器２０４の一実施例が、図２６に更に詳細に示される。図２６に示されるように、基準２２６は、それぞれＱ出力およびＮ０Ｔ−Ｑ出力を生じる２つのクロックＤ−タイプ・ラッチ即ちＤ−タイプ・フリップフロップを含む。ラッチ２２８．２３０の出力はＡＮＤゲート２３２．２３４の人力へ与えられ、その出力はＮ　ＯＲゲート２３６の各人力へ−ｊｊえられる。、ＮＯＲゲート２３６の出力は、インバータ２３８により反転されバッファされて信号Ｐ２ＣＨＧを生じる。

以上の論議では、同期遅延線１０に使用される本発明の一実施例が示されが、本発明は同期遅延線での使用に限定されるものではない。例えば、図２７に示されるように、本発明は位相同期ループ２４０に使用することができる。この位相同期ループおよびその動作については、参考のため本文に引用されるＦ、　Ｍ。

ＧａｒｄｎｅｒのｒＰｈａｓｅｌｏｃｋ　ＴｅｃｈｎｉｑｕｅｓＪ第２版（ＪＯｈｎ　Ｗｉ　ｌｅｙ　＆　５ｏｎｓ、Ｎｃｗ　Ｙｏｒｋ、１９７９年）に更に詳細に記載されている３１位相同期ループ２４０は、位相検出器２４２と、ループ・フィルタ２４４と、電圧制御発振器（ＶＣＯ）２４６とを含む１、入力信号は位相検出器２４２へ与えられて、これがこの信号をＶＣ０２４６により位相検出器へ与えられる基準信号と比較する。あるいはまた、ミクサあるいは乗算器を位相検出器２４２の代わりに使用することもできる。また、ループ・フィルタ２４４は、位相同期ループ２４０に含むことができるある電気装置の一般的表示である。出力がループ・フィルタ２４４から与えられるものとして示されるが、このループ出力は特定用途のため要求される如きループ２４０のどの部分からでも得ることができる。しかし、ループ・フィルタ２４４の出力がｖｃｏ２４６の動作を制御するため直接ＶＣＯへ与えられる代わりに、本発明による別の装置が提供される。

従って、マルチプレクサ２４８がループ・フィルタ２４４およびセーブおよび復元要素２５０により生じる信号を多重化する。マルチプレクサ２４８の出力は、ｖｃｏ２４６およびコンパレータ２５２へ与えられる。コンパレータ２５２はまた、セーブおよび復元要素２５０の出力が提供される。コンパレータ２５２は、ループ・フィルタ２４４の出力をセーブおよび復元要素２５０の出力と比較し、その出力を制御信号としてセーブおよび復元要素２５０へ与える。ＶＣＯ２４６およびセーブおよび復元要素２５０が図２７において共通のクロックが与えられる如くに示されるが、これらは個々にクロックすることもできる。マルチプレクサ２４８およびセーブおよび復元要素２５０は、パワーダウン信号ＰＷＤＮにより制御される。マルチプレクサ２４８、セーブおよび復元要素２５０およびコンパレータ２５２の構造および動作は、マルチプレクサ１９０、セーブ／復元要素１９２およびコンパレータ２００に対してそれぞれ先に述べたものと類似するものでよい。

凹１４乃至図２７は本発明をフィードバック制御システムに使用されるものとして示しているが、本発明はフィードバック制御の如何に拘わらず、信号制御されたシステムにおいて使用することができる。例えば、図２８に示されるように、セーブ／復元要素２５４は、マルチプレクサ２５８を介してシステム２５６の制御信号を記憶し再生することができる１、マルチプレクサ２５８は、システム２５６の出力またはセーブ／復元要素２５４の出力のいずれがシステム２５６に対する制御信号として与えられるべきかを決定する３、システム２５６は、１つ以上の出力を持ち得る。３図２７のシステｔ、における如（、システム２５６およびセーブ／復元要素２５４は、共通にクロックされあるいは個々にクロックすることができる。マルチプレクサ２５８およびセーブ／復元要素２５４の構造および動作は、マルチプレクサ１９０およびセーブ／復元構成要素１９２に対してそれぞれ先に述べたものと類似のものでよい。

ＦＥＴが選好されるが、本発明は例示したちの以外のデバイスで同様な動作をする同様な方法で構成できることを理解すべきである。例えば、図面に示されたトランジスタはＮ−チャンネルＦＥＴ、Ｐ−チャンネルＦＥＴ、ＣＭＯ８１あるいはバイポーラ・トランジスタでよい。本発明は、ＣＭＯ３，ＮＭＯ３，ＰＭＯ８、バイポーラあるいはＧａＡｓで実現することができる。図面に示された全てのトポロジは、別のトランジスタに対しても等しく同等である。更に、例示されたトポロジは広範囲の可能なデバイス形状、例えば拡散領域の長さおよび幅に対して有効である。

本発明の多くの利点のあるものは容易に理解されよう。例えば、あるクロック信号が得られる別のクロック信号の如き別の周期的信号と比較する時、３６０゜の整数倍のクロック信号の如き周期的信号における位相エラー、ならびに３６０° 以下の位相エラーの検出がｉｉＪ能である新規な位相検出器が提供される。

また、予め定めた所要の位相関係を持つように、特に３６０°の整数倍のこのような信号間の位相エラーの検出および補正力匂１■能なように、複数の異なる位相の周期的信号を生成するための新規な装置が提供される１、更に、１つの人力クロックから全てが一緒に同期される多数の内部クロック位相または副位相を生成するため使用でき、生成されたクロック信号が位相エラー、特に３６０°の整数倍の位相エラーに対して補正される新規な装置が提供される。、その結果、このような位相または副位相の生成における信頼性および精度が改善される。

また、システムの再始動と同時にこのシステムに対して保持された信号を提供するためのシステムの部分的運転停止時に制御信号を保持することができる新規な装置および方法が提供される。このような装置および方法は、より迅速な回復および制御システｔ・の部分的運転停止により生じる遅れの短縮を可能にする。このような装置および方法は、制御システｔ、の低電力動作からの改善された回復を提供することが可能である。更に、例え装置が部分的に運転停止されてもその制御値の保持が可能であり、かつこのような部分的運転停止時にも、失われた制御値の再記述の結果生じる遅延が少なくとも制限されるように、かかる部分的運転停止時のかかる値に少なくとも充分に近い制御値での装置の再始動が可能である新規な信号制御された装置が提供される。更に、予め定めた所要の位相関係を持つように補正される複数の異なる位相の周期的信号を生成することができ、この補正がかかる装置の部分的運転停止および再始動時に使用されるよう記憶することができる新規な装置が提供される。

明らかに、本文の教示に照らして本発明の多くの修正および変更力呵能である。

従って、本文に述べた実施態様が例示としのみ提示されること、また頭書の特許請求の範囲およびその等価内容の範囲内で本発明を特に本文に述べたちの以外の他の方法で実施可能であることを理解すべきである。

ＦＩ６２特表平６−５（）０６７３　（’ｔ２）Ｆ　Ｉ　Ｇ、　３Ｆ　Ｉ　Ｇ、　３　Ｃ０ＮＴ。

Ｆ　Ｉ　Ｇ、　４Ｆ　Ｉ　Ｇ、　８ＶｄｄＦＩＧ、９ＦＩＧ、ｌｏＦＩＧ、　Ｉ　１ＦＩＧ、　２０Ｆｌに、　２１ＦＩθ２２ＡＦ　Ｉ　Ｇ、　２７ＦＩＧ、２８補正書の翻訳文提出書（特許法第１８４条の８）平成　４年１２月２８日ａ

Claims

【特許請求の範囲】

１．周期的信号における位相エラー検出のための装置において、各々が同期的信号の異なった遅れのバージョンを受取るよう接続され、該周期的信号のエッジが各部に存在するかどうか検出する複数のエッジ検出手段を設け、該エッジ検出手段の工つが周期的信号によりエッジ検出を行うようトリガーされ、前記エッジ検出手段が相互に１つのエッジ検出手段の出力によりトリガーされ、前記複数のエッジ検出手段がこれにより相互に直列に接続され、前記周期的信号によりトリガーされて前記複数のエッジ検出手段の最後に接続されたものと接続されて、第１のラッチ手段が前記周期的信号によりトリかーされる間、前記複数のエッジ検出手段のその時の出力を表わす出力信号を生じる第１のラッチ手段を設け、該第１のラッチ手段が前記出力信号によりトリガーされない間、該出力信号が、前記周期的信号が前記第１のラッチ手段を最後にトリガーしている間に前記エッジ検出手段の前記最後に接続されたものの出力を表わし、これにより、前記周期的信号が前記複数のエッジ検出手段および前記第１のラッチ手段の双方をトリガーする間、該複数のエッジ検出手段により周期的信号の異なる遅れの各バージョンにおいてエッジが逐次検出されなければ、前記第１のラッチ手段により生じた出力信号が位相エラーを表わすことを特徴とする装置。
２．前記第１のラッチ手段がトランスバレントなラッチを含むことを特徴とする請求項１記載の装置。
３．前記複数のエッジ検出手段が少なくとも３つのエッジ検出手段を含むことを特徴とする請求項１記載の装置。
４．各々が各遅延信号を生じるカスケード状に接続された複数の遅延要素を含む多数のセグメント遅延線を設け、該多数のセグメント遅延線がその遅延のための周期的信号を受取り、前記各遅延要素により生じる遅れが第１の制御信号により決定され、前記周期的信号、および各々が異なる遅れの要素により生じる複数の信号を受取り、生じた遅延信号と前記周期的信号間に位相エラーが存在するかどうかを決定し、それを表わす少なくとも１つの第２の制御信号を生じる第１の位相検出器と、少なくとも１つの第２の制御信号に応答して、前記第１の制御信号を生じる制御信号生成手段と、複数の前記遅延要素により生じた信号に応答して、前記周期的信号の副位相である少なくとも１つの出力信号を生じる第１の信号処理手段と、を設けてなることを特徴とする同期遅延線。
５．前記多数のセグメント遅延線が、前記周期的信号の反転である反転周期的信号をも受取り、更に、前記反転周期的信号、および各々が異なる遅延要素により生じる複数の信号に応答して、前記生じた遅延信号と前記反転周期的信号間に位相エラーが存在するかどうかを決定し、それを表わす少なくとも１つの第３の制御信号を生じる第２の位相検出器を設け、前記制御信号生成手段が更に、前記少なくとも１つの第３の制御信号に応答して、前記第１の制御信号を生じることを特徴とする請求項４記載の遅延線。
６．前記第１の位相検出器が、各々が前記周期的信号の各遅れを有する信号を受取るように接続されて、各遅延信号のエッジが存在するかどうかを検出する複数の第１のエッジ検出手段を含み、前記第１の複数のエッジ検出手段の１つが前記周期的信号によるエッジの検出を実行するようトリガーされ、前記第１の複数の残る各エッジ検出手段が、前記第１の複数の他の各エッジ検出手段の出力によりトリガーされ、前記第１の複数のエッジ検出手段がこれにより相互に直列に接続され、前記周期的信号によりトリガーされ、前記第１の複数のエソジ検出手段の最後に接続されたものの出力に接続されて、前記第１のラッチ手段が周期的信号によりトリガーされる間、前記第１の複数のエッジ検出手段の前記最後に接続されたもののその時の出力を表わす出力信号を生じる第１のラッチ手段を含み、該出力信号が、前記第１のラッチ手段が周期的信号によりトリガーされない間、該周期的信号が前記第１のラッチ手段を最後にトリガーする間に前記第１の複数のエッジ検出手段の前記最後に接続されたものの出力を表わし、これにより、前記周期的信号が前記第１の複数のエッジ検出手段と前記第１のラッチ手段の双方をトリガーする間前記第１の複数のエッジ検出手段による逐次の周期的信号の異なる各遅延バージョンにおいてエッジが検出されなければ、前記第１のラッチ手段により生じた出力信号が位相エラーを表わすことを特徴とする請求項５記載の同期遅延線。
７．前記第２の位相検出器が、各々が反転周期的信号の各遅れを持つ信号を受取るように接続される、各遅延信号のエッジが存在するかどうかを検出する第２の複数のエッジ検出手段を含み、該第２の複数のエッジ検出手段の１つが前記反転周期的信号によるエッジの検出を実行するようトリガーされ、前記第２の複数の残りの各エッジ検出手段が前記第２の複数の別の各エッジ検出手段の出力によりトリガーされ、前記第２の複数のエッジ検出手段がこれにより相互に直列に接続され、前記反転周期的信号によりトリガーされ、前記第２の複数のエッジ検出手段の最後に接続されたものの出力と接続されて、前記第２のラッチ手段が前記反転周期的信号によりトリガーされる間前記第２の複数のエッジ検出手段の最後に接続されたもののその時の出力を表わす出力信号を生じる第２のラッチ手段を含み、前記第２のラッチ手段が前記反転周期的信号によりトリかーされる間、該出力信号が、該反転周期的信号が前記第２のラッチ手段を最後にトリガーする間に該第２の複数のエッジ検出手段の最後に接続されたものの出力を表わし、これにより、前記反転周期的信号が前記第２の複数のエッジ検出手段と前記第２のラッチ手段の双方をトリガーする間前記第２の複数のエッジ検出手段による逐次の反転周期的信号の異なる各遅延バージョンにおいてエッジが検出されなければ、前記第２のラッチ手段により生じた出力信号が位相エラーを表わすことを特徴とする請求項６記載の同期遅延線。
８．前記第１の複数のエッジ検出手段が少なくとも３つのエッジ検出手段を含み、前記第２の複数のエッジ検出手段が少なくとも他の３つのエッジ検出手段を含むことを特徴とする請求項７記載の同期遅延線。
９．前記第１の位相検出器が、各々が前記周期的信号の異なる遅れのバージョンを受取るよう接続されて、該周期的信号のエッジが各部分に存在するかどうかを検出する複数のエッジ検出手段を含み、該エッジ検出手段の１つが周期的信号によるエッジ検出を実行するようにトリガーされ、前記エッジ検出手段の相互がエッジ検出手段の出力によりトリガーされ、前記複数のエッジ検出手段がこれにより相互に直列に接続され、前記周期的信号によりトリガーされ、前記複数のエッジ検出手段の最後に接続されたものに接続されて、該周期的信号によりラッチ手段がトリガーされる間前記複数のエッジ検出手段のその時の出力を表わす出力信号を生じるラッチ手段を含み、前記第１のラッチ手段が周期的信号によりトリガーされない間、該出力信号が、該周期的信号が前記ラッチ手段を最後にトリガーする間前記エッジ検出手段の前記最後に接続されたものの出力を表わし、これにより、前記周期的信号が前記複数のエッジ検出手段と前記ラッチ手段の双方をトリガーする間前記複数のエッジ検出手段により周期的信号の異なる各遅れバージョンにおいて逐次検出されなければ、前記ラッチ手段により生じる出力信号が位相エラーを表わすことを特徴とする請求項４記載の同期遅延線。
１０．前記複数のエッジ検出手段が少なくとも３つのエッジ検出手段を含むことを特徴とする請求項９記載の同期遅延線。
１１．前記第１の制御信号を受取り、該第１の制御信号を記憶し再生する記憶手段を更に設けることを特徴とする請求項４記載の同期遅延線。
１２．前記記憶手段が、前記制御信号のアナログ値をディジタル値に変換し、該ディジタル値を記憶する手段と、記憶された値または制御信号のいずれかを選択的に生じる第１のマルチプレクサと、前記第１のマルチプレクサの出力と前記記憶された値を比較して、該記憶された値を増加あるいは減少させるべきかを決定する比較手段とを含むことを特徴とする請求項１１記載の同期遅延線。
１３．前記多数のセグメント遅延線が、前記周期的信号の反転である反転周期的信号を受取り、更に、前記反転周期的信号、および各々が異なる遅れ要素により生じる多数の信号に応答して、生じた遅延信号と反転周期的信号間に位相エラーが存在するかどうかを決定し、それを表わす少なくとも１つの第３の制御信号を生じる第２の位相検出器を含み、前記制御信号生成手段が更に、少なくとも１つの第３の制御信号に応答して第１の制御信号を生じることを特徴とする請求項１１記載の同期遅延線。
１４．前記制御信号のアナログ値をディジタル値に変換して、該ディジタル値を記憶する手段と、前記記憶された値または制御信号のいずれか一方を選択的に生じる第１のマルチプレクサと、前記第１のマルチプレクサの出力と記憶された値を比較して、記値された値を増加するか減少するかを決定する比較手段とを設けてなることを特徴とする制御信号をセーブする装置。
１５．前記変換および記憶手段がアナログ／ディジタル・コンバータを含むことを特徴とする請求項１４記載の装置。
１６．前記変換および記憶手段が、前記制御信号のアナログ値の予め定めた複数の増分を生じる信号分割器と、前記第１の信号を受取り第１のカウント信号を生じるカウンタと、前記第１のカウント信号を受取り、記憶された値として前記信号分割器からの複数の出力の１つを選択する第２のマルチプレクサとを含むことを特徴とする請求項１４記載の装置。
１７．前記カウンタと前記第２のマルチプレクサ手段間に接続されて、該第２のマルチプレクサ手段へ与える前に前記第１のカウント信号をバッファするバッファ手段を更に設けることを特徴とする請求項１６記載の装置。
１８．前記第２のマルチプレクサが、前記カウント信号に応答して復号されたカウント信号を生じるデコーダと、復号されたカウント信号を受取り復号カウント信号を記憶する記憶手段と、復号されたカウント信号に応答して、記憶された値として前記復号カウント信号により識別される分割器出力を生じる選択手段とを含むことを特徴とする請求項１７記載の装置。
１９．前記復号手段が、復号カウント信号として複数の並行信号を生じ、該複数は複数の信号分割器出力と少なくとも数が等しく、前記記憶手段が、各々が複数の復号手段出力の１つを受取る同数のラッチを含み、前記選択手段が、各々が対応するラッチ出力により制御されて対応する信号分割器出力を受取る同数のスイッチを含み、これにより、前記第１のカウント信号により識別される唯１つのスイッチが閉路されて、対応する信号分割器出力を記憶される値として生じることを特徴とする請求項１８記載の装置。
２０．制御信号をセーブする方法において、前記制御信号のアナログ値をディジタル値へ変換して該ディジタル値を記憶し、前記ディジタル値および制御信号を多重化して第１の多重化信号を生じ、前記第１の多重化信号と前記ディジタル値を比較し、前記ディジタル値が前記第１の多重化信号より小さいかあるいは大きいかに従って、該ディジタル値を増分あるいは減分するステップを含むことを特徴とする方法。