JP2669343B2

JP2669343B2 - 分周回路

Info

Publication number: JP2669343B2
Application number: JP6081243A
Authority: JP
Inventors: 恒壽荒井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-04-20
Filing date: 1994-04-20
Publication date: 1997-10-27
Anticipated expiration: 2012-10-27
Also published as: JPH07288467A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は分周回路に関し、特にク
ロック信号をＮ．５（Ｎは正の整数）分周する分周回路
に関する。

【０００２】

【産業上の利用分野】分周回路としては種々の回路が提
案されており、図５に奇数（２Ｎ＋１）分周回路の例を
示す。図５（Ａ）の例は特開平４−３６５２２１号公報
に開示のものであり、クロック信号（以下単にクロック
と称す）１１の立上りで動作する同相カウンタ１２と、
クロック１１の立下りで動作する逆相カウンタ１３と、
これ等両カウンタ１２，１３の出力１６，１７を論理和
演算する２入力オアゲート１４とからなり、その出力１
５に２Ｎ＋１分周出力が導出される。

【０００３】尚、図５（Ｂ）に各部の動作信号波形を夫
々示しており、本例ではＮ＝２の場合、すなわち５分周
の場合である。

【０００４】

【発明が解決しようとする課題】この様な従来の分周回
路では、奇数分周を行うことはできるが、Ｎ＋１／２分
周（Ｎ．５分周）等の小数点を含む分周は不可能であ
る。

【０００５】そこで、本発明はこの様な従来のものの欠
点を排除すべくなされたものであって、その目的とする
ところは、Ｎ．５分周を可能とした分周回路を提供する
ことにある。

【０００６】

【課題を解決するための手段】本発明によれば、クロッ
ク信号をＮ．５（Ｎは正の整数）分周する分周回路であ
って、前記クロック信号に同期してその計数内容が初期
値α（αは０を含む正の整数）から順次α＋２Ｎまで循
環的に変化する第１の計数手段と、前記クロック信号の
反転信号に同期してその計数内容が初期値αから少なく
ともα＋２Ｎまで順次変化し前記第１の計数手段の計数
内容がα＋Ｎに達したときに前記初期値αから再度計数
内容の変化をなす第２の計数手段と、前記第１及び第２
の計数手段の各初期値αを示す出力の論理和演算をなす
論理和手段とを含むことを特徴とする分周回路が得られ
る。

【０００７】

【作用】マスタカウンタによりクロックをα〜α＋２Ｎ
まで循環的に計数し、この計数値がα＋Ｎになったとき
にスレーブカウンタをαに初期セットする。このスレー
プカウンタでは、反転クロックをαから順次インクリメ
ントしつつ計数するようにする。両カウンタのαを示す
出力を論理和演算することで、クロック１周期幅のパル
ス（デューティ２／（２Ｎ＋１））のＮ．５分周クロッ
クが得られる。

【０００８】

【実施例】以下、本発明の実施例について図面を用いて
説明する。

【０００９】図１は本発明の一実施例の構成を示す図で
あり、Ｎ＝２の場合の２．５分周回路の例である。図１
において、マスタカウンタ１はデューティ５０％のクロ
ックａを計数して０〜４の計数値を循環的に取るもので
あり、３ビット出力Ａ〜Ｃを有する。この３ビット出力
Ａ〜Ｃの内容はデコーダ４にて検出され，“０”，
“２”，“４”の各値が検出されるようになっている。

【００１０】デコーダ４に“４”が検出されると、デコ
ード出力ｄがハイレベルとなり、クロックａに同期して
外部からの初期値α（この例ではｄ＝０）がロードされ
る様になっている。従って、マスタカウンタ１は０〜４
の計数値を循環的に取る様動作するのである。

【００１１】スレーブカウンタ２はクロックａのインバ
ータ３による反転信号を計数してこれまた０〜４の計数
を循環的になす。このスレーブカウンタはマスタカウン
タ１の計数内容に従属して初期ロードされるようになっ
ており、マスタカウンタ１の内容が“２”になったとき
に、デコーダ４にてこれが検出（検出信号ｃ）され、ス
レーブカウンタ２の初期値α（α＝０）が反転クロック
に同期してロードされるようになっている。

【００１２】両カウンタ１，２の初期値α＝０を示す出
力が生成されると、デコーダ４及び５の各検出出力ｂ，
ｅが２入力オアゲート６へ印加され、このオアゲート６
の出力ｆが２．５分周出力となって導出される。

【００１３】図２は図１の回路の各部信号波形図であ
り、図２（ａ）〜（ｆ）は図１の各部信号ａ〜ｆの波形
を夫々対応して示している。これ等波形からも明らかな
如く、デューティ２／５の２．５分周クロックが（ｆ）
に示す様に生成されることになる。

【００１４】図３は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。本実施
例ではＮ＝６の場合、すなわち６，５分周の場合であ
り、またα＝３を初期値としている。

【００１５】この場合、マスタカウンタ１及びスレーブ
カウンタ２は、α＝３を初期値として、この初期値から
１５まで循環的にインクリメントしつつ計数し、４ビッ
ト出力Ａ〜Ｄを有するものとする。デコーダ４はα＝
３，α＋Ｎ＝９，α＋２Ｎ＝１５の各値を検出するもの
であり、α＋２Ｎ＝１５が検出されたとき、クロックに
同期してマスタカウンタ１の初期値α＝３のロードをな
す。従って、このマスタクロック１は初期値α＝３〜α
＋２Ｎ＝１５の間の循環的計数を行うものである。

【００１６】スレーブカウンタ２は反転クロックを初期
値αから計数して、マスタカウンタ１の計数内容がα＋
Ｎ＝９になったときに、反転クロックに同期して初期値
α＝３をロードするものである。

【００１７】そして、両カウンタ１，２の初期値α＝３
を示す検出信号がデコーダ４，５から生成されると、こ
れ等検出出力がオアゲート６を介して導出され、６．５
分周出力が得られることになる。尚、この分周出力のク
ロックのデューティは２／１３となる。

【００１８】図４は本発明の更に他の実施例の回路図で
あり、図３と同等部分は同一符号にて示す。本実施例で
は、図３の構成に、ＤＦＦ（ディレイドフリツプフロッ
プ）７，８を夫々追加し、各カウンタ１，２の初期値α
＝３を示すデコード出力を、クロック及び反転クロック
に夫々同期してこのＤＦＦ７，８に夫々ラッチし、これ
等ラッチ出力を２入力オアゲート６へ供給するようにし
ている。

【００１９】こうすることにより、各デコード出力にお
いてノイズが生成して重畳しても、ＤＦＦ７，８の各ラ
ッチ機能により、クロック及び反転クロックに完全に同
期した出力が得られ、信頼性を高めるという利点があ
る。

【００２０】上記各実施例においては、α及びＮの値は
単に一例を夫々示すものであり、種々の変形が可能であ
ることは明らかである。

【００２１】

【発明の効果】以上述べた如く、本発明によれば、２Ｎ
＋１の奇数カウンタを２段構成としたマスタ及びスレー
ブカウンタ構成としてこれ等カウンタの初期値を示す出
力をオア論理により導出することで、簡単にＮ．５分周
が実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１のブロックの動作を示す各部波形図であ
る。

【図３】本発明の他の実施例のブロック図である。

【図４】本発明の別の実施例のブロック図である。

【図５】（Ａ）は従来の分周回路の構成図、（Ｂ）はそ
の動作を示す波形図である。

【符号の説明】

１マスタカウンタ２スレーブカウンタ４，５デコーダ６オアゲート７，８ＤＦＦ

Claims

(57)【特許請求の範囲】

【請求項１】クロック信号をＮ．５（Ｎは正の整数）
分周する分周回路であって、前記クロック信号に同期し
てその計数内容が初期値α（αは０を含む正の整数）か
ら順次α＋２Ｎまで循環的に変化する第１の計数手段
と、前記クロック信号の反転信号に同期してその計数内
容が初期値αから少なくともα＋２Ｎまで順次変化し前
記第１の計数手段の計数内容がα＋Ｎに達したときに前
記初期値αから再度計数内容の変化をなす第２の計数手
段と、前記第１及び第２の計数手段の各初期値αを示す
出力の論理和演算をなす論理和手段とを含むことを特徴
とする分周回路。
【請求項２】前記第１に分周手段は、その計数内容が
α＋２Ｎに達したときにその計数内容として前記初期値
αをセットするよう構成されていることを特徴とする請
求項１記載の分周回路。
【請求項３】前記第１及び第２の計数手段の各初期値
を示す各出力を前記クロック信号及び反転クロック信号
により夫々同期してラッチする第１及び第２のラッチ手
段を更に含み、これ等ラッチ出力を前記論理和手段の入
力とすることを特徴とする請求項１または２記載の分周
回路。