KR920003035Y1 - 배수출력을 가지는 입력 신장 출력회로 - Google Patents

Abstract

내용 없음.

Description

배수출력을 가지는 입력 신장 출력회로

제1도는 종래의 리세트 회로도.

제2도는 본 고안의 리세트 신장 회로도.

제3도는 제2도의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 리세트회로 12, 16, 20 : 인버터

14 : 오아게이트 18 : 신호신장부

22 : 래치

본 고안은 입력 지연회로에 관한 것으로, 특히 기준클럭을 가지는 시스템에 있어 리세트신호의 입력을 소정시간 동안 신장하도록 하는 회로에 관한 것이다.

통상적으로 마이크로프로세서등을 사용하는 회로에는 모두 리세트신호를 가지고 파워 "온"시나 필요에 의하여 모든 회로의 동작을 초기화 하게 되어있다.

제1도는 종래의 리세트신호 발생회로도로서, 주지된 공지공용의 회로이다.

다이오드(D1)의 에노드(Anode)는 파워 공급장치(도시하지 않음)에 접속되며, 전원전압(VCC)과 접지사이에는 저항(R)과 캐패시터(C)가 직렬 접속되고, 상기 저항(R)과 캐패시터(C)에는 다이오드(D1)와 스위치(SW)가 각각 병렬 접속되고, 상기 저항(R), 캐패시터(C)의 접속노드에는 2개의 인버터(G1), (G2)가 접속 구성된다.

이때 인버터(G1)는 슈미트트리거 특성을 가지는 인버터를 일반적으로 사용한다.

지금 전원전압(VCC)이 마이크로 프로세서 등을 가지는 시스템 보드(도시하지 않았음)에 공급되는 상태에서 스위치(SW)를 소정시간 동안 스위칭하면, 소정시간의 동안 리세트 신호가 저항(R)과 캐패시터(C)의 접속노드로 부터 발생된다.

즉 스위치(SW)가 "온"스위칭시에 캐패시터(C)의 충전전압이 방전함으로써 인버터(G1)에는 "로우"가 입력되며, 상기 "로우"의 지속시간은 저항(R)과 캐패시터(C)의 충전시간에 따른다.

따라서 인버터(G1)의 출력은 저항(R)과 캐패시터(C)의 RC시정수에 의해 상기 캐패시터(C)에 소정 레벨전압이 충전되는 시간동안 논리 "하이"를 출력한다. 이때 상기 인버터(G1)는 입력신호를 구형파로 정형하며 출력하며, 인버터(G2)는 상기 신호를 반전하여 "로우"의 리세트 신호를 마이크로프로세서 및 그 이외의 회로에 제공하게 된다.

만약 시스템 리세트가 "하이"인 경우에는 저항(R)과 캐패시터(C)의 직렬 접속노드에 접속되는 인버터 수를 가감함으로써 용이하게 변경할 수 있다.

상기의 회로는 파워 서플라이(Power Supply)로 부터 파워 로직 "하이"의 양호신호(Power Good : PGS)가 입력되는 상태에서 수동 리세트신호를 스위치(SW)를 스위칭하여 제공하면, 캐패시터(C)의 충전이 방전되고 저항(R)에 의해 재충전되기 까지의 시간 동안 인버터(G1), (G2)를 통해 도시하지 않은 마이크로프로세서에 리세트 신호를 공급하게 된다.

이때 상기 리세트신호 기간은 입력되는 파워 양호신호 또는 스위칭 "온"시간과 RC시정수에 의해 결정 되어 진다.

따라서 마이크로프로세서의 최소한의 리세트 신호를 공급하기 위해서는 RC시정수를 적절히 설정하여야 하며 RC시정수를 선정하지 못한 경우에는 충분한 리세트 신호를 선정할 수 없게되며, 마이크로프로세서의 스펙에 따라서 리세트 회로를 재 설계하는 문제가 있게 된다.

따라서 본 고안의 목적은 기준클럭을 사용하는 시스템에 있어서 리세트신호가 발생시에 상기 기준클럭에 따라 발생되는 리세트신호를 기준클럭의 2ⁿ배로 신장하여 최적의 리세트신호를 발생시킬 수 있도록 하는 리세트 신호 신장회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 고안에 따른 리세트신호 신장회로도로서, 다이오드(D1), (D2), 저항(R), 캐패시터(C), 스위치(SW)로 구성된 리세트신호 발생부(10)와, 상기 리세트신호 발생부(10)의 출력단에 접속되어 그 출력을 반전출력하는 인버터(12)와, 상기 인버터(12)의 출력과 리세트 신장신호를 입력단에 접속 입력하여 논리합 출력하는 오아게이트(14)와, 상기 오아게이트(14)에 접속되어 그 출력을 반전하는 인버터(16)와, 상기 오아게이트(14)의 출력에 의하여 동작되어 기준클럭CPCLK을 카운팅하여 소정 카운트시 신장 완료신호를 출력하는 카운터(CNT1), (CNT2)로 구성된 신호신장부(18)와, 상기 오아게이트(14)의 출력에 의하여 동작되어 상기 신호신장부(18)로 부터 신장 완료신호가 출력시까지 리세트신호 신장신호를 출력하는 인버터(20) 및 래치(22)로 구성된다.

이때 상기 구성중 신호신장부(18)는 카운터(CNT1), (CNT2)가 종속(Cascade) 접속되어 리세트신호 신장시간을 결정하는 신장 설정수단이고, 인버터(20)와 래치(22)는 상기 신장 설정수단의 출력신호를 반전 래치하여 출력하는 신장신호 출력 수단이다.

그리고 리세트 신호발생부(10)는 전술한 제1도의 구성과 동일한 예를 나타낸 것이다.

제3도는 제2도의 각 부분의 동작 파형도로서, 도면중 A-H도는 제2도의 표시부분의 출력이다.

본 고안에 따른 제2도의 동작예를 제3도를 참조하여 설명한다.

지금 리세트스위치(SW)가 제3도 P점에서 순간 "온"스위칭되면 저항(R)과 캐패시터(C)의 접속점의 전압은 캐패시터(C)의 방전으로 인해 제3a도와 같이 급속히 "로우"로 된다.

이때 인버터(12)가 제3a도의 신호를 슈미트 특성을 가지고 반전하여 제3b도와 같이 논리 "하이"를 오아게이트(14)를 통해 제3c도와 같이 인버터(16) 입력시킨다. 상기 인버터(16)는 입력신호를 반전하여 제3d도와 같은 "로우"의 리세트 신호(REST)를 출력하게 된다.

이때 상기 오아게이트(14)의 출력 "하이"를 클리어(Clear)단자로 입력하는 카운터(CNT1), (CNT2) 및 래치(22)는 클리어 해제되어 진다.

따라서 종속 접속된 카운터(CNT1), (CNT2)는 제3e도의 기준클럭(Reference clock)(CPCLK)를 소정 카운하게 되며, 래치(22)는 상기 카운터(CNT2)의 초기출력(Dⁿ⁺ⁿ)인 논리 "로우"을 반전하는 인버터(20)의 출력 "하이"를 기준클럭(CPCLK)에 의해 래치하여 제3h도와 같은 리세트 신장신호를 출력한다.

상기와 같이 동작중 캐패시터(C)에 소정레벨의 전압이 충전되면 인버터(12)의 출력은 제3b도와 같이 "로우"로 되어지나 오아게이트(14)의 출력은 래치(22)에서 제3h도와 같이 출력하는 리세트 신장신호 "하이"를 출력한다. 따라서 인버터(16)는 계속하여 리세트신호를 공급하게 된다.

한편 기준클럭(CPCLK)를 카운트하는 카운터(CNT1), (CNT2)가 입력되는 기준클럭(CPCLK)를 소정 카운팅 완료하면, 상기 카운터(CNT2)의 출력신호(Dⁿ⁺ⁿ)는 제3f도와 같이 논리 "하이"로 출력되어지며, 인버터(20)는 이를 제3g도와 같이 "로우"로 반전한다. 이때 래치(22)가 상기 인버터(20)의 "로우" 출력을 기준클럭(CPCLK)에 의해 지연 래치 출력함으로써 오아게이트(14)의 양단자에는 제3b도 및 제3h의 "로우"신호가 입력된다.

따라서 카운터(CNT1), (CNT2)와 래치(22)는 모두 클리어되며, 인버터(16)는 제3d도와 같이 논리 "하이"를 출력하여 시스템의 리세트를 해제한다.

그러므로 상기 제2도에 있어서 입력에 대한 출력의 신장은 제3d도의 T시간 만큼되며, 이는 기준클럭과 카운터의 출력카운트에 따른다.

즉, 기준클럭(CPCLK)을 t라 할때 최소 신장시간은 2ⁿ·t가 된다.

(n=카운터의 출력비트수)

상술한 바와같이 본 고안은 입력신호를 소망하는 신호로 신장하여 출력함으로서 마이크로프로세서의 리세트 회로 및 스피드가 고속인 로직회로 사용시 로우스피드장치에 대한 제어신호등을 용이하게 발생할 수 있는 잇점이 있다.

Claims (3)

1. 전원 초기입력 혹은 리세트 스위칭시 이에 응답하여 소정 주기의 리세트 신호를 출력하는 리세트 신호발생부(10)를 구비한 배수의 출력을 가지는 입력신호 신장 출력회로에 있어서, 상기 리세트 신호발생부(10)로 부터 출력되는 리세트 신호와 신장신호를 입력하여 두 입력이 모두 차단시 까지 상기 리세트 신호와 신장신호를 계속적으로 게이팅하여 리세트 신호를 출력하는 게이트(14)와, 상기 게이트(14)의 게이팅 출력신호에 의해 동작되어 소정클럭에 의해 입력 신장 진호원을 래치하여 상기 게이트(14)의 입력으로 출력하는 신장신호 출력수단과, 상기 신장 신호출력 수단에 신장 신호원을 제공하며, 상기 게이트(14)의 출력에 의해 동작되어 소정의 클럭을 소정 카운팅 완료시 상기 신장신호 출력수단의 입력 신호원을 차단하는 신호 신장수단으로 구성됨을 특징으로 하는 회로.
2. 제1항에 있어서, 신호 신장수단은 상기 게이트(14)의 출력단자가 클리어단에 접속되고, 소정 주기의 클럭이 클럭단에 접속되어 상기 게이트(14)의 초기 출력에 클리어 해제되어 상기 클럭을 소정 카운팅하여 신장완료신호를 신장신호 출력수단의 입력으로 제공하는 카운터임을 특징으로 하는 회로.
3. 제2항에 있어서, 신장신호 출력수단은 상기 카운터의 출력을 반전하는 인버터(20)와, 상기 게이트(14)의 출력단이 클리어단자에 접속되며, 상기 인버터(20)의 출력이 입력단자에 접속된 래치(22)로 구성되어 소정 클럭으로 상기 인버터(20)의 출력을 래치 지연하여 상기 게이트(14)의 신장신호로 출력함을 특징으로 하는 회로.