KR200145466Y1 - 리세트신호 발생회로 - Google Patents

Abstract

본 고안은, 수동식 리세트 스위치를 동작시키는 경우 리세트 스위치의 접촉부로부터 발생하는 리세트신호의 채터링 현상(chattering)이 방지될 수 있도록 된 리세트신호 발생회로에 관한 것으로, 수동식 리세트 스위치(9)의 동작시 제 1 전원(Vcc1)의 로우 레벨신호를 소정 클록 지연 및 반전시키는 전원파형 변환수단(18)과; 이 전원파형 변환수단(18)으로부터의 소정 클록 지연된 각각의 로우 레벨신호에 의해 클리어됨과 더불어 클록드되어 소정 클록의 로우 레벨신호를 출력하는 D 플립플롭(20) 및; 이 D 플립플롭(20)으로부터의 로우 레벨신호와 상기 전원파형 변환수단(18)으로부터의 로우 레벨신호에 의해 소정 클록의 리세트신호를 출력하는 제 2 논리합 게이트(25)를 포함하여 구성된 것을 특징으로 한다.

Description

리세트신호 발생회로(A circuit for generating the reset signal)

본 고안은 리세트신호 발생회로에 관한 것으로, 특히 수동식 리세트 스위치를 동작시키는 경우 리세트 스위치의 접촉부로부터 발생하는 리세트신호의 채터링 현상(chattering)이 방지될 수 있도록 된 리세트신호 발생회로에 관한 것이다.

도 1은 일반적인 리세트신호 발생회로의 일례를 나타낸 블록도이다. 도시한 바와 같이 상기 리세트신호 발생회로는 리세트 스위치(30)와, 리세트회로(32) 및, D 플립플롭(34)으로 구성되게 된다. 상기 리세트회로(32)는 저항(R)과 콘덴서(C)가 직렬 접속되어 구성되고, 전원(Vcc) 투입시 발생하는 리세트신호를 인가하도록 구성되어 있다.

먼저, 전원(Vcc)이 처음 입력될 때 콘덴서(C)에는 충전된 전류가 존재하지 않은 것으로 가정하는 경우 D 플립플롭(34)의 입력은 논리 로우 레벨신호, 예컨대 0 이면 D 플립플롭(34)의 출력(Q)은 논리 0 으로 되게 된다. 따라서, 출력()은 논리 하이 레벨신호, 예컨대 1 로 되어 리세트신호가 출력됨으로써 소정 장치, 예컨대 마이크로 프로세서와 같은 장치가 리세트되게 된다.

그리고, 콘덴서(C)는 전원(Vcc)이 상승하게 되어 소정 전압이 될때까지 소정 시간 동안 상태를 유지하게 된다. 이후, 전원(Vcc)이 상승하게 되어 소정 전압 이상이 되는 경우, D 플립플롭(34)의 입력이 논리 1 로 되면, D 플립플롭(34)의 출력(Q)은 논리 0 으로 되게 된다. 따라서, 출력()은 논리 1 로 되어 리세트 상태가 해제되게 된다.

이후, 리세트 스위치(30)를 누르면, 예컨대 상기 리세트 스위치(30)를 온상태로 하게 되면, 콘덴서(C)에 충전된 전류가 방전되어 D 플립플롭(34)의 입력이 다시 논리 0 으로 리세트되게 된다. 이와 같은 모든 동작은 시스템 클록에 동기되어 동작하게 된다.

한편, D 플립플롭(34)은 클록 입력단자(CLK)와 입력단자(D)의 입력에 관계없이 플립플롭을 특별한 상태로 하는데 이용할 수 있도록 하기 위해 비동기 입력을 갖게 된다. 이와 같은 입력단자로는 프리세트 단자(PR)와 소거단자(CLR)를 이용하게 된다.

이와 같은, 리세트회로에서는 리세트신호를 받은 집적회로가 사용하는 전원전압의 크기나 전원전압의 상승의 경향 등의 조건에 의해 전원투입시의 리세트신호를 발생시키는 능력에는 한계가 있었다. 예컨대, 전원투입시 상기 리세트회로는 시스템을 리세트시키는 리세트신호가 다소 불안정하게 되어 시스템이 오동작을 하거나 레지스터의 초기값 설정에 문제가 발생하게 되었다.

또한, 수동식 리세트 스위치를 이용하여 리세트회로를 동작시키는 경우 인가되는 전원에 의한 불안정한 리세트신호, 예컨대 채터링(chattering) 현상이 포함된 리세트신호가 발생하게 되어 시스템이 불안정하게 된다. 상기 채터링 현상은 스위치의 개폐시 스위치의 접촉부에서 발생하는 리세트신호의 왜곡현상으로, 이와 같은 채터링에 의해 리세트신호가 불안정하게 발생하는 문제점이 있었다.

이에 본 고안은 상기한 문제점을 해결하기 위한 것으로, 수동식 리세트 스위치를 동작시키는 경우 리세트 스위치의 접촉부로부터 발생하는 리세트신호의 채터링 현상(chattering)이 방지될 수 있도록 된 리세트신호 발생회로를 제공하는데 그 목적이 있다.

상기한 바의 목적을 달성하기 위한 본 고안은, 수동식 리세트 스위치의 동작시 제 1 전원(Vcc1)의 로우 레벨신호를 소정 클록 지연 및 반전시키는 전원파형 변환수단과; 이 전원파형 변환수단으로부터의 소정 클록 지연된 각각의 로우 레벨신호에 의해 클리어됨과 더불어 클록드되어 소정 클록의 로우 레벨신호를 출력하는 D 플립플롭 및; 이 D 플립플롭으로부터의 로우 레벨신호와 상기 전원파형 변환수단으로부터의 로우 레벨신호에 의해 소정 클록의 리세트신호를 출력하는 제 2 논리합 게이트를 포함하여 구성된 것을 특징으로 한다.

상기한 바와 같이 구성된 본 고안은, 수동식 리세트 스위치를 동작시키는 경우 리세트 스위치의 접촉부로부터 발생하는 리세트신호의 채터링 현상이 제거될 수 있게 되어 시스템의 오동작이 방지될 수 있게 된다.

도 1은 일반적인 리세트신호 발생회로의 일례를 나타낸 회로도,

도 2는 본 고안에 따른 리세트신호 발생회로의 1 실시예를 나타낸 회로도,

도 3a 내지 도 3i는 도 2에 도시된 리세트신호 발생회로에 있어서 리세트신호의 형성 과정을 나타낸 파형도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

9,30: 리세트 스위치,10,12: 제 1 및 제 2 지연소자,

14: 인버터소자,16,25 제 1 및 제 2 논리합 게이트,

18: 전원파형 변환부,20,34: D 플립플롭.

이하, 본 고안의 바람직한 실시예를 첨부한 예시도면을 참조하여 상세히 설명한다.

도 2는 본 고안에 따른 리세트신호 발생회로의 1 실시예를 나타낸 회로도이다. 도시한 바와 같이 본 고안에 따른 리세트신호 발생회로는 전원파형 변환부(18)와 D 플립플롭(20) 및 논리합 게이트(25)를 포함하여 구성되게 된다.

상기 전원파형 변환부(18)는 제 1 및 제 2 지연소자(10, 12)와 인버터소자(14) 및 제 1 논리합 게이트(16)로 구성되는데, 상기 제 1 지연소자(10)는 리세트 스위치(9)에 의해 입력되는 로우 레벨신호, 예컨대 논리 0 이 입력되면, 상기 논리 0 을 제 1 소정 클록, 예컨대 10 클록 지연시키게 된다.

그리고, 상기 인버터소자(14)는 상기 제 1 지연소자(10)로부터의 출력신호, 예컨대 로우 레벨신호를 반전시키고, 제 1 논리합 게이트(16)는 상기 인버터소자(14)로부터의 출력신호, 예컨대 하이 레벨신호와 상기 제 1 지연소자(10)의 입력단으로부터의 입력신호, 예컨대 로우 레벨신호를 논리합 연산하여 출력하게 된다. 또한, 상기 제 2 지연소자는 상기 제 1 논리합 게이트(16)의 출력신호, 예컨대 10 클록 로우 레벨신호를 제 2 소정 클록, 예컨대 5 클록 지연시키게 된다.

한편, D 플립플롭(20)의 입력단자(D)에는 저항(R2)을 매개로 제 2 전원(Vcc2)이 접속되어 있고, 출력단자(Q)에는 제 2 논리합 게이트(25)의 한쪽 입력단자가 접속되며, 클록 입력단자(CLK)에는 상기 전원파형 변환부(18)의 제 2 지연소자(12)의 출력단자가 접속되어 있다. 또한, 상기 D 플립플롭(20)의 소거단자(CLRN)에는 상기 전원파형 변환부(18)의 제 1 논리합 게이트(16)의 출력단자가 접속됨과 더불어 제 2 논리합 게이트(25)의 다른쪽 입력단자가 접속되어 있다.

그리고, D 플립플롭(20)은 클록 입력단자(CLK)와 입력단자(D)의 입력에 관계없이 플립플롭을 특별한 상태로 하는데 이용할 수 있도록 하기 위해 비동기 입력을 갖게 된다. 이와 같은, 입력단자로는 프리세트 단자(PR)와 소거단자(CLR)를 이용하게 된다. 또한, 상기 D 플립플롭(20)의 소거단자(CLRN)는 네가티브-에지-트리거, 예컨대 하강 에지신호에서 출력단자(Q)의 출력을 디폴트신호, 예컨대 논리 0 으로 출력하게 된다.

도 2에 나타낸 실시예에서는 클록신호(CLK)를 시스템 클록, 예컨대 집적회로의 통상 동작에 사용되는 클록을 사용할 수 있지만, 이에 한정되는 것은 아니다.

다음에 도 2의 리세트신호 발생회로에 있어서 리세트 스위치(9)를 동작시키면, 상기 리세트 스위치(9)의 온상태인 동안에는 전원파형 변환부(18)로 입력되는 제 1 전원(Vcc1)이 로우 레벨신호로 되고, 오프상태인 동안에는 하이 레벨신호로 되게 된다. 이때, 상기 리세트 스위치(9)의 오프시에는 상기 리세트 스위치(9)의 접촉부에 의해 발생하는 채터링 현상(chattering)이 발생하여 리세트신호의 파형을 왜곡시키게 된다. 따라서, 상기 리세트 스위치(9)의 오프시에 채터링 현상이 포함된 제 1 전원(Vcc1)의 로우 레벨신호가 상기 전원파형 변환부(18)의 제 1 지연소자(10)로 입력되게 된다.

상기 제 1 지연소자(10)는 상기 로우 레벨신호를 소정 클록, 예컨대 10 클록 지연시켜 출력하고, 인버터소자(14)는 상기 제 1 지연소자(10)로부터의 10 클록 지연된 로우 레벨신호를 반전시켜 10 클록 지연된 하이 레벨신호를 출력하게 된다. 이후, 상기 제 1 논리합 게이트(16)는 상기 제 1 지연소자(10)의 입력단으로부터의 로우 레벨신호와 상기 인버터소자(14)로부터의 반전된 하이 레벨신호를 논리합하여 형성된 10 클록의 로우 레벨신호를 제 2 지연소자(12)와 D 플립플롭(20)의 소거단자(CLRN)로 출력하게 된다.

이때, 상기 논리합 과정에 있어서 상기 인버터소자(14)에 의해 반전된 신호와 상기 제 1 지연소자(10)의 입력단으로부터의 채터링 현상이 포함된 로우 레벨신호의 논리합에 의해 채터링 현상이 제거된 10 클록의 로우 레벨신호가 형성되게 된다.

그리고, 상기 제 2 지연소자(12)는 상기 제 1 논리합 게이트(16)로부터의 10 클록의 로우 레벨신호를 소정 클록, 예컨대 5 클록 지연시켜 상기 D 플립플롭(20)의 클록단자(CLK)로 입력하게 된다. 이후, 상기 제 1 논리합 게이트(16)로부터의 10 클록 로우 레벨신호의 네가티브-에지-트리거, 즉 하강 에지신호가 상기 D 플립플롭(20)의 소거단자(CLRN)로 입력되어 D 플립플롭(20)의 출력단자(Q)로부터의 출력이 디폴트신호, 예컨대 논리 0 으로 되고, 또한 상기 제 2 지연소자(12)로부터 10 클록 로우 레벨신호가 상기 D 플립플롭(20)의 클록단자(CLK)로 입력되어 D 플립플롭(20) 출력단자(Q)의 출력이 0 으로 되게 된다. 따라서, 상기 D 플립플롭(20)의 출력단자(Q)는 15 클록의 로우 레벨신호를 제 2 논리합 게이트(25)로 출력하게 된다.

상기 제 2 논리합 게이트(25)는 상기 D 플립플롭(20)으로부터의 15 클록의 로우 레벨신호와 상기 제 1 논리합 게이트(16)로부터의 10 클록의 로우 레벨신호를 논리합하여 출력함으로써 10 클록의 로우 레벨신호, 즉 리세트신호를 출력하게 된다.

다음에, 도 2에 나타낸 리세트신호 발생회로를 참조하여 도 3에 나타낸 리세트신호의 형성 과정을 설명하면 다음과 같다. 여기서, 리세트 스위치(9)의 동작시 발생하는 채터링 현상은 소정 클록, 예컨대 10 클록 이내에서 발생하는 것으로 한다.

먼저, 도 3a는 리세트 스위치(9)의 온·오프 시점을 나타낸 도면으로, 여기서는 상기 리세트 스위치(9)를 온상태로 하면 입력되는 전원(Vcc1)이 로우 레벨신호로 되고, 오프상태로 하면 하이 레벨신호로 되는 것을 나타내고 있다. 도 3b는 클록신호(CLK)로서 시스템 클록을 나타내지만, 집적회로의 통상 동작에 사용되는 클록을 사용할 수 있고, 이에 한정되는 것은 아니다.

도 3c는 리세트 스위치(9)의 동작시 전원파형 변환부(18)의 입력단자(1)에서의 채터링 현상이 포함된 로우 레벨신호의 파형을 나타낸 도면이고, 도 3d는 도 3c에 나타낸 로우 레벨신호의 파형이 제 1 지연소자(10)에 의해 10 클록 지연된 파형을 나타낸 도면이며, 도 3e는 도 3d에 나타낸 로우 레벨신호의 파형이 인버터소자(14)에 의해 반전된 하이 레벨신호의 파형을 나타낸 도면이다.

그리고, 도 3f는 도 3c에 나타낸 로우 레벨신호의 파형과 도 3e에 나타낸 하이 레벨신호의 파형이 제 1 논리합 게이트(16)에 의해 논리합되어 채터링 현상이 제거된 10 클록 로우 레벨신호의 파형을 나타낸 도면이고, 도 3g는 도 3f에 나타낸 10 클록 로우 레벨신호의 파형이 제 2 지연소자(12)에 의해 5 클록 지연된 10 클록 로우 레벨신호의 파형을 나타낸 도면이다.

또한, 도 3h는 D 플립플롭(20)의 출력단자(Q)로부터 출력되는 출력신호는 15 클록 로우 레벨신호의 파형을 나타낸다. 상기 파형은 도 3f에 나타낸 10 클록 로우 레벨신호의 네가티브-에지-트리거, 즉 하강 에지신호가 D 플립플롭(20)의 소거단자(CLRN)로 입력되어 출력단자(Q)의 출력이 5 클록의 디폴트신호, 예컨대 5 클록의 로우 레벨신호, 즉 논리 0 으로 되고, 도 3g에 나타낸 10 클록 로우 레벨신호가 플립플롭(20)의 클록단자(CLK)로 입력되어 출력단자(Q)의 출력이 10 클록의 논리 0 으로 되게 된다. 따라서, 상기 도 3h는 D 플립플롭(20)의 출력단자(Q)로부터 출력되는 출력신호, 예컨대 15 클록 로우 레벨신호의 파형을 나타낸다.

그리고, 도 3i는 도 3f에 나타낸 10 클록 로우 레벨신호의 파형과 도 3h에 나타낸 15 클록 로우 레벨신호의 파형이 제 2 논리합 게이트(25)에 의해 논리합되어 10 클록 로우 레벨신호의 파형을 나타낸 도면이다.

한편, 본원 청구범위의 각 구성요건에 병기된 도면참조부호는 본원 고안의 이해를 용이하게 하기 위한 것으로, 본원 고안의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

이상에서 설명한 바와 같이 본 고안에 의하면, 수동식 리세트 스위치를 동작시키는 경우 리세트 스위치의 접촉부로부터 발생하는 리세트신호의 채터링 현상이 제거될 수 있게 되어 시스템의 오동작이 방지될 수 있게 된다.

Claims (5)

1. 수동식 리세트 스위치(9)의 동작시 제 1 전원(Vcc1)의 로우 레벨신호를 소정 클록 지연 및 반전시키는 전원파형 변환수단(18)과; 이 전원파형 변환수단(18)으로부터의 소정 클록 지연된 각각의 로우 레벨신호에 의해 클리어됨과 더불어 클록드되어 소정 클록의 로우 레벨신호를 출력하는 D 플립플롭(20) 및; 이 D 플립플롭(20)으로부터의 로우 레벨신호와 상기 전원파형 변환수단(18)으로부터의 로우 레벨신호에 의해 소정 클록의 리세트신호를 출력하는 제 2 논리합 게이트(25)를 포함하여 구성된 것을 특징으로 하는 리세트신호 발생회로.
2. 제 1 항에 있어서, 상기 전원파형 변환수단(18)은 제 1 전원(Vcc1)의 로우 레벨신호를 소정 클록 지연시키는 제 1 지연소자(10)와; 이 제 1 지연소자(10)로부터의 로우 레벨신호를 반전시키는 인버터소자(14); 이 인버터소자(14)의 반전된 하이 레벨신호와 상기 제 1 지연소자(10)로 입력되는 로우 레벨신호를 논리합하여 출력하는 제 1 논리합 게이트(16) 및; 이 제 1 논리합 게이트(16)로부터의 로우 레벨신호를 소정 클록 지연시키는 제 2 지연소자(12)로 구성된 것을 특징으로 하는 리세트신호 발생회로.
3. 제 2 항에 있어서, 상기 제 1 지연소자(10)는 상기 제 1 전원(Vcc1)의 로우 레벨신호를 10 클록 지연시키고, 제 2 지연소자(12)는 상기 제 1 논리합 게이트(16)로부터의 10 클록의 로우 레벨신호를 5 클록 지연시키는 것을 특징으로 하는 리세트신호 발생회로.
4. 제 1 항에 있어서, 상기 D 플립플롭(20)은 상기 제 1 논리합 게이트(16)로부터 10 클록 로우 레벨신호의 네가티브-에지-트리거, 예컨대 하강 에지신호가 소거단자(CLRN)로 입력되어 출력단자(Q)로부터 디폴트신호, 예컨대 5 클록의 논리 0 이 출력되고, 상기 제 2 지연소자(12)로부터 10 클록 로우 레벨신호가 클록단자(CLK)로 입력되어 출력단자(Q)로부터 10 클록의 논리 0 이 출력되는 것을 특징으로 하는 리세트신호 발생회로.
5. 제 1 항에 있어서, 상기 제 1 논리합 게이트(16)는 상기 제 1 지연소자(10)의 입력단으로부터의 로우 레벨신호와 상기 인버터소자(14)로부터의 반전된 하이 레벨신호를 논리합하여 채터링 현상이 제거된 10 클록의 로우 레벨신호를 형성하는 것을 특징으로 하는 리세트신호 발생회로.