KR20000002891U - 클럭 및 데이터 복원회로 - Google Patents
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Abstract
본 고안은 클럭 및 데이터 복원회로에 관한 것으로, 특히 시스템에 입력되는 클럭과 데이터를 4분의 1로 분주시켜 클럭과 데이터를 복원시키는 회로로서 프로그램 가능한 게이트 어레이(Field Programmable Gate Array ; FPGA)에 집적시키기에 용이한 클럭 및 데이터 복원회로에 관한 것이다.
본 고안에 따른 클럭 및 데이터 복원회로는, 입력클럭(100)을 클럭단자(C1)에 인가받고 제 1 인버터(8)의 출력신호(20)를 데이터단자(D1)에 인가받아 입력클럭(100)을 2분주 시키는 제 1 디플립플롭(1)과, 상기 제 1 디플립플롭(1)의 출력신호(10)를 입력으로 인가받아 인버팅시키는 제 1 인버터(8)와, 입력데이터(200)를 클럭단자(C2)에 인가받고 제 1 디플립플롭(1)의 출력신호(10)를 데이터단자(D2)에 인가받아 입력클럭(100)이 2분주 되어진 신호인 제 1 디플립플롭(1)의 출력신호(10)의 위상을 확인하는 제 2 디플립플롭(2)과, 상기 제 2 디플립플롭(2)의 출력신호(50)에 의해 제어되어 제 1 디플립플롭(1)의 출력신호(10)와 제 1 디플립플롭(1)의 출력신호(10)가 인버팅되어진 신호인 제 1 인버터(8)의 출력신호(20)중에서 한 신호를 선택해서 출력시키는 제 1 선택기(6)와, 상기 제 1 선택기(6)의 출력신호(60)를 클럭단자(C3)에 인가받고 제 2 인버터(9)의 출력신호(40)를 데이터단자(D3)에 인가받아 제 1 선택기(6)의 출력신호(60)를 2분주 시키는 제 3 디플립플롭(3)과, 상기 제 3 디플립플롭(3)의 출력신호(30)를 입력으로 인가받아 인버팅시키는 제 2 인버터(9)와, 상기 입력데이터(200)를 클럭단자(C4)에 인가받고 제 3 디플립플롭(3)의 출력신호(30)를 데이터단자(D4)에 인가받아 입력클럭(100)이 4분주 되어진 신호인 제 3 디플립플롭(3)의 출력신호(30)의 위상을 확인하는 제 4 디플립플롭(4)과, 상기 제 4 디플립플롭(4)의 출력신호(70)에 의해 제어되어 제 3 디플립플롭(3)의 출력신호(30)와 제 3 디플립플롭(3)의 출력신호(30)가 인버팅되어진 신호인 제 2 인버터(9)의 출력신호(40)중에서 한 신호를 선택해서 출력시키는 제 2 선택기(7)와, 상기 제 2 선택기(7)의 출력신호(300)인 출력클럭을 클럭단자(C5)에 인가받고 입력데이터(200)를 데이터단자(D5)에 인가받아 입력데이터(200)가 4분주되어진 출력데이터(400)를 출력시키는 제 5 디플립플롭(5)으로 구성되어 있다.
Description
본 고안은 클럭 및 데이터 복원회로에 관한 것으로, 특히 시스템에 입력되는 클럭과 데이터를 4분의 1로 분주시켜 클럭과 데이터를 복원시키는 회로로서 프로그램 가능한 게이트 어레이(Field Programmable Gate Array ; FPGA)에 집적시키기에 용이한 클럭 및 데이터 복원회로에 관한 것이다.
종래 클럭 및 데이터를 복원할 경우에는 클럭 및 데이터를 복원시키는 인터페이스(Interface) 집적회로(Integrated Circuit ; I.C) 장치가 구성되어 클럭 및 데이터를 복원하도록 이루어져 있다.
상기와 같이 구성된 종래 기술에 있어서, 인터페이스 집적회로 장치는 하나의 칩패키지로 구현되어 있는 일반적인 상용 칩으로서, 인터페이스 집적회로가 인터페이스 할 수 있는 특정 주파수의 클럭과 데이터가 입력되어 특정 주파수와 같은 클럭과 데이터를 출력시킨다.
따라서, 상기 특정 주파수에 대한 클럭 및 데이터 인터페이스 집적회로 장치가 시스템에 구현되어 있는 경우에 있어서, 특정 주파수와는 다른 주파수의 클럭과 데이터로 복원해야 할 경우에는 특정 주파수와는 다른 클럭 및 데이터를 출력시킬 수 있는 인터페이스 집적회로 장치를 추가로 사용해야 되는 문제점이 있었다.
또한, 추가적인 인터페이스 집적회로 장치를 사용해야 하므로 비용의 증가와 보드(Board)에 많은 공간이 확보되어야 하는 문제점이 있었다.
본 고안은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 추가의 인터페이스 집적회로 장치를 사용하지 않고, 구성이 간단하고 효율적인 플립플롭과 선택기를 사용하여 구성되어 특정 주파수의 4분의 1값의 주파수로 클럭과 데이터를 복원시키는 클럭 및 데이터 복원회로를 제공하는데 그 목적이 있다.
도 1 은 본 고안에 따른 클럭 및 데이터 복원회로의 회로도.
도 2 는 본 고안에 따른 클럭 및 데이터 복원회로의 작동을 설명하기 위한 타이밍 챠트.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 제 1 디플립플롭(D Flip Flop) 2 : 제 2 디플립플롭
3 : 제 3 디플립플롭 4 : 제 4 디플립플롭
5 : 제 5 디플립플롭 6 : 제 1 선택기
7 : 제 2 선택기 8 : 제 1 인버터(Inverter)
9 : 제 2 인버터
상기한 목적을 달성하기 위하여 본 고안은 입력클럭을 클럭단자에 인가받고 제 1 인버터의 출력신호를 데이터단자에 인가받아 입력클럭을 2분주 시키는 제 1 디플립플롭(D Flip Flop)과, 상기 제 1 디플립플롭의 출력신호를 입력으로 인가받아 인버팅시키는 제 1 인버터(Inverter)와, 입력데이터를 클럭단자에 인가받고 제 1 디플립플롭의 출력신호를 데이터단자에 인가받아 입력클럭이 2분주 되어진 신호인 제 1 디플립플롭의 출력신호의 위상을 확인하는 제 2 디플립플롭과, 상기 제 2 디플립플롭의 출력신호에 의해 제어되어 제 1 디플립플롭의 출력신호와 제 1 디플립플롭의 출력신호가 인버팅되어진 신호인 제 1 인버터의 출력신호중에서 한 신호를 선택해서 출력시키는 제 1 선택기와, 상기 제 1 선택기의 출력신호를 클럭단자에 인가받고 제 2 인버터의 출력신호를 데이터단자에 인가받아 제 1 선택기의 출력신호를 2분주 시키는 제 3 디플립플롭과, 상기 제 3 디플립플롭의 출력신호를 입력으로 인가받아 인버팅시키는 제 2 인버터와, 상기 입력데이터를 클럭단자에 인가받고 제 3 디플립플롭의 출력신호를 데이터단자에 인가받아 입력클럭이 4분주 되어진 신호인 제 3 디플립플롭의 출력신호의 위상을 확인하는 제 4 디플립플롭과, 상기 제 4 디플립플롭의 출력신호에 의해 제어되어 제 3 디플립플롭의 출력신호와 제 3 디플립플롭의 출력신호가 인버팅되어진 신호인 제 2 인버터의 출력신호중에서 한 신호를 선택해서 출력시키는 제 2 선택기와, 상기 제 2 선택기의 출력신호인 출력클럭을 클럭단자에 인가받고 입력데이터를 데이터단자에 인가받아 입력데이터가 4분주되어진 출력데이터를 출력시키는 제 5 디플립플롭으로 구성된 것을 특징으로 하는 클럭 및 데이터 복원회로를 제공한다.
이하, 첨부한 도면을 참조하여 본 고안을 상세히 설명하면 다음과 같다.
도 1 은 본 고안에 따른 클럭 및 데이터 복원회로의 회로도이고, 도 2 는 본 고안에 따른 클럭 및 데이터 복원회로의 작동을 설명하기 위한 타이밍 챠트이다.
도 1 에 도시된 바와 같이, 본 고안은 입력클럭(100)을 클럭단자(C1)에 인가받고 제 1 인버터(8)의 출력신호(20)를 데이터단자(D1)에 인가받아 입력클럭(100)을 2분주 시키는 제 1 디플립플롭(1)과, 상기 제 1 디플립플롭(1)의 출력신호(10)를 입력으로 인가받아 인버팅시키는 제 1 인버터(8)와, 입력데이터(200)를 클럭단자(C2)에 인가받고 제 1 디플립플롭(1)의 출력신호(10)를 데이터단자(D2)에 인가받아 입력클럭(100)이 2분주 되어진 신호인 제 1 디플립플롭(1)의 출력신호(10)의 위상을 확인하는 제 2 디플립플롭(2)과, 상기 제 2 디플립플롭(2)의 출력신호(50)에 의해 제어되어 제 1 디플립플롭(1)의 출력신호(10)와 제 1 디플립플롭(1)의 출력신호(10)가 인버팅되어진 신호인 제 1 인버터(8)의 출력신호(20)중에서 한 신호를 선택해서 출력시키는 제 1 선택기(6)와, 상기 제 1 선택기(6)의 출력신호(60)를 클럭단자(C3)에 인가받고 제 2 인버터(9)의 출력신호(40)를 데이터단자(D3)에 인가받아 제 1 선택기(6)의 출력신호(60)를 2분주 시키는 제 3 디플립플롭(3)과, 상기 제 3 디플립플롭(3)의 출력신호(30)를 입력으로 인가받아 인버팅시키는 제 2 인버터(9)와, 상기 입력데이터(200)를 클럭단자(C4)에 인가받고 제 3 디플립플롭(3)의 출력신호(30)를 데이터단자(D4)에 인가받아 입력클럭(100)이 4분주 되어진 신호인 제 3 디플립플롭(3)의 출력신호(30)의 위상을 확인하는 제 4 디플립플롭(4)과, 상기 제 4 디플립플롭(4)의 출력신호(70)에 의해 제어되어 제 3 디플립플롭(3)의 출력신호(30)와 제 3 디플립플롭(3)의 출력신호(30)가 인버팅되어진 신호인 제 2 인버터(9)의 출력신호(40)중에서 한 신호를 선택해서 출력시키는 제 2 선택기(7)와, 상기 제 2 선택기(7)의 출력신호(300)인 출력클럭을 클럭단자(C5)에 인가받고 입력데이터(200)를 데이터단자(D5)에 인가받아 입력데이터(200)가 4분주되어진 출력데이터(400)를 출력시키는 제 5 디플립플롭(5)을 포함하여 구성되어 있다.
여기에서, 상기 제 1 선택기(6)는 출력을 제어하는 신호인 제 2 디플립플롭(2)의 출력신호(50)가 “ H(High ; 하이) ”이면 제 1 디플립플롭(1)의 출력신호(10)가 선택되어 출력되어지고, “ L(Low ; 로우) ” 이면 제 1 디플립플롭(1)의 출력신호(10)가 인버팅 되어진 신호(20)가 선택되어 출력되어지도록 구성이 되어 있다.
또한, 상기 제 2 선택기(7)는 출력을 제어하는 신호인 제 3 디플립플롭(3)의 출력신호(70)가 “ L ”이면 제 3 디플립플롭(3)의 출력신호(30)가 선택되어 출력되어지고, “ H ” 이면 제 3 디플립플롭(3)의 출력신호(30)가 인버팅 되어진 신호(40)가 선택되어 출력되어지도록 구성이 되어 있다.
한편, 본 고안에 따른 클럭 및 데이터 복원회로의 제 2 디플립플롭(2)은 데이터 단자(D2)에 제 1 디플립플롭(1)의 출력신호(10)가 인가되지 않고 제 1 디플립플롭(1)의 출력신호(10)가 인버팅 되어진 신호인 제 1 인버터(8)의 출력신호(20)가 인가되도록 구성하고, 제 4 디플립플롭(4)은 데이터 단자(D4)에 제 3 디플립플롭(3)의 출력신호(30)가 인가되지 않고 제 3 디플립플롭(3)의 출력신호(30)가 인버팅 되어진 신호인 제 2 인버터(9)의 출력신호(40)가 인가되도록 구성이 되어질 수도 있다. 이때, 상기 제 1 선택기(6)와 제 2 선택기(7)의 출력신호(60)는 상기한 바에 따라 출력되게 된다.
상기와 같이 구성된 본 고안의 클럭 및 데이터 복원회로는 다음과 같이 동작한다.
먼저, 제 1 디플립플롭(1)은 클럭단자(C1)에 입력클럭(100)을 인가받아 2분주시키고, 제 2 디플립플롭(2)은 입력데이터(200)를 클럭성분으로 하여 입력클럭(100)의 2분주 신호(10)의 위상을 확인한다.
도 2 에서 도시된 바와 같이, 제 1 선택기(6)는 입력클럭(100)의 2분주 신호(10)의 위상이 확인된 결과로 출력된 제 2 디플립플롭(2)의 출력신호(50)가 “ H ”가 되기 때문에 입력클럭(100)의 2분주 신호(10)가 인버팅 되어진 신호(20)를 선택하여 출력시킨다. 제 3 디플립플롭(3)은 상기 제 1 선택기(60)의 출력신호(60)를 클럭단자(C3)에 인가받아 2분주시킨다.
따라서, 상기 제 3 디플립플롭(3)의 출력신호(30)는 입력클럭(100)의 4분주 신호(30)가 되는 것이다.
그리고, 제 4 디플립플롭(4)은 입력데이터(200)를 클럭성분으로 하여 상기 입력클럭(100)의 4분주 신호(30)의 위상을 확인하게 된다. 제 2 선택기(6)는 입력클럭(100)의 4분주 신호(30)의 위상이 확인된 결과로 출력된 제 4 디플립플롭(4)의 출력신호(70)가 “ H ”가 되기 때문에 입력클럭(100)의 4분주 신호(30)가 인버팅 되어진 신호(40)를 선택하여 출력시킨다.
이때, 상기 입력클럭(100)의 4분주 신호(30)가 인버팅 되어진 신호(40)가 출력클럭(300)이 된다.
그리하여, 제 5 플립플롭(5)은 클럭단자(C5)에 출력클럭(300)을 인가받고 데이터단자(D5)에 입력데이터(200)를 인가받아 출력클럭(300)에 위상이 동기가 맞추어지는 출력데이터(400)를 출력시키게 된다.
상기한 바와 같이 본 고안은 추가의 인터페이스 집적회로 장치를 사용하지 않아도 되며, 구성이 간단하고 효율적인 플립플롭과 선택기가 사용되어 구성되어 있으므로 프로그램 가능한 게이트 어레이(Field Programmable Gate Array ; FPGA)에 집적시키기에 용이하여 특정 주파수의 4분의 1값의 주파수로 클럭과 데이터를 효율적으로 복원시킬 수 있는 효과가 있다.
Claims (3)
- 입력클럭(100)을 클럭단자(C1)에 인가받고 제 1 인버터(8)의 출력신호(20)를 데이터단자(D1)에 인가받아 입력클럭(100)을 2분주 시키는 제 1 디플립플롭(1)과, 상기 제 1 디플립플롭(1)의 출력신호(10)를 입력으로 인가받아 인버팅시키는 제 1 인버터(8)와, 입력데이터(200)를 클럭단자(C2)에 인가받고 제 1 디플립플롭(1)의 출력신호(10)를 데이터단자(D2)에 인가받아 입력클럭(100)이 2분주 되어진 신호인 제 1 디플립플롭(1)의 출력신호(10)의 위상을 확인하는 제 2 디플립플롭(2)과, 상기 제 2 디플립플롭(2)의 출력신호(50)에 의해 제어되어 제 1 디플립플롭(1)의 출력신호(10)와 제 1 디플립플롭(1)의 출력신호(10)가 인버팅되어진 신호인 제 1 인버터(8)의 출력신호(20)중에서 한 신호를 선택해서 출력시키는 제 1 선택기(6)와, 상기 제 1 선택기(6)의 출력신호(60)를 클럭단자(C3)에 인가받고 제 2 인버터(9)의 출력신호(40)를 데이터단자(D3)에 인가받아 제 1 선택기(6)의 출력신호(60)를 2분주 시키는 제 3 디플립플롭(3)과, 상기 제 3 디플립플롭(3)의 출력신호(30)를 입력으로 인가받아 인버팅시키는 제 2 인버터(9)와, 상기 입력데이터(200)를 클럭단자(C4)에 인가받고 제 3 디플립플롭(3)의 출력신호(30)를 데이터단자(D4)에 인가받아 입력클럭(100)이 4분주 되어진 신호인 제 3 디플립플롭(3)의 출력신호(30)의 위상을 확인하는 제 4 디플립플롭(4)과, 상기 제 4 디플립플롭(4)의 출력신호(70)에 의해 제어되어 제 3 디플립플롭(3)의 출력신호(30)와 제 3 디플립플롭(3)의 출력신호(30)가 인버팅되어진 신호인 제 2 인버터(9)의 출력신호(40)중에서 한 신호를 선택해서 출력시키는 제 2 선택기(7)와, 상기 제 2 선택기(7)의 출력신호(300)인 출력클럭을 클럭단자(C5)에 인가받고 입력데이터(200)를 데이터단자(D5)에 인가받아 입력데이터(200)가 4분주되어진 출력데이터(400)를 출력시키는 제 5 디플립플롭(5)을 포함하여 구성된 것을 특징으로 하는 클럭 및 데이터 복원회로.
- 제 1 항에 있어서, 상기 제 2 디플립플롭(2)은 데이터 단자(D2)에 제 1 인버터(8)의 출력신호(20)가 인가되도록 구성된 것을 특징으로 하는 클럭 및 데이터 복원회로.
- 제 1 항에 있어서, 상기 제 4 디플립플롭(4)은 데이터 단자(D4)에 제 2 인버터(9)의 출력신호(40)가 인가되도록 구성된 것을 특징으로 하는 클럭 및 데이터 복원회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980012863U KR20000002891U (ko) | 1998-07-13 | 1998-07-13 | 클럭 및 데이터 복원회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980012863U KR20000002891U (ko) | 1998-07-13 | 1998-07-13 | 클럭 및 데이터 복원회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000002891U true KR20000002891U (ko) | 2000-02-15 |
Family
ID=69519110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980012863U KR20000002891U (ko) | 1998-07-13 | 1998-07-13 | 클럭 및 데이터 복원회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000002891U (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844313B1 (ko) * | 2006-12-06 | 2008-07-07 | 한국전자통신연구원 | 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법 |
-
1998
- 1998-07-13 KR KR2019980012863U patent/KR20000002891U/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844313B1 (ko) * | 2006-12-06 | 2008-07-07 | 한국전자통신연구원 | 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법 |
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