JPH10112639A - 位相比較器 - Google Patents

位相比較器

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JPH10112639A
JPH10112639A JP26427696A JP26427696A JPH10112639A JP H10112639 A JPH10112639 A JP H10112639A JP 26427696 A JP26427696 A JP 26427696A JP 26427696 A JP26427696 A JP 26427696A JP H10112639 A JPH10112639 A JP H10112639A
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JP
Japan
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pulse signal
circuit
terminal
input
output terminal
Prior art date
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Pending
Application number
JP26427696A
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English (en)
Inventor
Naoshi Yanagisawa
直志 柳沢
Shiro Michimasa
志郎 道正
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 位相比較器において、回路の低消費電力化、
低面積化を目的とする。 【解決手段】 第1と第2の入力信号の位相差に応じて位
相比較部1の第1と第2の出力パルス信号のパルス幅が変
化する構成としてチャージポンプ回路2を制御し、さら
に前記第1の出力パルス信号は前記第1の入力信号の変化
点で立ち上がり、チャージポンプ回路2の第1のスイッ
チ23を制御し、また前記第2の出力パルス信号は前記
第1の入力信号の変化点で立ち下がり、チャージポンプ
回路2の第2のスイッチ24を制御する構成とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、低消費電力化、低
面積化に好適な位相比較器に関する。
【0002】
【従来の技術】図2は従来の位相比較器の構成図、図6
は従来の位相比較器における動作タイミング図である。
【0003】以下に図2を用いて従来の位相比較器によ
る、入力信号501と502の位相差を電圧に変換する方法に
ついて述べる。
【0004】フリップフロップ32の入力端子には位相比
較部3の入力パルス信号501が入力され、クロック端子に
は入力パルス信号502が入力される。このフリップフロ
ップ32は、パルス信号501をパルス信号502の立ち上がり
でサンプルし、パルス信号501を遅らせてパルス信号502
に同期させた信号503を出力する。
【0005】フリップフロップ33の入力端子にはフリッ
プフロップ32の出力信号503が入力され、クロック端子
にはパルス信号502をインバータ31によって反転したパ
ルス信号が入力される。このフリップフロップ33は、パ
ルス信号503をパルス信号502の立ち下がりでサンプル
し、パルス信号503をパルス信号502の半周期分遅らせた
パルス信号504を出力する。
【0006】EX-OR回路34には、位相比較器の入力であ
るパルス信号501とフリップフロップ32の出力信号503が
入力され、これら2入力の排他的論理和、すなわちパル
ス信号501の立ち上がりおよび立ち下がりの変化点にお
けるパルス信号505を出力する。このパルス信号505のパ
ルス幅は、パルス信号502がパルス信号501に対して、90
度の位相差を持つときパルス信号502のパルス幅と一致
する。この時のパルス信号501、502、503、504、505、5
06を図6に示す。
【0007】また、パルス信号502とパルス信号501の位
相差が90度より小さいときは、パルス信号505は短いパ
ルス幅で立ち上がり、パルス信号502とパルス信号501の
位相差が90度より大きいときには長いパルス幅で立ち上
がる。
【0008】EX-OR回路35には、フリップフロップ32の
出力信号503とフリップフロップ33の出力信号504が入力
され、これら2入力の排他的論理和、すなわち入力信号5
01の変化点を示すパルス信号505を遅らせてパルス信号5
02に同期させたパルス信号506を出力する。
【0009】すなわち、パルス信号505とパルス信号506
は対をなし、パルス信号501の変化点でパルス信号505が
パルス信号501とパルス信号502の位相差に応じた可変長
のパルス幅で立ち上がり、パルス信号505の立ち下がり
と同時にパルス信号506がパルス信号502のパルス幅と常
に等しいパルス幅で立ち上がる。
【0010】従来回路では、対をなすパルス信号505と
パルス信号506をオペアンプ4にそれぞれ入力し、減算す
ることで、パルス信号501とパルス信号502との位相差に
応じた電圧を生成する。
【0011】
【発明が解決しようとする課題】前述のように従来の回
路では、入力信号501と502の位相差を情報として持つパ
ルス信号を、オペアンプを使用して入力信号501と502の
位相差に応じた電圧に変換する。よってオペアンプを用
いることにより、回路の消費電力が大きくなり、回路面
積も大きくなるという問題点を有していた。
【0012】本発明は、上記問題点を鑑み、低消費電力
化、低面積化を実現した位相比較器を提供することを目
的とする。
【0013】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項1が講じた解決手段は、第1と第2の
入力信号の位相差に応じて位相比較部の第1と第2の出力
パルス信号のパルス幅が変化する構成としてチャージポ
ンプ回路を制御し、さらに前記第1の出力パルス信号は
前記第1の入力信号の変化点で立ち上がり、前記チャー
ジポンプ回路の第1のスイッチを制御し、また前記第2
の出力パルス信号は前記第1の入力信号の変化点で立ち
下がり、前記チャージポンプ回路の第2のスイッチを制
御する構成とすることである。
【0014】
【発明の実施の形態】以下、本発明における実施の形態
を図1、図3、図4、図5を用いて説明する。
【0015】図1は本発明における位相比較器の構成図
である。インバータ12は従来例におけるインバータ31、
フリップフロップ13は従来例におけるフリップフロップ
32、フリップフロップ14は従来例におけるフリップフロ
ップ33、EX-OR回路15は従来例におけるEX-OR回路34、EX
-OR回路16は従来例におけるEX-OR回路35とそれぞれ同等
の動作を行う。
【0016】さらに本発明では、EX-OR回路16の出力パ
ルス信号506をインバータ111に入力することで、パルス
信号506の反転パルス信号507を生成する。
【0017】NAND回路112には、EX-OR回路15の出力パル
ス信号505とインバータ111の出力パルス信号507が入力
され、パルス信号501が変化した時点で論理的にローレ
ベルとなるパルス信号508を出力する。このパルス信号5
08をチャージポンプ回路2のスイッチ(PMOSTr)23の制御
入力端子25に入力することで、本発明の位相比較器1は
チャージポンプ回路2を制御する。
【0018】このNAND回路112によるチャージポンプ回
路2の制御方法であるが、パルス信号501が変化した時点
で論理的にローレベルとなるパルス信号508が、スイッ
チ23の制御入力端子25に入力されることにより、スイッ
チ23は接続状態となり、チャージポンプ回路2の出力端
子27には、定電流源21からパルス信号508がローレベル
の信号を出力している期間一定電流が流れ込むというも
のである。
【0019】またNOR回路113にも、パルス信号505とパ
ルス信号507が入力され、パルス信号508が立ち上がった
時点で論理的にハイレベルとなるパルス信号509を出力
する。このパルス信号509をチャージポンプ回路2のスイ
ッチ(NMOSTr)24の制御入力端子26に入力することで、本
発明の位相比較器1はチャージポンプ回路2を制御する。
【0020】このNOR回路113によるチャージポンプ回路
2の制御方法であるが、パルス信号508が立ち上がった時
点で論理的にハイレベルとなるパルス信号509が、スイ
ッチ23の制御入力端子26に入力される。したがって、ス
イッチ23が非接続状態になった後スイッチ24は接続状態
となり、チャージポンプ回路2の出力端子27からは、定
電流源22からパルス信号509がハイレベルの信号を出力
している期間一定電流が引き込まれる。
【0021】以下にパルス信号508、パルス信号509の動
作について説明する。まずパルス信号502がパルス信号5
01に対して、90度の位相差を有しているときの回路動作
について図3を用いて説明する。このときパルス信号505
のパルス幅はパルス信号502のパルス幅と等しくなって
いる。さらにNAND回路112で生成されるパルス信号508の
パルス幅もパルス信号502のパルス幅と等しくなる。ま
たNOR回路113で生成されるパルス信号509のパルス幅も
パルス信号502のパルス幅と一致する。したがってパル
ス信号508の制御入力によってチャージポンプ回路2の出
力端子27に定電流源21から一定電流が流れ込む期間と、
その後のパルス信号509の制御入力によってチャージポ
ンプ回路2の出力端子27から定電流源22によって一定電
流が引き込まれる期間は等しくなる。
【0022】次にパルス信号502とパルス信号501の位相
差が90度より小さいときについて図4を用いて説明す
る。このときはパルス信号505のパルス幅はパルス信号5
02のパルス幅に対して短くなっている。この場合、パル
ス信号508はパルス信号505を反転した形になっており、
ローレベルを出力する時間は短くなる。しかしパルス信
号509は、パルス信号506と同じ形となり、その結果パル
ス信号508の制御入力によってチャージポンプ回路2の出
力端子27に定電流源21から一定電流が流れ込む期間に対
し、その後のパルス信号509の制御入力によってチャー
ジポンプ回路2の出力端子27から定電流源22によって一
定電流が引き込まれる期間は長くなる。
【0023】さらにパルス信号502とパルス信号501の位
相差が90度より大きいときを図5を用いて説明する。こ
のときパルス信号505のパルス幅はパルス信号502のパル
ス幅に対して長くなっている。したがってパルス信号50
8のパルス幅はパルス信号501の変化点の密度に依存する
が、長くなる傾向を持ち、またパルス信号509のパルス
幅は短くなる傾向を持つ。その結果、パルス信号508の
制御入力によってチャージポンプ回路2の出力端子27に
定電流源21から一定電流が流れ込む期間は、その後のパ
ルス信号509の制御入力によってチャージポンプ回路2の
出力端子27から定電流源22によって一定電流が引き込ま
れる期間より長くなる。
【0024】以上のようにして、本発明における位相比
較器は、パルス信号501とパルス信号502の位相差を電流
量に変化することができる。
【0025】
【発明の効果】位相比較器からの二つのパルス出力をオ
ペアンプを用いて減算する必要がなくなるため、オペア
ンプを用いる必要がなくなる。したがって回路の低消費
電力化が可能になるとともに、低面積化も可能になる。
【図面の簡単な説明】
【図1】本発明における実施の形態による位相比較器の
構成図
【図2】従来例における位相比較器の構成図
【図3】本発明における実施の形態によるふたつの入力
信号の位相差が90度のときの動作のタイミングチャート
【図4】本発明における実施の形態によるふたつの入力
信号の位相差が90度未満のときの動作のタイミングチャ
ート
【図5】本発明における実施の形態によるふたつの入力
信号の位相差が90度より大きいときの動作のタイミング
チャート
【図6】従来例における位相比較器の、ふたつの入力信
号の位相差が90度のときの動作のタイミングチャート
【符号の説明】
1 位相比較部 2 チャージポンプ回路 21,22 定電流源 23,24 スイッチ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 チャージポンプ回路と、前記チャージポ
    ンプ回路を制御する位相比較部とを備え、 前記位相比較部は、 第1の入力端子が第1のフリップフロップの入力端子と第
    1のEX-OR回路の第1の入力端子に接続され、第2の入力端
    子は、前記第1のフリップフロップのクロック端子と第1
    のインバータに接続され、前記第1のインバータの出力
    端子は第2のフリップフロップのクロック端子に接続さ
    れ、前記第1のフリップフロップの出力端子は前記第1の
    EX-OR回路の第2の入力端子と第2のEX-OR回路の第1の入
    力端子と第2のフリップフロップの入力端子に接続さ
    れ、前記第2のフリップフロップの出力端子は前記第2の
    EX-OR回路の第2の入力端子に接続されており、前記第2
    のEX-OR回路の出力端子は第2のインバータの入力端子に
    接続され、前記第1のEX-OR回路の出力端子はNAND回路の
    第1の入力端子とNOR回路の第1の入力端子に接続され前
    記第2のインバータの出力端子は前記NAND回路の第2の入
    力端子と前記NOR回路の第2の入力端子に接続されてお
    り、前記NAND回路の出力端子が第1の出力端子に接続さ
    れ、前記NOR回路の出力端子が第2の出力端子に接続され
    ており、 前記チャージポンプ回路は、 グランドより高い電位にある電源から電流を供給する第
    1の定電流源がローアクティブで接続状態になる第1のス
    ィッチの第1の入出力端子に接続され、グランドへ電流
    を引き込む第2の定電流源がハイアクティブで接続状態
    になる第2のスィッチの第2の入出力端子に接続され、前
    記第1のスィッチの第2の入出力端子と前記第2のスイッ
    チの第1の入出力端子とが出力端子に接続され、前記第1
    のスィッチの制御端子が第1の制御端子に接続され、前
    記第2のスィッチの制御端子が第2の制御端子に接続され
    ており、 前記位相比較器の第1の出力端子は前記チャージポンプ
    回路の前記第1の制御端子に接続され、前記位相比較器
    の第2の出力端子は前記チャージポンプ回路の前記第2の
    制御端子に接続されることで前記チャージポンプ回路を
    制御することを特徴とする位相比較器。
JP26427696A 1996-10-04 1996-10-04 位相比較器 Pending JPH10112639A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009041102A1 (ja) * 2007-09-27 2009-04-02 Nec Corporation 位相比較器およびそれを用いたクロック・データ再生回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009041102A1 (ja) * 2007-09-27 2009-04-02 Nec Corporation 位相比較器およびそれを用いたクロック・データ再生回路
JP5062260B2 (ja) * 2007-09-27 2012-10-31 日本電気株式会社 位相比較器およびそれを用いたクロック・データ再生回路

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