JP5062260B2

JP5062260B2 - 位相比較器およびそれを用いたクロック・データ再生回路

Info

Publication number: JP5062260B2
Application number: JP2009534205A
Authority: JP
Inventors: 栄実野口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-09-27
Filing date: 2008-04-22
Publication date: 2012-10-31
Anticipated expiration: 2028-04-22
Also published as: JPWO2009041102A1; WO2009041102A1

Description

本発明は、シリアルデータを送受信する通信システムに広く用いられるクロック・データ再生回路、およびその構成要素である位相比較器に関する。

通信システムの受信装置においてクロック・データ再生回路（ＣＤＲ：ＣｌｏｃｋａｎｄＤａｔａＲｅｃｏｖｅｒｙ）が広く用いられている。クロック・データ再生回路は、受信したデータ信号からクロック信号成分を抽出し、抽出したクロック信号を用いてデータを識別あるいは再生する。クロック・データ再生回路は、その構成要素として位相比較器を備えている。

図１は、位相比較器の一例であるＨｏｇｇｅ型位相比較器を示すブロック図である。図２は、図１に示したＨｏｇｇｅ型位相比較器の動作を示すタイミングチャートである。図３は、図１に示したＨｏｇｇｅ型位相比較器の位相比較特性を示すグラフである。

図１を参照すると、位相比較器は、Ｄフリップフロップ９１、遅延器９２、排他的論理和回路９３，９４、および減算回路９５を有している。図１および図２を参照して位相比較器の動作について説明する。

Ｄフリップフロップ９１はフルレートクロックＣＫの立上りタイミングで入力信号ＤＩＮを識別することにより再生データＤＯＵＴを生成する。排他的論理和回路９４は入力信号ＤＩＮと再生データＤＯＵＴとの排他的論理和（ＥＸＯＲ）をとって誤差パルス（Ｅｒｒ．ｐｕｌｓｅ）を生成する。

また、遅延器９２は再生データＤＯＵＴを１／２ＵＩ（ＵＩ：ＵｎｉｔＩｎｔｅｒｖａｌ）だけ遅延させることにより、遅延データＤＯＵＴ＿ｄｅｌａｙを生成する。排他的論理和回路９３は再生データＤＯＵＴと遅延データＤＯＵＴ＿ｄｅｌａｙとの排他的論理和をとってリファレンスパルス（Ｒｅｆ．ｐｕｌｓｅ）を生成する。

そして、減算回路９５は、誤差パルス（Ｅｒｒ．ｐｕｌｓｅ）とリファレンスパルス（Ｒｅｆ．ｐｕｌｓｅ）との差をとることにより位相比較特性出力（ＰＤＯＵＴ）を生成する。減算回路９５からの位相比較出力は図２の最下段に示されている。

誤差パルス（Ｅｒｒ．ｐｕｌｓｅ）のパルス幅は入力信号ＤＩＮとクロックＣＫとの位相差に比例した値となる。一方、リファレンスパルス（Ｒｅｆ．ｐｕｌｓｅ）のパルス幅は位相差に関係なく１／２ＵＩという一定値となる。したがって、理想的には、位相比較特性出力（ＰＤＯＵＴ）は図３に実線で示すように、位相差に対してリニアな特性を示す。

しかしながら、実際の位相比較器の回路では各ブロック内での伝播遅延（Ｔｐｄ）、あるいはブロック間の配線での伝播遅延により、信号は理想的なタイミングよりも遅延する。この遅延のミスマッチが位相比較特性に直接的に影響を及ぼす。その影響により実際の位相比較特性出力（ＰＤＯＵＴ）には図３に点線で示すように入力位相オフセットが生じてしまう。この入力位相オフセットの影響で通信システムのＢＥＲ（ＢｉｔＥｒｒｏｒＲａｔｅ）やジッタトレランスが低下することが考えられる。

その対策として、設計段階で、積極的に遅延バッファ等を挿入したり、負荷を調整したりしてタイミングを調整し、遅延のミスマッチによる入力位相オフセットを補償するという方法があった。

しかしながら、遅延バッファの挿入や負荷の調整による遅延調整では、プロセスのバラツキや動作条件の違いなどにより、設計上の遅延量と実際の回路での遅延量との間に差異が生じる。そのため、通信システムの動作速度が速くなるにつれ、高精度の遅延調整が困難となり、入力位相オフセットを良好な精度に補償することが困難になってきている。

本発明の目的は、位相比較特性を改善した位相比較器およびそれを用いたクロック・データ再生回路を提供することである。

上記目的を達成するために、本発明の一態様による位相比較器は、入力信号とクロック信号との位相を比較する位相比較器であって、
前記入力信号を前記クロック信号のタイミングで識別することにより再生信号を生成し、前記再生信号を調整可能な位相で出力する識別手段と、
前記入力信号と前記識別手段から出力された前記再生信号との位相差に応じたパルス幅を有する誤差パルス信号を生成する誤差パルス生成手段と、
前記誤差パルス生成手段で生成される前記誤差パルス信号に対応し、一定のパルス幅を有するリファレンスパルス信号を生成するリファレンスパルス生成手段と、
前記誤差パルス信号と前記リファレンスパルス信号の差分をとることにより、位相比較の結果を示す位相比較信号を生成する差分信号生成手段と、
前記識別手段が前記再生信号を出力する位相を調整する位相調整手段と、を有している。

本発明の一態様によるクロック・データ再生回路は、
入力信号をクロック信号のタイミングで識別することにより再生信号を生成し、前記再生信号を調整可能な位相で出力する識別手段と、前記入力信号と前記識別手段から出力された前記再生信号との位相差に応じたパルス幅を有する誤差パルス信号を生成する誤差パルス生成手段と、前記誤差パルス生成手段で生成される前記誤差パルス信号に対応し、一定のパルス幅を有するリファレンスパルス信号を生成するリファレンスパルス生成手段と、前記誤差パルス信号と前記リファレンスパルス信号の差分をとることにより、位相比較の結果を示す位相比較信号を生成する差分信号生成手段と、前記識別手段が前記再生信号を出力する位相を調整する位相調整手段と、を有する位相比較器と、
前記位相比較器で生成された前記位相比較信号に基づいて位相を制御した前記クロック信号を生成するクロック発生回路と、を有している。

位相比較器の一例であるＨｏｇｇｅ型位相比較器を示すブロック図である。図１に示したＨｏｇｇｅ型位相比較器の動作を示すタイミングチャートである。図１に示したＨｏｇｇｅ型位相比較器の位相比較特性を示すグラフである。第１の実施形態による位相比較器を示す回路図である。第１の実施形態による位相比較器の動作を示すタイミングチャートである。第１の実施形態による位相比較器の位相比較特性を示すグラフである。第１の実施形態のクロック・データ再生回路を示すブロック図である。第２の実施形態による位相比較器を示す回路図である。第２の実施形態による位相比較器の動作を示すタイミングチャートである。

本発明の実施形態について図面を参照して詳細に説明する。

（第１の実施形態）
図４は第１の実施形態による位相比較器を示す回路図である。図５は第１の実施形態による位相比較器の動作を示すタイミングチャートである。図４および図５を参照して、位相比較器の構成および動作について説明する。

本実施形態の位相比較器はクロック・データ再生回路（ＣＤＲ：ＣｌｏｃｋａｎｄＤａｔａＲｅｃｏｖｅｒｙ）の構成要素である。位相比較器は入力信号ＤＩＮの位相と入力クロック信号Ｆｕｌｌ−ｒａｔｅＣＬＫの位相を比較し、比較結果である位相比較信号ＰＤＯＵＴを出力する。この位相比較信号ＰＤＯＵＴは、クロック・データ再生回路におけるクロック再生に用いられる。

図４参照すると、第１の実施形態の位相比較器は、データ識別部１１、誤差パルス生成部２１、リファレンスパルス生成部２２、差分信号生成部２３、および位相調整部２４を有している。

データ識別部１１は、入力クロック信号Ｆｕｌｌ−ｒａｔｅＣＬＫに基づくタイミングで入力データＤＩＮを識別することにより再生データＤＯＵＴを生成する。データ識別部１１は、再生データＤＯＵＴの位相調整が可能な構成である。

データ識別部１１は、シングルエッジトリガのＤ−ＦＦ（Ｄフリップフロップ）である２つの識別器ＤＥＣ０，識別器ＤＥＣ１８０と、それら２つのＤ−ＦＦの出力を多重化する多重化回路ＭＵＸとを有するデュアルエッジトリガＤ−ＦＦである。

識別器ＤＥＣ０は、入力クロック信号Ｆｕｌｌ−ｒａｔｅＣＬＫを１／２分周した分周クロック信号ＣＫ０のタイミングの立上りタイミングで入力信号ＤＩＮを識別する。識別器ＤＥＣ１８０は、分周クロック信号ＣＫ０のタイミングの立下りタイミングで入力データＤＩＮを識別する。これにより、図５に示すように、識別器ＤＥＣ０の出力信号ＤＯＵＴ０と識別器ＤＥＣ１８０の出力信号ＤＯＵＴ１８０は互いに位相が１８０°異なるハーフレートのデータ信号であり、入力データＤＩＮのデータが信号ＤＯＵＴ０と信号ＤＯＵＴ１８０に交互に現れる。

多重化回路ＭＵＸは、識別器ＤＥＣ０から出力された信号ＤＯＵＴ０と識別器ＤＥＣ１８０から出力された信号ＤＯＵＴ１８０を位相規定信号ＣＫｍｕｘに応じた位相で交互に選択して多重化することにより、フルレートの再生データＤＯＵＴを生成する。図５に双方向矢印で示されているように、位相規定信号ＣＫｍｕｘの位相を調整することにより、再生データＤＯＵＴの出力位相を調整することができる。

誤差パルス生成部２１は、入力データＤＩＮを一定時間だけ遅延させた信号ＤＩＮ＿ｄｅｌａｙと再生データＤＯＵＴとの排他的論理和をとることにより、誤差パルス信号Ｅｒｒ．ｐｕｌｓｅを生成する。この誤差パルス信号Ｅｒｒ．ｐｕｌｓｅは、入力信号ＤＩＮと本位相比較器に入力されるクロック信号ｆｕｌｌ−ｒａｔｅＣＬＫとの位相差に応じたパルス幅のパルス信号となる。

この構成では、再生データＤＯＵＴの出力位相を調整することは、誤差パルス信号Ｅｒｒ．ｐｕｌｓｅのパルス幅を変化させることと等価なので、その調整によって位相比較器の入出力オフセットを調整することができる。

リファレンスパルス生成部２２は、再生データＤＯＵＴと、再生データＤＯＵＴを（１／２）ＵＩ（ＵＩ：ＵｎｉｔＩｎｔｅｒｖａｌ）だけ遅延させた信号ＤＯＵＴ＿ｄｅｌａｙとの排他的論理和をとることにより、リファレンスパルス信号Ｒｅｆ．ｐｕｌｓｅを生成する。このリファレンスパルス信号Ｒｅｆ．ｐｕｌｓｅは、入力信号ＤＩＮに応じた一定のパルス幅のパルス信号となる。

差分信号生成部２３は、誤差パルス信号Ｅｒｒ．ｐｕｌｓｅとリファレンスパルス信号Ｒｅｆ．ｐｕｌｓｅとの差分をとることにより、位相比較信号ＰＤＯＵＴを生成する。

位相調整部２４は、データ識別部１１が再生データを出力するタイミングを調整する。その調整量は、外部から与えられる調整信号ＰｈａｓｅＯｆｆｓｅｔＡＤＪにより可変である。

具体的には位相調整部２４は１／２分周器ＤＩＶと位相調整器（ＰｈａｓｅＩｎｔｅｒｐｏｌａｔｏｒ）ＰＩとを有している。１／２分周器ＤＩＶは入力クロック信号Ｆｕｌｌ−ｒａｔｅＣＬＫを１／２分周した、互いに９０°位相の異なる分周クロック信号ＣＫ０，ＣＫ９０を生成する。

位相調整器ＰＩは、１／２分周器ＤＩＶからの２つの分周クロックＣＫ０，ＣＫ９０を基にして、再生データＤＯＵＴの出力位相を規定する位相規定信号ＣＫｍｕｘを生成し、データ識別部１１の多重化回路ＭＵＸに供給する。その際、位相調整器ＰＩは、位相規定信号ＣＫｍｕｘの位相を調整信号ＰｈａｓｅＯｆｆｓｅｔＡＤＪに応じて設定する。

より具体的には、位相調整部ＰＩは、互いに９０°位相の異なるＩ／Ｑクロック（ＣＫ０，ＣＫ９０）を調整信号ＰｈａｓｅＯｆｆｓｅｔＡＤＪに応じた重み付けで重み付け加算することにより、Ｉ／Ｑクロックの中間位相のクロック信号を生成する構成である。この重み付け加算のブレンド比を精度良く可変することで高精度な位相調整を実現することができる。

上述の誤差パルス生成部２１で、入力データＤＩＮと一定時間だけ遅延させるのは、デュアルエッジトリガＤ−ＦＦにおける伝播遅延を補償するためである。しかし、プロセスのバラツキや動作条件の違いなどによりデュアルエッジトリガＤ−ＦＦの伝播遅延を正確に補償することは困難なので、信号ＤＩＮ＿ｄｅｌａｙと再生データＤＯＵＴとの間には遅延のミスマッチが生じる。

本実施形態では、データ識別部１１における再生データＤＯＵＴの出力位相を調整することにより、誤差パルス生成部２１で生成される誤差パルス信号Ｅｒｒ．ｐｕｌｓｅのパルス幅を調整し、その調整によって入力位相オフセットを補償することができるので、位相比較器の位相比較特性を改善することができる。その結果として通信システムのＢＥＲ（ＢｉｔＥｒｒｏｒＲａｔｅ）やジッタトレランスの向上が見込まれる。

また、本実施形態によれば、入力データＤＩＮをハーフレートの分周クロック信号ＣＫ０の立上りタイミングで識別することにより得た信号ＤＯＵＴ０と、立下りタイミングで識別することにより得た信号ＤＯＵＴ１８０とを多重化回路ＭＵＸで交互に選択し、再生データＤＯＵＴとして出力する構成において、多重化回路ＭＵＸの選択切り替えのタイミングを調整するので、高精度の調整が可能であり、位相比較器の位相比較特性を高精度で改善することができる。

また、本実施形態によれば、位相の異なる２つの分周クロック信号ＣＫ０と分周クロック信号ＣＫ９０とを重みの変更可能な重み付け加算することにより、分周クロック信号ＣＫ０と分周クロック信号ＣＫ９０の中間位相のクロック信号（位相規定信号ＣＫｍｕｘ）を生成し、その信号で多重化回路ＭＵＸを切り替えるので、重み付けの変更により高精度の調整が可能であり、位相比較器の位相比較特性を高精度で改善することができる。

図６は、第１の実施形態による位相比較器の位相比較特性を示すグラフである。図４に示した構成の位相比較器によれば、図６に点線で示した入力位相オフセットの生じた位相比較特性を、実線で示した理想的な位相比較特性に近づけるように、高精度で位相を調整することができる。

図７は、第１の実施形態のクロック・データ再生回路を示すブロック図である。図７を参照すると、クロック・データ再生回路は位相比較器３１とクロック発生回路３２を有している。

位相比較器３１は図４に示した構成であり、入力データＤＩＮとクロック信号ＣＬＫとの位相を比較し、比較結果として位相比較信号ＰＤＯＵＴを出力する。また、位相比較器３１は入力データＤＩＮをクロック信号ＣＬＫのタイミングで識別することにより再生データＤＯＵＴを生成する。

クロック発生回路３２は、位相比較器３１からの位相比較信号ＰＤＯＵＴに基づいて位相を制御したフルレートのクロック信号ＣＬＫを生成する。クロック信号ＣＬＫは位相比較器３１に入力される。

（第２の実施形態）
図８は第２の実施形態による位相比較器を示す回路図である。図９は第２の実施形態による位相比較器の動作を示すタイミングチャートである。図８および図９を参照して、位相比較器の構成および動作について説明する。

図９を参照すると、第２の実施形態の位相比較器は、データ識別部１１、誤差パルス生成部２１、リファレンスパルス生成部４１、差分信号生成部４２、および位相調整部２４を有している。データ識別部１１、誤差パルス生成部２１、および位相調整部２４は図４に示した第１の実施形態と同じものである。

リファレンスパルス生成部４１は、データ識別部１１の識別器ＤＥＣ０から出力された信号ＤＯＵＴ０と、識別器ＤＥＣ１８０から出力された信号ＤＯＵＴ１８０との排他的論理和をとることにより、リファレンスパルスＨａｌｆ−ｒａｔｅＲｅｆ．ｐｕｌｓｅを生成する。このリファレンスパルス信号Ｈａｌｆ−ｒａｔｅＲｅｆ．ｐｕｌｓｅは、入力信号ＤＩＮに応じた一定のパルス幅であり、そのパルス幅が、図９に示すように、フルレートに対して２倍のパルス信号となる。

差分信号生成部４２は、誤差パルス生成部２１で生成された誤差パルスと、リファレンスパルス生成部４１で生成されたリファレンスパルスとをそれぞれの振幅を１対０．５に重み付けし、重み付けした誤差パルスと重み付けしたリファレンスパルスとの差分をとることにより、図９に示すような位相比較信号ＰＤＯＵＴを生成する。

以上説明したように、本実施形態によれば、再生データＤＯＵＴを（１／２）ＵＩだけ遅延させるための遅延器が不要となり、第１の実施形態よりも回路規模が縮小される。また、遅延器の遅延量のバラツキによるリファレンスパルスのパルス幅のバラツキが無く、かつ識別器ＤＥＣ０と識別器ＤＥＣ１８０の出力をとるという対称的でバランスのよい回路構成なので、入力位相オフセットのバラツキが低減される。

以上、実施形態（および実施例）を参照して本発明を説明したが、本発明は実施形態（および実施例）に限定されるものではない。クレームに定義された本発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２００７年９月２７日に出願された日本出願特願２００７−２５１１２３を基礎として優先権の利益を主張するものであり、その開示の全てを引用によってここに取り込む。

Claims

入力信号とクロック信号との位相を比較する位相比較器であって、
前記入力信号を前記クロック信号のタイミングで識別することにより再生信号を生成し、前記再生信号を調整可能な位相で出力する識別手段と、
前記入力信号と前記識別手段から出力された前記再生信号との位相差に応じたパルス幅を有する誤差パルス信号を生成する誤差パルス生成手段と、
前記誤差パルス生成手段で生成される前記誤差パルス信号に対応し、一定のパルス幅を有するリファレンスパルス信号を生成するリファレンスパルス生成手段と、
前記誤差パルス信号と前記リファレンスパルス信号の差分をとることにより、位相比較の結果を示す位相比較信号を生成する差分信号生成手段と、
前記識別手段が前記再生信号を出力する位相を調整する位相調整手段と、を有する位相比較器。
前記識別手段は、
前記クロック信号を１／２分周した分周クロックの立上りタイミングで、前記入力信号を識別することにより得た第１の識別信号を出力する第１の識別器と、
前記分周クロックの立下りタイミングで前記入力信号を識別することにより得た第２の識別信号を出力する第２の識別器と、
前記第１の識別器から出力された前記第１の識別信号と、前記第２の識別器から出力された前記第２の識別信号とを、与えられた位相規定信号に応じた位相で交互に選択して多重化することにより、前記再生信号を生成する多重化回路と、を有する、請求項１に記載の位相比較器。
前記位相調整手段は、前記クロック信号を１／２分周した位相の異なる２つの分周クロック信号を基にして、前記２つの分周クロック信号の中間位相の前記位相規定信号を生成する位相補間器を含む、請求項２に記載の位相比較器。
前記リファレンスパルス生成手段は、前記第１の識別器から出力された前記第１の識別信号と、前記第２の識別器から出力された前記第２の識別信号との排他的論理和をとることにより、前記リファレンスパルス信号を生成する、請求項２に記載の位相比較器。
入力信号をクロック信号のタイミングで識別することにより再生信号を生成し、前記再生信号を調整可能な位相で出力する識別手段と、前記入力信号と前記識別手段から出力された前記再生信号との位相差に応じたパルス幅を有する誤差パルス信号を生成する誤差パルス生成手段と、前記誤差パルス生成手段で生成される前記誤差パルス信号に対応し、一定のパルス幅を有するリファレンスパルス信号を生成するリファレンスパルス生成手段と、前記誤差パルス信号と前記リファレンスパルス信号の差分をとることにより、位相比較の結果を示す位相比較信号を生成する差分信号生成手段と、前記識別手段が前記再生信号を出力する位相を調整する位相調整手段と、を有する位相比較器と、
前記位相比較器で生成された前記位相比較信号に基づいて位相を制御した前記クロック信号を生成するクロック発生回路と、を有するクロック・データ再生回路。
前記識別手段は、
前記クロック信号を１／２分周した分周クロックの立上りタイミングで、前記入力信号を識別することにより得た第１の識別信号を出力する第１の識別器と、
前記分周クロックの立下りタイミングで前記入力信号を識別することにより得た第２の識別信号を出力する第２の識別器と、
前記第１の識別器から出力された前記第１の識別信号と、前記第２の識別器から出力された前記第２の識別信号とを、与えられた位相規定信号に応じた位相で交互に選択して多重化することにより、前記再生信号を生成する多重化回路と、を有する、請求項５に記載のクロック・データ再生回路。
前記位相調整手段は、前記クロック信号を１／２分周した位相の異なる２つの分周クロック信号を基にして、前記２つの分周クロック信号の中間位相の前記位相規定信号を生成する位相補間器を含む、請求項６に記載のクロック・データ再生回路。
前記リファレンスパルス生成手段は、前記第１の識別器から出力された前記第１の識別信号と、前記第２の識別器から出力された前記第２の識別信号との排他的論理和をとることにより、前記リファレンスパルス信号を生成する、請求項６に記載のクロック・データ再生回路。