JPH0918307A - 位相比較器 - Google Patents
位相比較器Info
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- JPH0918307A JPH0918307A JP16487995A JP16487995A JPH0918307A JP H0918307 A JPH0918307 A JP H0918307A JP 16487995 A JP16487995 A JP 16487995A JP 16487995 A JP16487995 A JP 16487995A JP H0918307 A JPH0918307 A JP H0918307A
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Abstract
(57)【要約】
【目的】 ９０°位相遅延器による回路規模の増大を解
消するとともに、基動作速度の高速化を図る。 【構成】 クロック信号とデータ信号を入力とするオフ
セット補償ディジタル型位相比較器３により周波数と位
相の比較を行い、乗算型位相比較器４の電圧−位相に応
じて自身の電圧−位相特性にΔＶのオフセットをかけ
る。更にオフセット補償ディジタル型位相比較器出力８
と乗算型位相比較器出力９を入力とする電圧レベル比較
器５はオフセット補償ディジタル型位相比較器出力８と
乗算型位相比較器出力９を切り換える制御信号１０を出
力し、制御信号１０は、出力切換器６に送られ、クロッ
ク信号ＣＬＫとデータ信号ＤＡＴＡの周波数差，位相差
に応じて位相比較器出力８又は９が切り換えられて出力
される。
消するとともに、基動作速度の高速化を図る。 【構成】 クロック信号とデータ信号を入力とするオフ
セット補償ディジタル型位相比較器３により周波数と位
相の比較を行い、乗算型位相比較器４の電圧−位相に応
じて自身の電圧−位相特性にΔＶのオフセットをかけ
る。更にオフセット補償ディジタル型位相比較器出力８
と乗算型位相比較器出力９を入力とする電圧レベル比較
器５はオフセット補償ディジタル型位相比較器出力８と
乗算型位相比較器出力９を切り換える制御信号１０を出
力し、制御信号１０は、出力切換器６に送られ、クロッ
ク信号ＣＬＫとデータ信号ＤＡＴＡの周波数差，位相差
に応じて位相比較器出力８又は９が切り換えられて出力
される。
Description
【０００１】
【産業上の利用分野】本発明は位相比較器に関し、特に
ＰＣＭ通信用位相比較器に関する。
ＰＣＭ通信用位相比較器に関する。
【０００２】
【従来の技術】従来の位相比較器を図９に示す（特開平
４−３５１００９号公報）。従来の位相比較器は、ＣＬ
Ｋ入力端子１０１のクロック信号ＣＬＫとＤＡＴＡ入力
端子１０２のデータ信号ＤＡＴＡを入力とするディジタ
ル型位相比較器１０３により、周波数と位相の比較を行
っている。乗算型位相比較器１０４へのクロック信号Ｃ
ＬＫは９０°位相遅延器１０５により９０°遅延され、
乗算型位相比較器１０４とディジタル型位相比較器１０
３の同期状態を一致させている。更にディジタル型位相
比較器出力１０９と乗算型位相比較器出力１１０を入力
とする電圧レベル比較器１０６は、ディジタル型位相比
較器出力１０９と乗算型位相比較器出力１１０を切り換
える制御信号１１１を発生し、この制御信号１１１は出
力切換器１０７に送られ、クロック信号ＣＬＫとデータ
信号ＤＡＴＡの周波数差，位相差に応じて位相比較器出
力が切り換えられて出力される。
４−３５１００９号公報）。従来の位相比較器は、ＣＬ
Ｋ入力端子１０１のクロック信号ＣＬＫとＤＡＴＡ入力
端子１０２のデータ信号ＤＡＴＡを入力とするディジタ
ル型位相比較器１０３により、周波数と位相の比較を行
っている。乗算型位相比較器１０４へのクロック信号Ｃ
ＬＫは９０°位相遅延器１０５により９０°遅延され、
乗算型位相比較器１０４とディジタル型位相比較器１０
３の同期状態を一致させている。更にディジタル型位相
比較器出力１０９と乗算型位相比較器出力１１０を入力
とする電圧レベル比較器１０６は、ディジタル型位相比
較器出力１０９と乗算型位相比較器出力１１０を切り換
える制御信号１１１を発生し、この制御信号１１１は出
力切換器１０７に送られ、クロック信号ＣＬＫとデータ
信号ＤＡＴＡの周波数差，位相差に応じて位相比較器出
力が切り換えられて出力される。
【０００３】次に図１０〜図１３に示す電圧−位相特性
図を参照して、図９に示された位相比較器の動作につい
て詳細に説明する。図１０に示されたディジタル型位相
比較器１０３の出力電圧１０９と図１１に示された乗算
型位相比較器１０４の出力電圧１１０の電圧レベルを電
圧レベル比較器１０６で比較すると、図１２に示された
３値の出力レベルが得られる。すなわち、−２π〜−π
／２のとき負のレベルとなり、−π／２〜π／２のとき
０レベルとなり、π／２〜２πのとき正のレベルとな
る。
図を参照して、図９に示された位相比較器の動作につい
て詳細に説明する。図１０に示されたディジタル型位相
比較器１０３の出力電圧１０９と図１１に示された乗算
型位相比較器１０４の出力電圧１１０の電圧レベルを電
圧レベル比較器１０６で比較すると、図１２に示された
３値の出力レベルが得られる。すなわち、−２π〜−π
／２のとき負のレベルとなり、−π／２〜π／２のとき
０レベルとなり、π／２〜２πのとき正のレベルとな
る。
【０００４】電圧レベル比較器１０６の出力電圧１１１
が“０”レベルのとき、出力切換器１０７は乗算型位相
比較器出力１１０を選択し、出力電圧１１１が負又は正
のときディジタル型位相比較器出力１０９を選択する。
その結果−２π〜−π／２の位相領域とπ／２〜２πの
位相領域では、ディジタル型位相比較器１０３の出力電
圧が選択され、−π／２〜π／２の位相領域では、乗算
型位相比較器１０４の出力電圧１１０が選択され、これ
らの出力電圧１０９，１１０が選択的に出力切換器１０
７の出力となる。
が“０”レベルのとき、出力切換器１０７は乗算型位相
比較器出力１１０を選択し、出力電圧１１１が負又は正
のときディジタル型位相比較器出力１０９を選択する。
その結果−２π〜−π／２の位相領域とπ／２〜２πの
位相領域では、ディジタル型位相比較器１０３の出力電
圧が選択され、−π／２〜π／２の位相領域では、乗算
型位相比較器１０４の出力電圧１１０が選択され、これ
らの出力電圧１０９，１１０が選択的に出力切換器１０
７の出力となる。
【０００５】したがって位相比較器出力端子に出力され
る出力電圧は図１３に示すような電圧−位相特性を示
す。このように位相差が“０”の近傍（−π／２〜π／
２）では、“０”の連続するデータに対しても、オフセ
ットを生じない乗算型位相比較器出力１１０が選択され
るため、クロック信号とデータ信号の同期状態でオフセ
ットを生じないことになる。
る出力電圧は図１３に示すような電圧−位相特性を示
す。このように位相差が“０”の近傍（−π／２〜π／
２）では、“０”の連続するデータに対しても、オフセ
ットを生じない乗算型位相比較器出力１１０が選択され
るため、クロック信号とデータ信号の同期状態でオフセ
ットを生じないことになる。
【０００６】
【発明が解決しようとする課題】この従来の位相比較器
では、９０°位相遅延器により９０°位相差のクロック
信号を得るようにしているため、その９０°位相遅延器
の構成は図１４のように乗算器による２てい倍回路とＭ
Ｓ−ＤＦＦによる複雑なものとなる。このため、回路規
模が大きくなるという欠点があった。
では、９０°位相遅延器により９０°位相差のクロック
信号を得るようにしているため、その９０°位相遅延器
の構成は図１４のように乗算器による２てい倍回路とＭ
Ｓ−ＤＦＦによる複雑なものとなる。このため、回路規
模が大きくなるという欠点があった。
【０００７】また２てい倍回路とＭＳ−ＤＦＦによる９
０°位相遅延器では、高速動作では２てい倍回路の振幅
のアンバランスとＭＳ−ＤＦＦのゲートの遅延時間によ
り、正確な９０°位相が得られないという問題点があっ
た。
０°位相遅延器では、高速動作では２てい倍回路の振幅
のアンバランスとＭＳ−ＤＦＦのゲートの遅延時間によ
り、正確な９０°位相が得られないという問題点があっ
た。
【０００８】本発明の目的は、９０°位相遅延器による
回路規模増大の解消と動作速度の高速化を実現した位相
比較器を提供することにある。
回路規模増大の解消と動作速度の高速化を実現した位相
比較器を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る位相比較器は、乗算型位相比較器と、
オフセット補償ディジタル型位相比較器と、電圧レベル
比較器と、出力変換器とを有する位相比較器であって、
乗算型位相比較器は、入力したクロック信号とデータ信
号との周波数と位相を比較し、電圧−位相特性に応じて
出力電圧を出力するものであり、オフセット補償ディジ
タル型位相比較器は、入力したクロック信号とデータ信
号との周波数と位相を比較し、前記乗算型位相比較器の
電圧−位相特性にオフセットをかけた電圧−位相特性に
応じて出力電圧を出力するものであり、電圧レベル比較
器は、前記乗算型位相比較器と前記オフセット補償ディ
ジタル型位相比較器との出力電圧を入力とし、クロック
信号とデータ信号との周波数差，位相差に応じた制御信
号を出力するものであり、出力変換器は、前記電圧レベ
ル比較器からの制御信号に基づいて乗算型位相比較器出
力とオフセット補償ディジタル型位相比較器出力を選択
的に切替えて出力するものである。
め、本発明に係る位相比較器は、乗算型位相比較器と、
オフセット補償ディジタル型位相比較器と、電圧レベル
比較器と、出力変換器とを有する位相比較器であって、
乗算型位相比較器は、入力したクロック信号とデータ信
号との周波数と位相を比較し、電圧−位相特性に応じて
出力電圧を出力するものであり、オフセット補償ディジ
タル型位相比較器は、入力したクロック信号とデータ信
号との周波数と位相を比較し、前記乗算型位相比較器の
電圧−位相特性にオフセットをかけた電圧−位相特性に
応じて出力電圧を出力するものであり、電圧レベル比較
器は、前記乗算型位相比較器と前記オフセット補償ディ
ジタル型位相比較器との出力電圧を入力とし、クロック
信号とデータ信号との周波数差，位相差に応じた制御信
号を出力するものであり、出力変換器は、前記電圧レベ
ル比較器からの制御信号に基づいて乗算型位相比較器出
力とオフセット補償ディジタル型位相比較器出力を選択
的に切替えて出力するものである。
【００１０】また前記オフセット補償ディジタル型位相
比較器は、特定の位相区間において乗算型位相比較器の
出力特性と自身の出力特性とが一致するようにオフセッ
ト電圧をもつものである。
比較器は、特定の位相区間において乗算型位相比較器の
出力特性と自身の出力特性とが一致するようにオフセッ
ト電圧をもつものである。
【００１１】また前記特定の位相区間は、０〜πの範囲
である。
である。
【００１２】また前記オフセットは、ＤＣオフセットで
ある。
ある。
【００１３】また前記出力変換器は、位相差π／２の近
傍で２つの前記位相比較器出力を切換え、連続０のデー
タに対して位相比較器出力にオフセットを発生させない
ものである。
傍で２つの前記位相比較器出力を切換え、連続０のデー
タに対して位相比較器出力にオフセットを発生させない
ものである。
【００１４】
【作用】オフセット補償ディジタル型位相比較器にオフ
セットを持たせることにより、位相差π／２の近傍で２
つの乗算型位相比較器出力とオフセット補償ディジタル
型位相比較器出力とを切り換え、連続０のデータに対し
ても位相比較器出力にオフセットを発生させないように
する。
セットを持たせることにより、位相差π／２の近傍で２
つの乗算型位相比較器出力とオフセット補償ディジタル
型位相比較器出力とを切り換え、連続０のデータに対し
ても位相比較器出力にオフセットを発生させないように
する。
【００１５】
【実施例】以下、本発明の実施例を図により説明する。
【００１６】（実施例１）図１は本発明の基本的構成を
示す構成図である。
示す構成図である。
【００１７】図１において本発明に係る位相比較器は基
本的構成として、乗算型位相比較器４と、オフセット補
償ディジタル型位相比較器３と、電圧レベル比較器５
と、出力変換器６とを有している。
本的構成として、乗算型位相比較器４と、オフセット補
償ディジタル型位相比較器３と、電圧レベル比較器５
と、出力変換器６とを有している。
【００１８】各構成の機能について説明すると、乗算型
位相比較器４は、入力したクロック信号とデータ信号と
の周波数と位相を比較し、電圧−位相特性に応じて出力
電圧を出力するようになっている。
位相比較器４は、入力したクロック信号とデータ信号と
の周波数と位相を比較し、電圧−位相特性に応じて出力
電圧を出力するようになっている。
【００１９】オフセット補償ディジタル型位相比較器３
は、入力したクロック信号とデータ信号との周波数と位
相を比較し、乗算型位相比較器４の電圧−位相特性にオ
フセットをかけた電圧−位相特性に応じて出力電圧を出
力するようになっている。
は、入力したクロック信号とデータ信号との周波数と位
相を比較し、乗算型位相比較器４の電圧−位相特性にオ
フセットをかけた電圧−位相特性に応じて出力電圧を出
力するようになっている。
【００２０】また電圧レベル比較器５は、乗算型位相比
較器４とオフセット補償ディジタル型位相比較器３との
出力電圧を入力とし、クロック信号とデータ信号との周
波数差，位相差に応じた制御信号を出力するようになっ
ている。
較器４とオフセット補償ディジタル型位相比較器３との
出力電圧を入力とし、クロック信号とデータ信号との周
波数差，位相差に応じた制御信号を出力するようになっ
ている。
【００２１】また出力変換器６は、電圧レベル比較器５
からの制御信号に基づいて乗算型位相比較器出力とオフ
セット補償ディジタル型位相比較器出力を選択的に切替
えて出力するようになっている。
からの制御信号に基づいて乗算型位相比較器出力とオフ
セット補償ディジタル型位相比較器出力を選択的に切替
えて出力するようになっている。
【００２２】またオフセット補償ディジタル型位相比較
器３は、特定の位相区間において乗算型位相比較器４の
出力特性と自身の出力特性とが一致するようにオフセッ
ト電圧をもっており、特定の位相区間は、０〜πの範囲
となっており、前記オフセットは、ＤＣオフセットとな
っている。
器３は、特定の位相区間において乗算型位相比較器４の
出力特性と自身の出力特性とが一致するようにオフセッ
ト電圧をもっており、特定の位相区間は、０〜πの範囲
となっており、前記オフセットは、ＤＣオフセットとな
っている。
【００２３】また出力変換器６は、位相差π／２の近傍
で２つの前記位相比較器出力を切換え、連続０のデータ
に対して位相比較器出力にオフセットを発生させないよ
うになっている。
で２つの前記位相比較器出力を切換え、連続０のデータ
に対して位相比較器出力にオフセットを発生させないよ
うになっている。
【００２４】次に本発明を具体例に基づいて説明する。
図１においてＣＬＫ入力端子１のクロック信号ＣＬＫと
ＤＡＴＡ入力端子２のデータ信号ＤＡＴＡを入力とする
オフセット補償ディジタル型位相比較器３により、クロ
ック信号ＣＬＫとデータ信号ＤＡＴＡとにおける周波数
と位相の比較を行い、乗算型位相比較器４の電圧−位相
に応じて自身の電圧−位相特性にΔＶのオフセットをか
けている。
図１においてＣＬＫ入力端子１のクロック信号ＣＬＫと
ＤＡＴＡ入力端子２のデータ信号ＤＡＴＡを入力とする
オフセット補償ディジタル型位相比較器３により、クロ
ック信号ＣＬＫとデータ信号ＤＡＴＡとにおける周波数
と位相の比較を行い、乗算型位相比較器４の電圧−位相
に応じて自身の電圧−位相特性にΔＶのオフセットをか
けている。
【００２５】更にオフセット補償ディジタル型位相比較
器出力８と乗算型位相比較器出力９を入力とする電圧レ
ベル比較器５は、オフセット補償ディジタル型位相比較
器出力８と乗算型位相比較器出力９を切り換える制御信
号１０を発生させ、制御信号１０は出力切換器６に送ら
れ、クロック信号ＣＬＫとデータ信号ＤＡＴＡの周波数
差，位相差に応じて位相比較器出力８，９が切り換えら
れて出力される。
器出力８と乗算型位相比較器出力９を入力とする電圧レ
ベル比較器５は、オフセット補償ディジタル型位相比較
器出力８と乗算型位相比較器出力９を切り換える制御信
号１０を発生させ、制御信号１０は出力切換器６に送ら
れ、クロック信号ＣＬＫとデータ信号ＤＡＴＡの周波数
差，位相差に応じて位相比較器出力８，９が切り換えら
れて出力される。
【００２６】オフセット補償ディジタル型位相比較器３
は図６に示す回路構成を有している。すなわち図６に示
すように、リセット端子付きＤフリップフロップ（以
下、Ｄ−ＦＦという）３ａ，３ｂと、差動型増幅回路３
ｃ，３ｄとを有している。
は図６に示す回路構成を有している。すなわち図６に示
すように、リセット端子付きＤフリップフロップ（以
下、Ｄ−ＦＦという）３ａ，３ｂと、差動型増幅回路３
ｃ，３ｄとを有している。
【００２７】次に図２〜図５に示す電圧−位相特性図を
参照して本実施例の動作について詳細に説明する。図２
は乗算型位相比較器４の出力特性を、図３はオフセット
補償ディジタル型位相比較器３の出力特性を示してい
る。オフセット補償ディジタル型位相比較器３の出力特
性は、乗算型位相比較器４の出力特性と位相差０〜πの
区間が一致するように、あらかじめΔＶのオフセットを
もっている。
参照して本実施例の動作について詳細に説明する。図２
は乗算型位相比較器４の出力特性を、図３はオフセット
補償ディジタル型位相比較器３の出力特性を示してい
る。オフセット補償ディジタル型位相比較器３の出力特
性は、乗算型位相比較器４の出力特性と位相差０〜πの
区間が一致するように、あらかじめΔＶのオフセットを
もっている。
【００２８】図２に示された乗算型位相比較器４の出力
電圧９と図３に示されたオフセット補償ディジタル型位
相比較器３の出力電圧８の電圧レベルを電圧レベル比較
器５で比較すると、図４に示されているように３値の出
力レベルが得られる。すなわち、−２π〜０のとき負レ
ベルとなり、０〜πのとき０レベルとなり、π〜２πの
とき正レベルになる。
電圧９と図３に示されたオフセット補償ディジタル型位
相比較器３の出力電圧８の電圧レベルを電圧レベル比較
器５で比較すると、図４に示されているように３値の出
力レベルが得られる。すなわち、−２π〜０のとき負レ
ベルとなり、０〜πのとき０レベルとなり、π〜２πの
とき正レベルになる。
【００２９】電圧レベル比較器５の出力電圧１０が０レ
ベルのとき、出力切換器６は乗算型位相比較器出力９を
選択し、出力電圧１０が負又は正のときオフセット補償
ディジタル型位相比較器出力８を選択する。その結果、
−２π〜０の位相区間とπ〜２πまでの位相区間ではオ
フセット補償ディジタル型位相比較器３の出力８が選択
され、０〜πの位相区間では乗算型位相比較器４の出力
９が選択され、これらの出力８，９が選択的に出力切換
器６の出力となる。
ベルのとき、出力切換器６は乗算型位相比較器出力９を
選択し、出力電圧１０が負又は正のときオフセット補償
ディジタル型位相比較器出力８を選択する。その結果、
−２π〜０の位相区間とπ〜２πまでの位相区間ではオ
フセット補償ディジタル型位相比較器３の出力８が選択
され、０〜πの位相区間では乗算型位相比較器４の出力
９が選択され、これらの出力８，９が選択的に出力切換
器６の出力となる。
【００３０】したがって、位相比較器出力７は図５に示
すような電圧−位相特性を示す。このように位相差がπ
／２の近傍（０〜π）では乗算型位相比較器出力９が選
択されるため、ディジタル型位相比較器のデッドゾーン
影響を受けず、ロック時に位相が安定し、０の連続する
データＤＡＴＡに対して位相誤差を生じない乗算型位相
比較器を使用したときでも、０の連続するデータＤＡＴ
Ａに対してもπ／２からの位相誤差を生じないことにな
る。
すような電圧−位相特性を示す。このように位相差がπ
／２の近傍（０〜π）では乗算型位相比較器出力９が選
択されるため、ディジタル型位相比較器のデッドゾーン
影響を受けず、ロック時に位相が安定し、０の連続する
データＤＡＴＡに対して位相誤差を生じない乗算型位相
比較器を使用したときでも、０の連続するデータＤＡＴ
Ａに対してもπ／２からの位相誤差を生じないことにな
る。
【００３１】次に図６に示すオフセット補償ディジタル
型位相比較器３の動作について説明する。
型位相比較器３の動作について説明する。
【００３２】（１）クロック信号の位相がデータ信号の
位相よりも進んでいる場合、クロック端子１に入力する
クロック信号の立上がりを検出してＤ−ＦＦ３ａの出力
が高いレベルとなる。次にデータ端子２に入力するデー
タ信号の立上がりを検出してＤ−ＦＦ３ｂの出力が高レ
ベルとなる。このときアンドゲート３ｅの出力が低レベ
ルから高レベルに変化し、Ｄ−ＦＦ３ａとＤ−ＦＦ３ｂ
の出力がリセットされ、高レベルから低レベルに変化す
る。このためＤ−ＦＦ３ａの出力には、位相差に応じて
高レベルが出力され、Ｄ−ＦＦ３ｂの出力には常に低レ
ベルが出力される。
位相よりも進んでいる場合、クロック端子１に入力する
クロック信号の立上がりを検出してＤ−ＦＦ３ａの出力
が高いレベルとなる。次にデータ端子２に入力するデー
タ信号の立上がりを検出してＤ−ＦＦ３ｂの出力が高レ
ベルとなる。このときアンドゲート３ｅの出力が低レベ
ルから高レベルに変化し、Ｄ−ＦＦ３ａとＤ−ＦＦ３ｂ
の出力がリセットされ、高レベルから低レベルに変化す
る。このためＤ−ＦＦ３ａの出力には、位相差に応じて
高レベルが出力され、Ｄ−ＦＦ３ｂの出力には常に低レ
ベルが出力される。
【００３３】（２）クロック信号の位相がデータ信号の
位相よりも遅れている場合、前記（１）の場合とは逆
に、Ｄ−ＦＦ３ａの出力には常に低レベルが出力され、
Ｄ−ＦＦ３ｂの出力には位相差に応じて高レベルが出力
される。
位相よりも遅れている場合、前記（１）の場合とは逆
に、Ｄ−ＦＦ３ａの出力には常に低レベルが出力され、
Ｄ−ＦＦ３ｂの出力には位相差に応じて高レベルが出力
される。
【００３４】（３）クロック信号とデータ信号との位相
が一致している場合、Ｄ−ＦＦ３ａとＤ−ＦＦ３ｂの出
力には共に、常に低レベルとなり、差動型増幅回路３ａ
に入力する。しかし後段の差動型増幅回路３ｂは、ＤＣ
によるオフセット電圧３ｆをもつため、乗算型位相比較
器４の電圧−位相特性と一致するようにオフセット補償
ディジタル型位相比較器３の電圧−位相特性がオフセッ
トされて、出力電圧８が出力されることとなる。
が一致している場合、Ｄ−ＦＦ３ａとＤ−ＦＦ３ｂの出
力には共に、常に低レベルとなり、差動型増幅回路３ａ
に入力する。しかし後段の差動型増幅回路３ｂは、ＤＣ
によるオフセット電圧３ｆをもつため、乗算型位相比較
器４の電圧−位相特性と一致するようにオフセット補償
ディジタル型位相比較器３の電圧−位相特性がオフセッ
トされて、出力電圧８が出力されることとなる。
【００３５】（実施例２）図７は本発明の実施例２を示
す構成図である。図７に示すオフセット補償ディジタル
型位相比較器３は、図６のＤ−ＦＦ３ａとＤ−ＦＦ３ｂ
とに代えてＲ・Ｓフリップフロップ３ｇ，３ｈを基本と
したのこぎり型波形を出力する構成としたものであり、
その出力特性は、のこぎり型波形をもつようになってい
る。図７に示す位相比較器の出力特性を０〜πの位相区
間でΔＶだけオフセットを持せて、乗算型位相比較器４
の出力特性に一致させるようになっている。
す構成図である。図７に示すオフセット補償ディジタル
型位相比較器３は、図６のＤ−ＦＦ３ａとＤ−ＦＦ３ｂ
とに代えてＲ・Ｓフリップフロップ３ｇ，３ｈを基本と
したのこぎり型波形を出力する構成としたものであり、
その出力特性は、のこぎり型波形をもつようになってい
る。図７に示す位相比較器の出力特性を０〜πの位相区
間でΔＶだけオフセットを持せて、乗算型位相比較器４
の出力特性に一致させるようになっている。
【００３６】
【発明の効果】以上説明したように本発明によれば、オ
フセット補償ディジタル型位相比較器にオフセットをも
たせる、特に０〜πの位相区間で位相比較器出力が一致
するようにするため、位相差π／２の近傍で２つの位相
比較器の出力を切換えたため、連続０のデータに対して
も位相比較器出力にオフセットを発生させることがな
い。
フセット補償ディジタル型位相比較器にオフセットをも
たせる、特に０〜πの位相区間で位相比較器出力が一致
するようにするため、位相差π／２の近傍で２つの位相
比較器の出力を切換えたため、連続０のデータに対して
も位相比較器出力にオフセットを発生させることがな
い。
【００３７】また９０°位相遅延器を使用した場合には
その遅延量が１０ｎｓｅｃであり、これを動作速度にす
ると、１００ＭＨｚとなるが、本発明によれば上述した
動作時間がなくなる分だけ回路の高速化を図ることがで
きる。
その遅延量が１０ｎｓｅｃであり、これを動作速度にす
ると、１００ＭＨｚとなるが、本発明によれば上述した
動作時間がなくなる分だけ回路の高速化を図ることがで
きる。
【００３８】また本発明によれば、９０°位相遅延器を
使用しないため、その分だけ回路構成を簡素化すること
ができる。
使用しないため、その分だけ回路構成を簡素化すること
ができる。
【図１】本発明の一実施例を示す構成図である。
【図２】図１に示した乗算型位相比較器の出力特性を示
す図である。
す図である。
【図３】図１に示したオフセット補償ディジタル型位相
比較器の出力特性を示す図である。
比較器の出力特性を示す図である。
【図４】図１に示した電圧レベル比較器の出力特性を示
す図である。
す図である。
【図５】図１に示した出力切換器の出力特性を示す図で
ある。
ある。
【図６】図１に示したオフセット補償ディジタル型位相
比較器を示す構成図である。
比較器を示す構成図である。
【図７】図１に示したオフセット補償ディジタル型位相
比較器の他の例を示す構成図である。
比較器の他の例を示す構成図である。
【図８】図７に示す回路の出力特性を示す図である。
【図９】従来例を示す構成図である。
【図１０】図９に示したディジタル型位相比較器の出力
特性を示す構成図である。
特性を示す構成図である。
【図１１】図９に示した乗算型位相比較器の出力特性を
示す構成図である。
示す構成図である。
【図１２】図９に示した電圧レベル比較器の出力特性を
示す構成図である。
示す構成図である。
【図１３】図９に示した出力切換器の出力特性を示す構
成図である。
成図である。
【図１４】図９に示した９０°位相遅延器を示す構成図
である。
である。
１ クロック端子 ２ データ端子 ３ オフセット補償ディジタル型位相比較器 ４ 乗算型位相比較器 ５ 電圧レベル比較器 ６ 出力切換器
Claims (5)
- 【請求項１】 乗算型位相比較器と、オフセット補償デ
ィジタル型位相比較器と、電圧レベル比較器と、出力変
換器とを有する位相比較器であって、 乗算型位相比較器は、入力したクロック信号とデータ信
号との周波数と位相を比較し、電圧−位相特性に応じて
出力電圧を出力するものであり、 オフセット補償ディジタル型位相比較器は、入力したク
ロック信号とデータ信号との周波数と位相を比較し、前
記乗算型位相比較器の電圧−位相特性にオフセットをか
けた電圧−位相特性に応じて出力電圧を出力するもので
あり、 電圧レベル比較器は、前記乗算型位相比較器と前記オフ
セット補償ディジタル型位相比較器との出力電圧を入力
とし、クロック信号とデータ信号との周波数差，位相差
に応じた制御信号を出力するものであり、 出力変換器は、前記電圧レベル比較器からの制御信号に
基づいて乗算型位相比較器出力とオフセット補償ディジ
タル型位相比較器出力を選択的に切替えて出力するもの
であることを特徴とする位相比較器。 - 【請求項２】 前記オフセット補償ディジタル型位相比
較器は、特定の位相区間において乗算型位相比較器の出
力特性と自身の出力特性とが一致するようにオフセット
電圧をもつことを特徴とする請求項１に記載の位相比較
器。 - 【請求項３】 前記特定の位相区間は、０〜πの範囲で
あることを特徴とする請求項２に記載の位相比較器。 - 【請求項４】 前記オフセットは、ＤＣオフセットであ
ることを特徴とする請求項２に記載の位相比較器。 - 【請求項５】 前記出力変換器は、位相差π／２の近傍
で２つの前記位相比較器出力を切換え、連続０のデータ
に対して位相比較器出力にオフセットを発生させないも
のであることを特徴とする請求項１に記載の位相比較
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487995A JP2959438B2 (ja) | 1995-06-30 | 1995-06-30 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487995A JP2959438B2 (ja) | 1995-06-30 | 1995-06-30 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918307A true JPH0918307A (ja) | 1997-01-17 |
| JP2959438B2 JP2959438B2 (ja) | 1999-10-06 |
Family
ID=15801651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16487995A Expired - Fee Related JP2959438B2 (ja) | 1995-06-30 | 1995-06-30 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959438B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009041102A1 (ja) * | 2007-09-27 | 2009-04-02 | Nec Corporation | 位相比較器およびそれを用いたクロック・データ再生回路 |
-
1995
- 1995-06-30 JP JP16487995A patent/JP2959438B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009041102A1 (ja) * | 2007-09-27 | 2009-04-02 | Nec Corporation | 位相比較器およびそれを用いたクロック・データ再生回路 |
| JP5062260B2 (ja) * | 2007-09-27 | 2012-10-31 | 日本電気株式会社 | 位相比較器およびそれを用いたクロック・データ再生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959438B2 (ja) | 1999-10-06 |
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