JP2877186B2 - 位相同期回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、特
にＦＭ復調器などに適用される位相同期回路に関するも
のである。
にＦＭ復調器などに適用される位相同期回路に関するも
のである。
【０００２】
【従来の技術】図９に従来の位相同期回路を示す。この
従来の位相同期回路は特開平４−８１１２６号公報に開
示されている。従来の位相同期回路は、三角波特性位相
比較器１０１と、ループフィルタ１０２と、電圧制御発
振器（ＶＣＯ）１０３と、インバータ１０４と、切替回
路１０５と、位相範囲検出回路１０６とを有する。切替
回路１０５は、第１及び第２の入力端１０５ａ及び１０
５ｂと出力端１０５ｃともつ。ここでは、初期状態とし
て、実線で示すように、切替回路１０５は、第１の入力
端１０５ａと出力端１０５ｃを接続しているものとす
る。
従来の位相同期回路は特開平４−８１１２６号公報に開
示されている。従来の位相同期回路は、三角波特性位相
比較器１０１と、ループフィルタ１０２と、電圧制御発
振器（ＶＣＯ）１０３と、インバータ１０４と、切替回
路１０５と、位相範囲検出回路１０６とを有する。切替
回路１０５は、第１及び第２の入力端１０５ａ及び１０
５ｂと出力端１０５ｃともつ。ここでは、初期状態とし
て、実線で示すように、切替回路１０５は、第１の入力
端１０５ａと出力端１０５ｃを接続しているものとす
る。
【０００３】次に、従来の位相同期回路の動作について
説明する。三角波特性位相比較器１０１は入力端子１３
０の入力信号と切替回路１０５の出力端１０５ｃから出
力端子１３１へ送出される出力信号との位相差を検出
し、位相差を示す位相差信号を出力する。ループフィル
タ１０２はこの位相差信号に含まれるビート波形を抽出
し、この抽出したビート波形を示す低域通過信号１０７
を出力する。低域通過信号１０７はＶＣＯ１０３の発振
周波数を制御する。ＶＣＯ１０３から発振される発振信
号は、インバータ１０４と切替回路１０５の第１の入力
端１０５ａとに供給される。インバータ１０４は発振信
号の極性を反転して極性反転信号を出力する。極性反転
信号は切替回路１０５の第２の入力端１０５ｂに供給さ
れる。
説明する。三角波特性位相比較器１０１は入力端子１３
０の入力信号と切替回路１０５の出力端１０５ｃから出
力端子１３１へ送出される出力信号との位相差を検出
し、位相差を示す位相差信号を出力する。ループフィル
タ１０２はこの位相差信号に含まれるビート波形を抽出
し、この抽出したビート波形を示す低域通過信号１０７
を出力する。低域通過信号１０７はＶＣＯ１０３の発振
周波数を制御する。ＶＣＯ１０３から発振される発振信
号は、インバータ１０４と切替回路１０５の第１の入力
端１０５ａとに供給される。インバータ１０４は発振信
号の極性を反転して極性反転信号を出力する。極性反転
信号は切替回路１０５の第２の入力端１０５ｂに供給さ
れる。
【０００４】一方、位相範囲検出回路１０６は、三角波
特性位相比較器１０１から出力される位相差信号（或い
はループフィルタ１０２から出力される低域通過信号）
を受け、入力信号と出力信号との間の位相差が（３π／
２）ラジアンになったときに、制御信号を切替回路１０
５へ送出する。この制御信号に応答して、切替回路１０
５は出力端子１０５ｃへの接続を第１の入力端１０５ａ
（ＶＣＯ１０３の正相出力（発振信号））から第２の入
力端１０５ｂ（逆相出力（極性反転信号））へと切り換
える。
特性位相比較器１０１から出力される位相差信号（或い
はループフィルタ１０２から出力される低域通過信号）
を受け、入力信号と出力信号との間の位相差が（３π／
２）ラジアンになったときに、制御信号を切替回路１０
５へ送出する。この制御信号に応答して、切替回路１０
５は出力端子１０５ｃへの接続を第１の入力端１０５ａ
（ＶＣＯ１０３の正相出力（発振信号））から第２の入
力端１０５ｂ（逆相出力（極性反転信号））へと切り換
える。
【０００５】図１０に三角波特性位相比較器１０１の三
角波特性を示す。上述した切替回路１０５の切替制御に
よって、三角波特性の位相差（３π／２）ラジアンから
（π／２）ラジアンへと、強制的に位相ジャンプさせた
ことになる。従って、プルインに必要な制御方向に逆行
するような位相差領域からプルインの順方向を呈する位
相差領域に強制的に移行でき、プルインに必要な時間の
短縮とプルインレンジの広帯域化を図ることができる。
なお、切替回路１０５の接続切替えは、入力信号と出力
信号との間の位相差が（３π／２）ラジアンに達する度
に繰り返す。
角波特性を示す。上述した切替回路１０５の切替制御に
よって、三角波特性の位相差（３π／２）ラジアンから
（π／２）ラジアンへと、強制的に位相ジャンプさせた
ことになる。従って、プルインに必要な制御方向に逆行
するような位相差領域からプルインの順方向を呈する位
相差領域に強制的に移行でき、プルインに必要な時間の
短縮とプルインレンジの広帯域化を図ることができる。
なお、切替回路１０５の接続切替えは、入力信号と出力
信号との間の位相差が（３π／２）ラジアンに達する度
に繰り返す。
【０００６】位相範囲検出回路１０６は、Ｄタイプ−フ
リップフロップ（Ｄ−ＦＦ）回路等のデジタル回路で構
成されている。
リップフロップ（Ｄ−ＦＦ）回路等のデジタル回路で構
成されている。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の位相同期回路では、位相範囲検出回路１０６をＤ−Ｆ
Ｆ回路等のデジタル回路で構成しているため、回路構成
が複雑となると共に、高速動作が困難となる欠点があ
る。
の位相同期回路では、位相範囲検出回路１０６をＤ−Ｆ
Ｆ回路等のデジタル回路で構成しているため、回路構成
が複雑となると共に、高速動作が困難となる欠点があ
る。
【０００８】
【課題を解決するための手段】それ故に本発明の課題
は、回路構成が簡易な位相同期回路を提供することにあ
る。
は、回路構成が簡易な位相同期回路を提供することにあ
る。
【０００９】本発明の他の課題は、高速動作が可能な位
相同期回路を提供することにある。
相同期回路を提供することにある。
【００１０】本発明の第１の態様による位相同期回路
は、入力信号と出力信号との間の位相差を検出して、こ
の位相差を示す位相差信号を出力する位相比較器と、位
相差信号に含まれるビート波形を抽出して、このビート
波形を示す第１の低域通過信号を出力する第１のループ
フィルタと、第１の低域通過信号を平滑化して、第２の
低域通過信号を出力する第２のループフィルタと、第１
の低域通過信号と第２の低域通過信号との間の信号レベ
ルを比較して、制御信号を出力するヒステリシス型コン
パレータと、第２の低域通過信号に応答して、発振周波
数を可変した発振信号を発振する電圧制御発振器と、発
振信号の極性を反転して、極性反転信号を出力するイン
バータと、制御信号に応答して、発振信号と極性反転信
号との切替えを行い、出力信号を出力する切替回路と備
えている。
は、入力信号と出力信号との間の位相差を検出して、こ
の位相差を示す位相差信号を出力する位相比較器と、位
相差信号に含まれるビート波形を抽出して、このビート
波形を示す第１の低域通過信号を出力する第１のループ
フィルタと、第１の低域通過信号を平滑化して、第２の
低域通過信号を出力する第２のループフィルタと、第１
の低域通過信号と第２の低域通過信号との間の信号レベ
ルを比較して、制御信号を出力するヒステリシス型コン
パレータと、第２の低域通過信号に応答して、発振周波
数を可変した発振信号を発振する電圧制御発振器と、発
振信号の極性を反転して、極性反転信号を出力するイン
バータと、制御信号に応答して、発振信号と極性反転信
号との切替えを行い、出力信号を出力する切替回路と備
えている。
【００１１】本発明の第２の態様による位相同期回路
は、入力信号と出力信号と間の位相差を検出して、その
位相差を示す位相差信号を出力する位相比較器と、位相
差信号を平滑化して、低域通過信号を出力するループフ
ィルタと、位相差信号と低域通過信号との間の信号レベ
ルを比較して、制御信号を出力するヒステリシス型コン
パレータと、低域通過信号に応答して、発振周波数を可
変した発振信号を発振する電圧制御発振器と、発振信号
の極性を反転して、極性反転信号を出力するインバータ
と、制御信号に応答して、発振信号と極性反転信号との
切替えを行い、出力信号を出力する切替回路とを備えて
いる。
は、入力信号と出力信号と間の位相差を検出して、その
位相差を示す位相差信号を出力する位相比較器と、位相
差信号を平滑化して、低域通過信号を出力するループフ
ィルタと、位相差信号と低域通過信号との間の信号レベ
ルを比較して、制御信号を出力するヒステリシス型コン
パレータと、低域通過信号に応答して、発振周波数を可
変した発振信号を発振する電圧制御発振器と、発振信号
の極性を反転して、極性反転信号を出力するインバータ
と、制御信号に応答して、発振信号と極性反転信号との
切替えを行い、出力信号を出力する切替回路とを備えて
いる。
【００１２】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１３】図１を参照して、本発明の第１の実施例に
よる位相同期回路について説明する。図示の位相同期回
路は、乗算型（三角波特性）位相比較器２と、第１のル
ープフィルタ３と、第２のループフィルタ４と、電圧制
御発振器（ＶＣＯ）５と、ヒステリシス型コンパレータ
６と、インバータ７と、切替回路１１とを有する。切替
回路１１は第１及び第２の入力端１１ａ及び１１ｂと出
力端１１ｃともつ。ここでは、初期状態として、実線で
示すように、切替回路１１は、第１の入力端１１ａと出
力端１１ｃを接続しているものとする。
よる位相同期回路について説明する。図示の位相同期回
路は、乗算型（三角波特性）位相比較器２と、第１のル
ープフィルタ３と、第２のループフィルタ４と、電圧制
御発振器（ＶＣＯ）５と、ヒステリシス型コンパレータ
６と、インバータ７と、切替回路１１とを有する。切替
回路１１は第１及び第２の入力端１１ａ及び１１ｂと出
力端１１ｃともつ。ここでは、初期状態として、実線で
示すように、切替回路１１は、第１の入力端１１ａと出
力端１１ｃを接続しているものとする。
【００１４】次に、第１の実施例の位相同期回路の動作
について説明する。乗算型位相比較器２は、入力端子１
の入力信号と切替回路１１の出力端１１ｃから出力端子
８へ送出される出力信号との間の位相差を検出し、位相
差を示す位相差信号を出力する。第１のループフィルタ
３は、この位相差信号に含まれるビート波形を抽出し、
抽出したビート波形を示す第１の低域通過信号９を出力
する。第２のループフィルタ４は、この第１の低域通過
信号を平滑化して、第２の低域通過信号１０を出力す
る。第２のループフィルタ４から出力される第２の低域
通過信号１０はＶＣＯ５の発振周波数を制御する。ＶＣ
Ｏ５から発振される発振信号は、インバータ７と切替回
路１１の第１の入力端１１ａとに供給される。インバー
タ７は発振信号の極性を反転して極性反転信号を出力す
る。極性反転信号は切替回路１１の第２の入力端１１ｂ
に供給される。
について説明する。乗算型位相比較器２は、入力端子１
の入力信号と切替回路１１の出力端１１ｃから出力端子
８へ送出される出力信号との間の位相差を検出し、位相
差を示す位相差信号を出力する。第１のループフィルタ
３は、この位相差信号に含まれるビート波形を抽出し、
抽出したビート波形を示す第１の低域通過信号９を出力
する。第２のループフィルタ４は、この第１の低域通過
信号を平滑化して、第２の低域通過信号１０を出力す
る。第２のループフィルタ４から出力される第２の低域
通過信号１０はＶＣＯ５の発振周波数を制御する。ＶＣ
Ｏ５から発振される発振信号は、インバータ７と切替回
路１１の第１の入力端１１ａとに供給される。インバー
タ７は発振信号の極性を反転して極性反転信号を出力す
る。極性反転信号は切替回路１１の第２の入力端１１ｂ
に供給される。
【００１５】一方、ヒステリシス型コンパレータ６は、
第１のループフィルタ３から出力される第１の低域通過
信号９と第２のループフィルタ４から出力される第２の
低域通過信号１０との信号レベルを比較し、制御信号を
切替回路１１へ送る。この制御信号は、プルイン制御方
向に逆行する位相差領域からプルインの順方向を呈する
位相差領域に移行するように、切替回路１１に対して接
続切替を行わせ、ＶＣＯ５の正相、逆相の切り換えを行
う。
第１のループフィルタ３から出力される第１の低域通過
信号９と第２のループフィルタ４から出力される第２の
低域通過信号１０との信号レベルを比較し、制御信号を
切替回路１１へ送る。この制御信号は、プルイン制御方
向に逆行する位相差領域からプルインの順方向を呈する
位相差領域に移行するように、切替回路１１に対して接
続切替を行わせ、ＶＣＯ５の正相、逆相の切り換えを行
う。
【００１６】図２に、本実施例のプルインの制御過程
（ループフィルタ出力を＋にする方向）を例示する信号
波形図を示す。図２において、横軸は時間軸であり、縦
軸にループフィルタ出力電圧を示す。第１のループフィ
ルタ３の出力（第１の低域通過信号）９と第２のループ
フィルタ４の出力（第２の低域通過信号）１０の波形を
例示している。
（ループフィルタ出力を＋にする方向）を例示する信号
波形図を示す。図２において、横軸は時間軸であり、縦
軸にループフィルタ出力電圧を示す。第１のループフィ
ルタ３の出力（第１の低域通過信号）９と第２のループ
フィルタ４の出力（第２の低域通過信号）１０の波形を
例示している。
【００１７】ループフィルタ出力を＋にする方向にプル
インの制御が働いているとすると、乗算型位相比較器２
の入力信号と出力信号との間の位相差と出力の関係は図
１０のようになる。そのため、位相差０〜（π／２）ラ
ジアンおよび位相差（３π／２）〜２πラジアンが負の
出力となるので、プルインの制御に逆行する領域とな
る。この場合、第１のループフィルタ３の出力９（出力
電圧）が０になるのは、図１０の位相比較出力が０にな
る時であり、かつ、＋方向制御なので、上記位相差は
（３π／２）ラジアンとなる。
インの制御が働いているとすると、乗算型位相比較器２
の入力信号と出力信号との間の位相差と出力の関係は図
１０のようになる。そのため、位相差０〜（π／２）ラ
ジアンおよび位相差（３π／２）〜２πラジアンが負の
出力となるので、プルインの制御に逆行する領域とな
る。この場合、第１のループフィルタ３の出力９（出力
電圧）が０になるのは、図１０の位相比較出力が０にな
る時であり、かつ、＋方向制御なので、上記位相差は
（３π／２）ラジアンとなる。
【００１８】図２（ａ）はヒステリシス型コンパレータ
６の代わりにヒステリシスなしのコンパレータ（以下、
通常のコンパレータと呼ぶ）を使用をしたときの出力、
図２（ｂ）はヒステリシス型コンパレータ６を使用した
ときの出力である。図２（ａ）において、通常のコンパ
レータを使用した場合、その通常のコンパレータの一方
の入力端子には基準電圧として０Ｖが入力されている。
また、図２（ａ）において、時間軸上で（３π／２）と
記した点は、第１のループフィルタ３の出力９が０のと
きの時点、すなわち、上記位相差が（３π／２）ラジア
ンのときを示している。したがって、従来では、この時
点で通常のコンパレータは制御信号（例えば、論理
“Ｌ”レベルから論理“Ｈ”レベルへの立ち上がり信
号）を切替回路に出力する。ここで、この切替時点から
直ちに第１のループフィルタ３の出力が反転しないの
は、時間遅れのためである。尚、通常のコンパレータが
論理“Ｈ”レベルから論理“Ｌ”レベルへの立ち下がり
信号を出力しているときは、切替回路は切替動作をしな
い。 また、ループフィルタ出力を＋にする方向に制御す
る制御過程では、第１のループフィルタ３の出力９が第
２のループフィルタ４の出力１０よりも小さくなる期間
があり、この期間の始点を図２（ａ）の「切替点」で示
している。この切替点は、上記位相差が（３π／２）ラ
ジアンとなる時点よりも前である。したがって、本発明
では、この「切替点」で制御方向が切り替わるようにヒ
ステリシス型コンパレータ６を用いている。ヒステリシ
ス型コンパレータ６を使用したときの出力が、通常のコ
ンパレータを使用したときの出力に比べて、出力の傾き
が大きくなっている。これは、上記位相差が（３π／
２）ラジアンとなる時点よりも前に（換言すれば、位相
比較出力が０になる前に）、プルインの制御に逆行する
位相差領域から順方向を呈する位相差領域に強制的に移
行したことによる。このように、第２のループフィルタ
４の出力１０の信号レべルを基準として、第１のループ
フィルタ３の出力９の信号レべルが所定の値より小さく
なる点（図２（ａ）の切替点に対応する点）が、位相差
領域の逆方向制御、順方向制御の切り替わるポイントと
なる。
６の代わりにヒステリシスなしのコンパレータ（以下、
通常のコンパレータと呼ぶ）を使用をしたときの出力、
図２（ｂ）はヒステリシス型コンパレータ６を使用した
ときの出力である。図２（ａ）において、通常のコンパ
レータを使用した場合、その通常のコンパレータの一方
の入力端子には基準電圧として０Ｖが入力されている。
また、図２（ａ）において、時間軸上で（３π／２）と
記した点は、第１のループフィルタ３の出力９が０のと
きの時点、すなわち、上記位相差が（３π／２）ラジア
ンのときを示している。したがって、従来では、この時
点で通常のコンパレータは制御信号（例えば、論理
“Ｌ”レベルから論理“Ｈ”レベルへの立ち上がり信
号）を切替回路に出力する。ここで、この切替時点から
直ちに第１のループフィルタ３の出力が反転しないの
は、時間遅れのためである。尚、通常のコンパレータが
論理“Ｈ”レベルから論理“Ｌ”レベルへの立ち下がり
信号を出力しているときは、切替回路は切替動作をしな
い。 また、ループフィルタ出力を＋にする方向に制御す
る制御過程では、第１のループフィルタ３の出力９が第
２のループフィルタ４の出力１０よりも小さくなる期間
があり、この期間の始点を図２（ａ）の「切替点」で示
している。この切替点は、上記位相差が（３π／２）ラ
ジアンとなる時点よりも前である。したがって、本発明
では、この「切替点」で制御方向が切り替わるようにヒ
ステリシス型コンパレータ６を用いている。ヒステリシ
ス型コンパレータ６を使用したときの出力が、通常のコ
ンパレータを使用したときの出力に比べて、出力の傾き
が大きくなっている。これは、上記位相差が（３π／
２）ラジアンとなる時点よりも前に（換言すれば、位相
比較出力が０になる前に）、プルインの制御に逆行する
位相差領域から順方向を呈する位相差領域に強制的に移
行したことによる。このように、第２のループフィルタ
４の出力１０の信号レべルを基準として、第１のループ
フィルタ３の出力９の信号レべルが所定の値より小さく
なる点（図２（ａ）の切替点に対応する点）が、位相差
領域の逆方向制御、順方向制御の切り替わるポイントと
なる。
【００１９】図３は、本実施例のプルインの制御過程
（ループフィルタ出力を−にする方向）を例示する信号
波形図であり、図２とは逆方向の働きをしている。図３
において、横軸は時間軸であり、縦軸にループフィルタ
出力電圧を示す。この場合、第１のループフィルタ３の
出力９（出力電圧）が０になるのは、図１０の位相比較
出力が０になる時であり、かつ、−方向制御なので、上
記位相差は（π／２）ラジアンとなる。図３（ａ）はヒ
ステリシス型コンパレータ６の代わりに通常のコンパレ
ータを使用をしたときの出力、図３（ｂ）はヒステリシ
ス型コンパレータ６を使用したときの出力である。図３
（ａ）において、通常のコンパレータを使用した場合、
その通常のコンパレータの一方の入力端子には基準電圧
として０Ｖが入力されている。また、図３（ａ）におい
て、時間軸上で（π／２）と記した点は、第１のループ
フィルタ３の出力９が０のときの時点、すなわち、上記
位相差が（π／２）ラジアンのときを示している。 ま
た、ループフィルタ出力を−にする方向に制御する制御
過程では、第１のループフィルタ３の出力９が第２のル
ープフィルタ４の出力１０よりも大きくなる期間があ
り、この期間の始点を図３（ａ）の「切替点」で示して
いる。この切替点は、最初の期間を除いて、上記位相差
が（π／２）ラジアンとなる時点よりも前である。した
がって、本発明では、この「切替点」で制御方向が切り
替わるようにヒステリシス型コンパレータ６を用いてい
る。図２の場合と同様に、ヒステリシス型コンパレータ
６を使用したときの出力が、通常のコンパレータを使用
したときの出力に比べて、出力の傾きが大きくなってい
る。これは、最初の期間を除いて、上記位相差が（π／
２）ラジアンとなる時点よりも前に（換言すれば、位相
比較出力が０になる前に）、プルインの制御に逆行する
位相差領域から順方向を呈する位相差領域に強制的に移
行したことによる。このように、第２のループフィルタ
４の出力１０の信号レべルを基準として、第１のループ
フィルタ３の出力９の信号レべルが所定の値より大きく
なる点（図３（ａ）の切替点に対応する点）が、位相差
領域の逆方向制御、順方向制御の切り替わるポイントと
なる。
（ループフィルタ出力を−にする方向）を例示する信号
波形図であり、図２とは逆方向の働きをしている。図３
において、横軸は時間軸であり、縦軸にループフィルタ
出力電圧を示す。この場合、第１のループフィルタ３の
出力９（出力電圧）が０になるのは、図１０の位相比較
出力が０になる時であり、かつ、−方向制御なので、上
記位相差は（π／２）ラジアンとなる。図３（ａ）はヒ
ステリシス型コンパレータ６の代わりに通常のコンパレ
ータを使用をしたときの出力、図３（ｂ）はヒステリシ
ス型コンパレータ６を使用したときの出力である。図３
（ａ）において、通常のコンパレータを使用した場合、
その通常のコンパレータの一方の入力端子には基準電圧
として０Ｖが入力されている。また、図３（ａ）におい
て、時間軸上で（π／２）と記した点は、第１のループ
フィルタ３の出力９が０のときの時点、すなわち、上記
位相差が（π／２）ラジアンのときを示している。 ま
た、ループフィルタ出力を−にする方向に制御する制御
過程では、第１のループフィルタ３の出力９が第２のル
ープフィルタ４の出力１０よりも大きくなる期間があ
り、この期間の始点を図３（ａ）の「切替点」で示して
いる。この切替点は、最初の期間を除いて、上記位相差
が（π／２）ラジアンとなる時点よりも前である。した
がって、本発明では、この「切替点」で制御方向が切り
替わるようにヒステリシス型コンパレータ６を用いてい
る。図２の場合と同様に、ヒステリシス型コンパレータ
６を使用したときの出力が、通常のコンパレータを使用
したときの出力に比べて、出力の傾きが大きくなってい
る。これは、最初の期間を除いて、上記位相差が（π／
２）ラジアンとなる時点よりも前に（換言すれば、位相
比較出力が０になる前に）、プルインの制御に逆行する
位相差領域から順方向を呈する位相差領域に強制的に移
行したことによる。このように、第２のループフィルタ
４の出力１０の信号レべルを基準として、第１のループ
フィルタ３の出力９の信号レべルが所定の値より大きく
なる点（図３（ａ）の切替点に対応する点）が、位相差
領域の逆方向制御、順方向制御の切り替わるポイントと
なる。
【００２０】図４に図１のヒステリシス型コンパレータ
６の回路構成を示す。このヒステリシス型コンパレータ
６それ自体は周知のものである。図示のヒステリシス型
コンパレータ６は、抵抗Ｒ７，Ｒ１２，Ｒ１３と、ｐｎ
ｐ形トランジスタＱ１３，Ｑ１１３，Ｑ１４，Ｑ１５，
Ｑ１６，Ｑ１７と、ｎｐｎ形トランジスタＱ１８，Ｑ１
９，Ｑ２０，Ｑ２１とを有する。
６の回路構成を示す。このヒステリシス型コンパレータ
６それ自体は周知のものである。図示のヒステリシス型
コンパレータ６は、抵抗Ｒ７，Ｒ１２，Ｒ１３と、ｐｎ
ｐ形トランジスタＱ１３，Ｑ１１３，Ｑ１４，Ｑ１５，
Ｑ１６，Ｑ１７と、ｎｐｎ形トランジスタＱ１８，Ｑ１
９，Ｑ２０，Ｑ２１とを有する。
【００２１】抵抗Ｒ７の一端には電源電圧Ｖccが印加さ
れ、他端はｐｎｐ形トランジスタＱ１３，Ｑ１１３のエ
ミッタに共通に接続されている。ｐｎｐ形トランジスタ
Ｑ１３，Ｑ１１３のベースには共通に第１のバイアス電
圧Ｖbias1 が印加される。ｐｎｐ形トランジスタＱ１
３，Ｑ１１３のコレクタはそれぞれｐｎｐ形トランジス
タＱ１４，Ｑ１７のエミッタおよびｐｎｐ形トランジス
タＱ１５，Ｑ１６のベースに接続されている。
れ、他端はｐｎｐ形トランジスタＱ１３，Ｑ１１３のエ
ミッタに共通に接続されている。ｐｎｐ形トランジスタ
Ｑ１３，Ｑ１１３のベースには共通に第１のバイアス電
圧Ｖbias1 が印加される。ｐｎｐ形トランジスタＱ１
３，Ｑ１１３のコレクタはそれぞれｐｎｐ形トランジス
タＱ１４，Ｑ１７のエミッタおよびｐｎｐ形トランジス
タＱ１５，Ｑ１６のベースに接続されている。
【００２２】抵抗Ｒ１２，Ｒ１３の一端は共通に第２の
バイアス電圧Ｖbias2 が印加され、他端はそれぞれｐｎ
ｐ形トランジスタＱ１５，Ｑ１６のエミッタに接続され
ている。ｐｎｐ形トランジスタＱ１７のベースには第１
の入力端ＩＮ１から第１のループフィスタ３（図１）の
出力９が供給される。ｐｎｐ形トランジスタＱ１４のベ
ースには第２の入力端ＩＮ２から第２のループフィルタ
４（図１）の出力１０が供給される。ｐｎｐ形トランジ
スタＱ１４，Ｑ１７のコレクタは接地されている。
バイアス電圧Ｖbias2 が印加され、他端はそれぞれｐｎ
ｐ形トランジスタＱ１５，Ｑ１６のエミッタに接続され
ている。ｐｎｐ形トランジスタＱ１７のベースには第１
の入力端ＩＮ１から第１のループフィスタ３（図１）の
出力９が供給される。ｐｎｐ形トランジスタＱ１４のベ
ースには第２の入力端ＩＮ２から第２のループフィルタ
４（図１）の出力１０が供給される。ｐｎｐ形トランジ
スタＱ１４，Ｑ１７のコレクタは接地されている。
【００２３】ｐｎｐ形トランジスタＱ１５のコレクタ
は、非反転出力端子ＯＵＴ１と、ｎｐｎ形トランジスタ
Ｑ１８のコレクタと、ｎｐｎ形トランジスタＱ２１のコ
レクタおよびベースと、ｎｐｎ形トランジスタＱ２０の
ベースとに接続されている。ｐｎｐ形トランジスタＱ１
６のコレクタは、反転出力端子ＯＵＴ２と、ｎｐｎ形ト
ランジスタＱ２０のコレクタと、ｎｐｎ形トランジスタ
Ｑ１９のコレクタおよびベースと、ｎｐｎ形トランジス
タＱ１８のベースとに接続されている。ｎｐｎ形トラン
ジスタＱ１８，Ｑ１９，Ｑ２０，Ｑ２１のエミッタは接
地されている。非反転出力端子ＯＵＴ１および反転出力
端子ＯＵＴ２から制御信号が出力される。なお、切替回
路１１の構成によっては非反転出力端子ＯＵＴ１のみを
使用する場合もある。
は、非反転出力端子ＯＵＴ１と、ｎｐｎ形トランジスタ
Ｑ１８のコレクタと、ｎｐｎ形トランジスタＱ２１のコ
レクタおよびベースと、ｎｐｎ形トランジスタＱ２０の
ベースとに接続されている。ｐｎｐ形トランジスタＱ１
６のコレクタは、反転出力端子ＯＵＴ２と、ｎｐｎ形ト
ランジスタＱ２０のコレクタと、ｎｐｎ形トランジスタ
Ｑ１９のコレクタおよびベースと、ｎｐｎ形トランジス
タＱ１８のベースとに接続されている。ｎｐｎ形トラン
ジスタＱ１８，Ｑ１９，Ｑ２０，Ｑ２１のエミッタは接
地されている。非反転出力端子ＯＵＴ１および反転出力
端子ＯＵＴ２から制御信号が出力される。なお、切替回
路１１の構成によっては非反転出力端子ＯＵＴ１のみを
使用する場合もある。
【００２４】図５を参照すると、本発明の第２の実施例
による位相同期回路は、乗算型位相比較器２の代わりに
のこぎり波型位相比較器２ａを使用している点を除い
て、図１に示したものと同様の構成を有する。図６にの
こぎり波型位相比較器２ａの位相比較出力を示す。第２
の実施例において、プルインの制御過程が＋方向に働く
場合、ヒステリシス型コンパレータ６によって第１のル
ープフィルタ３の出力９と第２のループフィルタ４の出
力１０とを比較することにより、制御と逆行する位相領
域π〜２πラジアンを０〜πラジアンの順方向の位相領
域に移行できる。
による位相同期回路は、乗算型位相比較器２の代わりに
のこぎり波型位相比較器２ａを使用している点を除い
て、図１に示したものと同様の構成を有する。図６にの
こぎり波型位相比較器２ａの位相比較出力を示す。第２
の実施例において、プルインの制御過程が＋方向に働く
場合、ヒステリシス型コンパレータ６によって第１のル
ープフィルタ３の出力９と第２のループフィルタ４の出
力１０とを比較することにより、制御と逆行する位相領
域π〜２πラジアンを０〜πラジアンの順方向の位相領
域に移行できる。
【００２５】上記第１および第２の実施例において、ヒ
ステリシス型コンパレータ６に適当なヒステリシスを持
たせることにより、プルイン、ロック時の誤動作を避け
ることができる。
ステリシス型コンパレータ６に適当なヒステリシスを持
たせることにより、プルイン、ロック時の誤動作を避け
ることができる。
【００２６】尚、本発明は上述した実施例に限定され
ず、本発明の要旨を逸脱しない範囲内で種々の変形・変
更が可能であるのは勿論である。例えば、上記第１およ
び第２の実施例とも、信号の応答周波数によっては、図
７および図８に示すように、第１のループフィルタ３を
削除しても問題ない。
ず、本発明の要旨を逸脱しない範囲内で種々の変形・変
更が可能であるのは勿論である。例えば、上記第１およ
び第２の実施例とも、信号の応答周波数によっては、図
７および図８に示すように、第１のループフィルタ３を
削除しても問題ない。
【００２７】
【発明の効果】以上説明したように本発明による位相同
期回路は、ヒステリシス型コンパレータをプルイン時の
不要区間の検出に使用しているので、従来の位相同期回
路に比べて回路規模を１／４に縮小することができ、４
倍の動作速度が得られる。また、位相比較器として、乗
算型位相比較器だけでなく、のこぎり波型位相比較器に
も対応できるという効果がある。
期回路は、ヒステリシス型コンパレータをプルイン時の
不要区間の検出に使用しているので、従来の位相同期回
路に比べて回路規模を１／４に縮小することができ、４
倍の動作速度が得られる。また、位相比較器として、乗
算型位相比較器だけでなく、のこぎり波型位相比較器に
も対応できるという効果がある。
【図１】本発明の第１の実施例による位相同期回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示した位相同期回路のプルイン制御
（＋）過程時の信号波形図であり、（ａ）は通常のコン
パレータを使用した場合の出力を、（ｂ）はヒステリシ
ス型コンパレータを使用した場合を出力を示す。
（＋）過程時の信号波形図であり、（ａ）は通常のコン
パレータを使用した場合の出力を、（ｂ）はヒステリシ
ス型コンパレータを使用した場合を出力を示す。
【図３】図１に示した位相同期回路のプルイン制御
（−）過程時の信号波形図であり、（ａ）は通常のコン
パレータを使用した場合の出力を、（ｂ）はヒステリシ
ス型コンパレータを使用した場合を出力を示す。
（−）過程時の信号波形図であり、（ａ）は通常のコン
パレータを使用した場合の出力を、（ｂ）はヒステリシ
ス型コンパレータを使用した場合を出力を示す。
【図４】図１中のヒステリシス型コンパレータの構成の
１例を示す回路図である。
１例を示す回路図である。
【図５】本発明の第２の実施例による位相同期回路の構
成を示すブロック図である。
成を示すブロック図である。
【図６】図５中ののこぎり波型位相比較器の特性図であ
る。
る。
【図７】図１に示した位相同期回路の変形例を示すブロ
ック図である。
ック図である。
【図８】図５に示した位相同期回路の変形例を示すブロ
ック図である。
ック図である。
【図９】従来の位相同期回路の構成を示すブロック図で
ある。
ある。
【図１０】図１および図９に示した乗算型（三角波特
性）位相比較器の特性図である。
性）位相比較器の特性図である。
１ 入力端子 ２ 乗算型（三角波特性）位相比較器 ２ａ のこぎり波型位相比較器 ３ 第１のループフィルタ ４ 第２のループフィルタ ５ 電圧制御発振器（ＶＣＯ） ６ ヒステリシス型コンパレータ ７ インバータ ８ 出力端子 ９ 第１のループフィルタ３の出力（第１の低域通過
信号） １０ 第２のループフィルタ４の出力（第２の低域通
過信号） １１ 切替回路
信号） １０ 第２のループフィルタ４の出力（第２の低域通
過信号） １１ 切替回路
Claims (6)
- 【請求項１】 入力信号と出力信号との間の位相差を検
出して、該位相差を示す位相差信号を出力する位相比較
器と、 前記位相差信号に含まれるビート波形を抽出して、該ビ
ート波形を示す第１の低域通過信号を出力する第１のル
ープフィルタと、 前記第１の低域通過信号を平滑化して、第２の低域通過
信号を出力する第２のループフィルタと、 前記第１の低域通過信号と前記第２の低域通過信号との
間の信号レベルを比較して、制御信号を出力するヒステ
リシス型コンパレータと、 前記第２の低域通過信号に応答して、発振周波数を可変
した発振信号を発振する電圧制御発振器と、 前記発振信号の極性を反転して、極性反転信号を出力す
るインバータと、 前記制御信号に応答して、前記発振信号と前記極性反転
信号との切替えを行い、前記出力信号を出力する切替回
路とを有する位相同期回路。 - 【請求項２】 前記位相比較器が乗算型位相比較器であ
る請求項１記載の位相同期回路。 - 【請求項３】 前記位相比較器がのこぎり波型位相比較
器である請求項１記載の位相同期回路。 - 【請求項４】 入力信号と出力信号と間の位相差を検出
して、該位相差を示す位相差信号を出力する位相比較器
と、 前記位相差信号を平滑化して、低域通過信号を出力する
ループフィルタと、 前記位相差信号と前記低域通過信号との間の信号レベル
を比較して、制御信号を出力するヒステリシス型コンパ
レータと、 前記低域通過信号に応答して、発振周波数を可変した発
振信号を発振する電圧制御発振器と、 前記発振信号の極性を反転して、極性反転信号を出力す
るインバータと、 前記制御信号に応答して、前記発振信号と前記極性反転
信号との切替えを行い、前記出力信号を出力する切替回
路とを有する位相同期回路。 - 【請求項５】 前記位相比較器が乗算型位相比較器であ
る請求項４記載の位相同期回路。 - 【請求項６】 前記位相比較器がのこぎり波型位相比較
器である請求項４記載の位相同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147047A JP2877186B2 (ja) | 1995-06-14 | 1995-06-14 | 位相同期回路 |
| US08/664,005 US5686865A (en) | 1995-06-14 | 1996-06-14 | Phase synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147047A JP2877186B2 (ja) | 1995-06-14 | 1995-06-14 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340253A JPH08340253A (ja) | 1996-12-24 |
| JP2877186B2 true JP2877186B2 (ja) | 1999-03-31 |
Family
ID=15421309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7147047A Expired - Fee Related JP2877186B2 (ja) | 1995-06-14 | 1995-06-14 | 位相同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5686865A (ja) |
| JP (1) | JP2877186B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420494B1 (en) * | 2007-04-30 | 2008-09-02 | Analog Devices, Inc. | Mismatch shaping Δ-Σ analog to digital converter system |
| JP6227952B2 (ja) * | 2013-09-25 | 2017-11-08 | Ｎｅｃプラットフォームズ株式会社 | 位相同期回路、位相同期方法及びプログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170135A (en) * | 1990-07-24 | 1992-12-08 | Nec Corporation | Phase and frequency-locked loop circuit having expanded pull-in range and reduced lock-in time |
-
1995
- 1995-06-14 JP JP7147047A patent/JP2877186B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-14 US US08/664,005 patent/US5686865A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08340253A (ja) | 1996-12-24 |
| US5686865A (en) | 1997-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981224 |
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