JPS63287112A - Ｐｌｌに使用され，１対の信号間の位相関係を示す信号を与える回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速周波数ロックステアリング回路を有する
フェーズロックループ回路に関する。

〔従来の技術〕

全部とはいわないが、大部分の低ループ帯域幅を有する
現代のフェーズロックループ（ＰＬＬ）システムは、過
度の捕捉時間を防止するために印加信号の印加を速やか
に確実にロックアツプする何らかの回路手段を必要とす
る。ロックアツプ時間を短縮するのに加えて、これらの
高速ロック回路手段は、誤差周波数がループ帯域幅より
何倍も大きい場合でもＰＬＬがロックできるようにする
のが普通である。ロックアツプ時間を短縮するために用
いられる最も一般的な技術は、システムがロックされて
いない時にループ利得を大きくすることである。ループ
利得を大きくすると、ループ帯域幅が大きくなり、従っ
てロックアツプ時間が短くなる。この技術は、ループ不
安定性が問題となる所までしかループ利得を増やすこと
ができないという不利な点がある。

上述の問題を解決しようとして、印加した入力信号から
直角位相に関連したうなり（ｂｅａｔ）ノート（ビート
音）を発生させるために一対の位相検波器を用いたＰＬ
Ｌシステムが開発された。

このうなりノートはＲＳラッチ回路とともに用いられ、
そのＲＳラッチ回路の出力に方形波を発生させる。この
方形波は、入力信号の周波数が電圧制御発振器（Ｖ　Ｃ
Ｏ）周波数より高い場合には一対の検波器のうちの基準
検波器から発生したうなりノートと位相が外れており、
入力信号周波数がｖＣＯ周波数より低い場合には同相と
なる。この方法により基準位相検波器出力電流の約半分
は、ＰＬＬがロックの方向に駆動されるような方法で増
加する。この型のＰＬＬはモトローラ社製ＭＣ１３０２
０ＡＭステレオデコーダ集積回路に使用されている。こ
のＭＣ１３０２０ＰＬＬは第１図に関連して詳細に説明
されている。ＭＣ１３０２０ＰＬＬは性能は非常に優れ
ているが、システム上の問題をかかえている。

〔発明が解決しようとする課題〕

即ち、まだロックアツプ時間はループ安定性上の配慮に
よって制約されている。更に、２つの位相検波器とＲＳ
ラッチ回路との間の回路経路が不同であり、従ってその
間の信号遅延が異なる。このためＰＬＬが取り扱うこと
ができるｖＣＯ信号と入力信号との間の周波数の最大誤
差に限界がある。という訳は、より高い周波数うなりノ
ートではＲＳラッチ回路への入力信号は゛もはや直角位
相ではないからである。

従って、先行技術のＰＬＬに伴う諸問題を解決する高速
ロックアツプ回路を有する改良されたＰＬＬシステムが
必要である。

〔課題を解決するための手段〕

従って、本発明の利点は改良されたフェーズロックグル
ープ（ＰＬＬ）を提供することである。

本発明のもう１つの利点は、それぞれの入力に供給され
た１対の信号の相対的位相を示す出力信号を発生させる
回路を提供することである。

本発明の更にもう１つの利点は、ＰＬＬの電圧制御発振
器を駆動してロックするためのフェーズロックループ用
ステアリング回路を提供することである。

上記の、およびその他の利点によると、１対の印加され
た入力信号に応答しその１対の入力信号間の位相関係を
示す出力信号を回路出力において発生させる回路が提供
されており、この回路はその１対の入力信号が印加され
るデータおよびロック入力および相補出力論理信号がそ
こへ与えられる第１および第２出力を有するＤ型フリッ
プフロップ、前記り型フリップフロップの第１出力と回
路出力との間に結合し前記論理出力信号が第１レベル状
態にあることによって導電性になった場合には前記回路
出力に電流を供給し第２レベル状態にある前記論理出力
信号に応答して導電性になる第１電流源、および前記り
型フリップフロップの第２出力と回路出力との間に結合
し前記論理出力信号が前記第１レベル状態にあることに
よって導電性になった場合にはそこから電流を引き込み
第２レベル状態にある前記出力論理信号に応答して非導
電性になる第２電流源を含む。

本発明の１特徴は上述した回路をフェーズロックループ
（ＰＬＬ）とともに使用してＰＬＬの電圧制御発振器（
ＶＣＯ）へステアリング電流を供給し、そのＶＣＯを駆
動してロックすることである。周知のようにＰＬＬは、
その入力に印加されたＶＣＯ信号に対して直角位相で動
作する１対の位相検波器を含み、これら２つの検波器は
印加された入力信号を受信する。本発明の回路は位相検
波器の出力とＶＣＯの制御入力端子との間に結合され、
入力信号の周波数がＶＣＯの周波数と異なると位相検波
器が発生させた誤差うなりノート信号に応答してＶＣＯ
の制御入力端子へフィードバックを行う。この方法によ
り、ＶＣＯの出力周波数は、ＰＬＬを入力信号にロック
させるような方法で駆動される。

発明の概要 フェーズロックループ（ＰＬＬ）とともに使用するステ
アリング回路は、データおよびクロック入力端子および
相補出力信号がそこで発生する第１および第２出力端子
を有するＤ型フリップフロップ（７２）、および入力を
フリップフロップの第１および第２出力にそれぞれ結合
させ出力をステアリング回路の出力（９２）に接続させ
ている第１　（８０，８２，８４，８６）および第２（
８８，９０）電流源を含む。ステアリング回路はＰＬＬ
が発生させた誤差うなりノートに応答し、ＰＬＬへの入
力信号周波数が電圧制御発振器（ＶＣＯ）（２２）の発
振周波数より大きいか、または小さいかによってその出
力において第１および第２電流を供給するか、または引
き込む。ステアリング回路の出力はＶＣＯの制御入力端
子に接続されているので、後者が駆動されてロックする
。

好ましい実施例の詳細な説明 第１図を見ると、システムの捕捉ロックアツプ時間を短
縮する回路手段を含む先行技術のＰＬＬ１０が示されて
いる。ＰＬＬ　１０は上述したＭＣ１３０２０ＡＭステ
レオデコーダ集積回路に用いられる。ＰＬＬｌ０は入力
２０に印加された入力交流信号を導′ｆａ１６および１
８を介して受信する１対の位相検波器１２および１４を
含む。電圧制御発振器（ＶＣＯ）２２は検波器１２およ
び１４の各々に発振信号を与える。ＶＣＯ２２からの出
力信号は直接に検波器１４へ供給され、９０＠移相器２
４を介して検波器１２へ供給される。従つて、これら２
つの位相検波器は瓦・いに直角位相で動作し、それによ
り出力位相電流もまた直角位相となる。抵抗２６および
コンデンサ２８を含む低域フィルタは検波器１４の出力
とＶＣＯ２２の制御入力との間に接続され、理解される
ようにＶＣ０２２の出力信号の周波数を制御するＤＣ制
御電圧を与える。

位相横波器１２は入力１６に印加された入力信号と同相
で動作し、一方位相検波器１４はそれに対して直角位相
で動作する。それぞれの位相検波器１２および１４から
の出力信号は（ＰＬ、ＬＩＯがロックされておらず入力
信号が印加されると）うなりノートとして現れ、パルス
整形比較器３０および３２にそれぞれ印加される。比較
器３０および３２はそれぞれの出力において矩形出力パ
ルスを発生させるので、比較器３２からの出力パルスは
比較器３０からの出力パルスに対して直角位相となる。

比較器３０の出力はナントゲート３４０入力に結合し、
このナントゲート３４は１対の出力をそれぞれナントゲ
ート３６０入力およびＲＳラッチ３８の第１人力に結合
させている。ナントゲート３６の出力はＲＳラッチ３８
の第２人力に接続されている。直角位相検波器３２の出
力位相電流は微分回路４０によって微分され、次にナン
トゲート４２の入力に印加される。ナントゲート４２の
出力はＲＳラッチ３８の第１および第２人力にそれぞれ
結合されている。

構造が従来通りのものであるＲＳラッチ３８は相互接続
したナントゲート４４，４６．４８および５０を含み、
ナントゲート４４および４６の入力はＲＳラッチ３８の
第１および第２人力にそれぞれ結合されている。ＲＳラ
ッチ３８の出力はナントゲート５０の一方の出力におい
て与えられ、抵抗５２を介してＮＰＮ　）ランジスタ５
４のエミッタに結合されている。トランジスタ５４のコ
レクターエミッタ導電路は抵抗５６を介して位相検波器
１４と大地基準電位との間に結合され、その電導が変化
するにつれて検波器の利得を制御する。

トランジスタ５４のベースは電源５８とダイオード６０
との間の相互接続部に結合している。ダイオード６０は
電流源５８と大地電位との間で抵抗６２と直列に接続さ
れている。トランジスタ５４およびダイオード６２は周
知の電流ミラー配置を形成しているので、前者はバイア
スされて静止電流を導通する。

動作すると、同相および直角位相検波器１２および１４
の出力において生じる出力位相電流うなりノートは、ト
ランジスタ５４のエミッタに供給されるラッチ３８から
の方形波出力を発生させるのに用いられる。この方形波
は、入力信号の周波数がＶＣＯ２２の信号周波数より大
である場合には直角位相検波器１４の出力において発生
するうなりノートと位相が外れており、入力信号周波数
がＶＣＯ２２の信号周波数より小さいとうなりノートと
同相である。この方法により、位相検波器１４の利得は
トランジスタ５４の導電度を変えることによって変化し
、それが今度は検波器からの出力位相電流の正または負
の１／２サイクルを増加させる。その結果、ＶＣＯ２２
に印加される位相電流のＤＣ成分はＶＣＯ周波数をロッ
クアツプの方向へ駆動するような方法で増強される。位
相電流の正確な１／２サイクルが増強するとロックアツ
プ時間が短縮し、入力信号周波数が十分にループ帯域幅
の外にある場合でさえＰＬＬｌ０をロックアツプさせる
。ＲＳラッチ３８、微分回路４０およびゲー）３４．３
６および４２とともに比較器３０および３２を含む一ロ
ックアツプ回路は、ループが使用禁止手段によってロッ
クアツプすると使用禁止にされる。ナントゲート６４を
含むこの使用禁止手段は、ロックアツプが起きると端子
６６に供給されたロック信号に応答しそれによりＲＳラ
ッチ３８の出力を使用禁止にする。

一部の先行技術システムに比べると明確な改良が行われ
たにも拘らず、ＰＬＬｌ０にはなお限界がある。上述し
た位相検波器利得の増大、従ってそれに続いて起きる捕
捉時間の短縮はなおループ安定性上の配慮によって制約
される。更に、第１図に見られるように、２つの位相検
波器からＲＳラッチの入力への回路経路は不同であり、
このことはそれらの間に相異なる伝播遅延を生じさせる
。

この事実は入力信号とＶＣＯ信号との間の周波数の最大
誤差に限界を設け、このことは望ましいことではない。

さて第２図を参照すると１．第１図のＰＬＬに伴う諸問
題を解決するＰＬＬ７０が示されている。

ＰＬＬ７０は集積回路の形で製造するのに適しているこ
とが理解される。更に、第１図の同一成分に対応する第
２図のこれらの成分は同一参照数字によって示されてい
る。

図示されているように、ＰＬＬ７０はＰＬＬ　１０に関
連して上述したようにＶＣＯ２２、移相器２４、比較器
３０．３２およびＶＣＯ２２に接続した低域フィルタと
ともに位相検波器１２および１４を含む。ループのこの
部分の動作は上述した動作と同じである。従って、ＰＬ
Ｌがロックを外れ信号が入力端子２０に印加されると、
直角位相関係にある検波″Ｒｒ１２および１４の出力に
おいてうなりノートが現れる。これらの出力位相電流信
号はパルス整形比較器３０および３２に印加され、これ
らの比較器は上述したように直角位相にある１対の矩形
または方形波パルスを発生させる。

比較器３０の出力はナントゲート３４に印加され、この
ナントゲート３４は１対の出力をＤ型フリップフロップ
７２のデータ（Ｄ）入力およびナントゲート７４の入力
にそれぞれ接続させている。

同様に、比較器３２の出力はナントゲート４２の入力に
接続され、このナントゲート４２は１対の出力をフリッ
プフロップ７２のクロック入力およびナントゲート７６
に接続させている。ナントゲート７４の出力はＤ型フリ
ップフロップ７８のデータ入力に結合し、一方ナンドゲ
ート７６の出力はフリップフロップ７８のクロック入力
に接続しいる。フリップフロップ７２および７４のＱ出
力ては第１電流源手段の入力に一緒にワイヤ接続されて
いる。フリップフロップ７２および７４のＱ出力も同様
に第２電流手段の入力にワイヤ接続されている。第１電
流源手段はＮＰＮトランジスタ８２のベースおよびエミ
ッタを横切って結合しているダイオードを含み、それに
より周知の電流ミラーを形成している。トランジスタ８
２のコレクタはダイオード手段８４およびＰ？ＮＰ）ラ
ンジスタ８６を含む第２電流ミラーに結合している。第
２電流源手段はＮＰＮ　）ランジスタ９０のベースおよ
びエミッタを横切って結合したダイオード手段を含む同
様な電流ミラー配置を含み、トランジスタ９０のコレク
タはノード９２においてトランジスタ８６のコレクタに
結合している。ノード９２はＶＣＯ２２の制御入力に接
続している。追加の電流源は１対の出力電流を与え、こ
の電流は後述するようにＰＬＬがロックから外れると第
１および第２電流源を駆動させる。この第２電流源は周
知の方法でダイオード９８定電流源１００に相互接続し
た。ＰＮＰ　）ランジスタ９４おび９６を含み、Ｉｓに
比例する２つのトランジスタのコレクタにおいて電流を
供給する。ナントゲートロ４はロックを示す信号に応答
し、上述したように第１および第２電流源手段を使用可
能にするか、またはそれらの電流源手段を使用禁止にす
る。

ここでＰＬＬ７０の動作を第３図のタイミング図を参照
して説明する。論議を進めるために、ＰＬＬ７０は瞬時
アンロツタ状態で動作しており入力信号の周波数はＶＣ
Ｏ２２の発振周波数より高いと仮定する。この状態では
、線ＩおよびＱにおいてフリップフロップ７２のデータ
およびクロック入力に印加された方形化うなりノート信
号は波形１０２および１０６によって示されているよう
に現れ、直角位相関係にある。相補うなりノートは破線
Ｔおよびｄ（波形１０４および１０８）上にフリップフ
ロップ７８のデータおよびクロック入力に印加される。

時間ｔ１において、波形１０６が高論理状態から低論理
状態に切換ねるのに応答して、フリップフロップ７２の
Ｑ出力は高論理レベルに切換わる。この結果トランジス
タ９４からの電流はダイオード８０によって引き込まれ
てトランジスタ８２を導通状態にしたダイオード８４か
ら電流を引き込む。従って、トランジスタ８６はオンに
なって電流をノード９２へ供給し、ＰＬＬ７０をロック
アツプの方向へ駆動するような方法でＶＣ０２２制御入
力を駆動する。同時に、フリップフロップのＱ出力は低
論理レベルになり、トランジスタ９６から供給された電
流を引き込む。

従って、ダイオード８８およびトランジスタ９０は、線
Ｂが低レベルにあると非導通状態になる。

時間ｔ２において、フリップフロップ７８へのクロック
入力が高論理レベルから低レベルに切換わると（波形１
０８）、データ入力は高論理レベルになり（波形１０４
）、それによりフリップフロップのＱ出力を高出力状態
にクロックするが、Ｑ出力は低状態にクロックされる。

従って、線ＡおよびＢは高および低状態に留まっている
。同時に、時間ｔ２において、フリップフロップ７２は
そこに印加されたクロック信号の正に向かうエツジに応
答しないので、フリップフロップ７２のＱおよびｄ出力
は高および低状態に留まっている。時間ｔ３において、
データ入力信号（波形１０２）の高論理レベル状態は、
クロッキング信号（波形１０６）の負に向かうエツジに
応答してフリップフロップ７２のＱ出力へ転送される。

フリップフロップ７８のＱおよびＱ出力は不変のままで
ある。

従って、ＶＣＯ２２の制御入力は、発振周波数を入力信
号周波数の方向へ駆動するような方法で、従ってＰＬＬ
７０をロック状態に駆動するような方法でトランジスタ
８６から供給された電流によって駆動される。もし入力
信号周波数がＶＣＯ２２の発振周波数より低−いと、逆
の状態になる。波形１１４，１１６，１１８および１２
０から判るように、フリップフロップ７２へのクロック
入力信号が負に切換わると、線■上のデータ入力信号は
低になり、それにより線ＡおよびＢを低および高レベル
状態に保つ。この状態ではダイオード８８およびトラン
ジスタ９０は導通状態になるが、トランジスタ８６はオ
フになる。従って、トランジスタ９０はノード９２から
電流１２を引き込む。

従って、ＶＣＯ２２の制御入力は、ロックが起きるまで
発振信号周波数が低下するような方法で駆動される。ロ
ックアツプすると、使用禁止手段６４への入力は高にな
り、それにより第１および第２電流源を使用禁止にし、
１１および１２の両方をオフに切換える。次に、ＰＬＬ
７０は、入力信号周波数が変化してシステムをロックか
ら外すまでロックを維持する。従って、２つの電流源な
らびにフリップフロップ７２および７４を含むＰＬＬ７
０のロックアツプ回路部分は、入力信号周波数がＶＣＯ
２２の周波数より上に、または下に変化するにつれてノ
ード９２から電流を供給する、またはノード９２へ電流
を供給することによって、線ＩおよびＱ上に現れるうな
りノートの相対的位相を示す表示を与える。これは、線
■上に現れる信号は線Ｑ上に現れるうなりノート信号に
対して１８０６切換わるという事実による。

位相検波器１２および１４からロックアツプ回路への信
号経路はほぼ同じであることが第２図から判る。従って
、２つのフリップフロップ７２および７４のデータおよ
びクロック入力への信号遅延は同じである。従って、Ｐ
　Ｌ　Ｌシステムに対する唯一の周波数上の制約は、第
１図に示した先行技術のＰＬＬの制約とは違って２つの
フリップフロップのクロック周波数だけである。Ｑ信号
（波・形１０６）の両方の零交差が用いられるので、雑
音排除性が２つのフリップフロップ７２および７４の使
用により与えられる。

従って、上記に説明したのは、システムのＶＣＯをロッ
クの方向へ駆動するロックアツプ回路を含む新規なＰＬ
Ｌシステムである。１対のフリップフロップおよび電流
源を用いることによってこのＰＬＬは広帯域になり、優
れた雑音排除性を与える。

【図面の簡単な説明】

第１図は先行技術のＰＬＬシステムを示す部分的概略ブ
ロック図である。 第２図は好ましい実施例を示す部分的概略ブロック図で
ある。 第３図は第２図のＰＬＬシステムの動作を理解するのに
役立つタイミング図である。 第２図において、 ７０はＰＬＬ １２．１４は位相検波器 ２２はｖＣＯ ２４は移相器 ３０．３２は（パルス整形）比較器 ３４はナントゲート ７２．７８はＤ型フリップフロップ ４２．６４．７４はナントゲート ８０．８４はダイオード ８２はＰＮＰ　）ランジスタ ９０はトランジスタ 特許出願人　モトローラ・インコーポレーテッド代理人
　弁理士　玉　蟲　久　五部 信号 −先行Ｊ支１ボテー

Claims (1)

1. 【特許請求の範囲】 １、１対の入力信号がそれぞれ印加されるデータおよび
   クロック入力と、相補出力論理信号が与えられる第１お
   よび第２出力とを有するＤ型フリップフロップと、 前記Ｄ型フリップフロップの前記第１出力と回路出力と
   の間に結合され、第１レベル状態にある前記論理出力信
   号によつて導通状態になると電流を前記回路出力へ供給
   し、第２レベル状態にある前記論理出力信号に応答して
   非導通状態になる第１電流源と、 前記Ｄ型フリップフロップの前記第２出力と回路出力と
   の間に結合され、第１レベル状態にある前記論理出力信
   号によつて導通状態になると電流を前記回路出力から引
   き込み、前記第２レベル状態にある前記出力論理信号に
   応答して非導通状態になる第２電流源と、を具えたこと
   を特徴とする １対の印加入力信号に応答し、１対の入力信号間の位相
   関係を示す出力信号を回路出力において与える高速周波
   数ロックステアリング回路を有するフェーズロックルー
   プ回路。 ２、第１電流を与える第１電流供給源と、 前記第１電流供給源と前記Ｄ型フリップフロップの前記
   第１出力との両方に入力を結合させ、そこに供給された
   第１電流に応答して前記出力において電流を引き込む出
   力を有する第１電流ミラーと、 入力を前記第１電流ミラーの前記出力に結合させ、出力
   を回路出力に結合させて前記第１電流ミラーに応答して
   そこへ電流を供給する第２電流ミラーと、を具える第１
   電流源によつて特徴づけられている前記特許請求の範囲
   第１項記載の回路。 ３、その出力において電流を供給する電流供給源と、 Ｄ型フリップフロップの前記第２出力と前記電流供給源
   の前記出力との両方に入力を結合させ、そこへ供給され
   た前記電流に応答してその出力において電流を引き込み
   その電流を回路出力に結合させる電流ミラーとを含む 前記電流源によつて特徴づけられている前記特許請求の
   範囲第１項記載の回路。