KR970003096B1 - 고속 고정 전류 감소 및 클램핑 회로를 구비한 위상 고정 루프 - Google Patents

고속 고정 전류 감소 및 클램핑 회로를 구비한 위상 고정 루프 Download PDF

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Abstract

내용없음

Description

고속 고정 전류 감소 및 클램핑 회로를 구비한 위상 고정 루프
제1도는 개선된 고정 회로를 가진 종래 기술의 PLL(위상 고정 루프)을 도시하는 부분 블럭 및 개략도.
제2도는 본 발명의 PLL을 도시하는 부분 블럭 및 개략도.
제3도는 양호한 실시예 의 PLL을 도시하는 부분 블럭 및 개략도.
제4도는 본 발명의 고속 고정 전류 제어 회로를 도시하는 상세도.
* 도면의 주요부분에 대한 부호의 설명
12 : 위상 검출기 18 : 게이트
32 : 기초대역 판별기 46 : 게이팅 회로
47 : 전류 진폭 제어 회로
본 발명은 위상 고정 루프(PLL)에 관한 것으로서, 특히 PLL이 PLL의 전압 제어 발진기(VCO)의 고정 범위외에 있을때 고속 고정 상황동안 전류를 감소시키기 위한 수단에 관한 것이다.
PLL 시스템에서, 입력 신호를 얻기 위한 고정 시간을 가속시키는 것이 종종 바람직하다. 고속 고정을 제공하는 가장 공통적인 방법중 한 방법은 PLL이 고정으로부터 벗어날때 루프 필터 충전 전류를 증가시키는 것이다. 그러나 입력 신호가 VCO의 고정 범위를 벗어나면, 몇몇 종래 기술 PLL의 위상 검출기는 제어 전압을 그 범위의 한쪽 끝으로 인장(Pall)하게 되며, 높은 충전 전류가 비이트 노트 주파수(beat note frequency : 입력 신호와 VCO 출력 사이의 주파수 차)에서 루프 필터의 충전을 계속하게 된다. 배터리로 작동하는 장비에서, 이것은 불원하는 전류 드레인을 나타내며, 라디오 수신기에서, 맥동 전류가 바람직하지 못한 공통 임피던스를 통해 오디오 회로로 결합될 수도 있다.
그러므로, PLL이 고정 범위의 어느 한쪽 끝에 있을 때마다 고속 고정 전류 드레인을 감소시키기 위한 수단에 대한 필요성이 있다.
따라서, 개선된 PLL을 제공하는 것이 본 발명의 한 목적이다.
본 발명의 다른 목적을 고정 범위밖에 있을때의 PLL에서 충전 전류를 감소시키기 위한 수단을 제공하는 것이다.
전술한 목적 및 다른 목적에 따라, 인가된 교류 제어 신호에 응답하여 출력에서의 전류를 선택적으로 소싱(sourcing) 및 싱킹(sinking)하기 위한 회로를 구비하는 PLL이 제공되는데, 상기 회로는 제어 신호중 선택적인 신호에 응답하여 예정된 크기의 전류를 상기 회로의 출력으로 소싱하기 위한 제1제어 전류를 소스와, 제어 신호중 다른 선택적 신호에 응답하여 상기 회로의 출력으로부터 예정된 크기의 전류를 싱킹하기 위한 제2제어 전류 소스와, 상기 회로의 출력에서의 전압 전위가 예정된 값보다 크게 되거나 작게 될때 각자마다 상기 제1 및 제2제어 전류 소스를 각각 디스에이블링시키기 위한 디스에이블링 회로를 포함한다.
제1도를 참조하면, 종래 기술의 PLL 시스템(10)의 간략화된 개략도가 도시되어 있다. 상기 PLL(10)은 미합중국 특허 제4,377,728호에 완전히 기술되어 있다. 이 PLL(10)은 VCO(16)의 단자(14)에서 신호 입력을 수신하고, 출력 주파수가 신호 입력의 주파수와 다를 때마다 에러 비이트 노트 신호를 발생하는 위상 검출기(12)를 포함한다. 이 에러 신호는 직렬 접속된 저항(20)과 캐패시터(22)를 포함하는 저역통과 필터에 게이트(18)를 통해 결합된다. 상기 에러 신호로부터 dc 제어 전압이 추출되어, 출력에서 제공된 발진기의 출력 주파수, fout를 변화시키는 VCO(16)의 입력에 인가된다. N이 임의 양의 정수인 N 분할 회로(26)가 VCO(16)의 출력 주파수를 그것이 위상 검출기(12)의 제2입력에 인가되기 전에 분할하기 위해 포함될 수도 있다. 입력 신호로부터 유도된 동위상(I) 및 구상 관련 위상(Q) 신호는 기초대역 판별기(32)의 입력(28,30)에 인가된다.
PLL(10)이 신호 입력, 즉 AM 스테레오 수신기의 IF 스테레오 합성 신호의 주파수로 고정될 때마다, 게이트 회로(18)가 기초대역 판별기(32)에 의해 폐쇄된다.
이것은 위상 검출기(12)의 출력이 저항(20)과 캐패시터(22)를 포함하는 저역통과 필터로 직접 결합되도록 허용한다. 그러므로, dc 제어 전압은 잘 알 수 있는 바와 같이 입력 신호에 대해 고정된 위상으로 PLL(10)을 유지하기 위해 VCO(16)의 입력에 공급된다. VCO 주파수가 인입 스테레오 입력 신호에 충분히 가깝게 동조되지 않으면, PLL(10)은 고정으로부터 벗어나게 된다. 이런 상황에서, 동위상 및 구상 위상 비이트 노트가 발생되며, VCO(16)에서의 빠른 인장을 제공하기 위해 제어 신호를 제공하는 기초대역 판별기(32)에 공급된다. 고정중에서의 빠른 인장을 빠르게 고정하는 동안 캐패시터(22)를 충전하거나 방전하도록 게이트로부터 공급되는 단일 극성 전류에 의해 발생된다. 그러므로, 기초대역 판별기(32)는 올바른 출력 신호를 발생하여 그것을 게이트(18)를 통해 인가하여 위상 고정을 얻기 위해 VCO 주파수를 인장하는 방향을 결정한다. 즉, 고속 고정 상황동안, 위상 검출기 내의 전류는 적당한 2분된 사이클동안 증가된다. VCO가 고정이 발생하는 전류 미러 회로에 도달하면, 비이트 노트는 사라지게 되고 게이트(18)는 다시 폐쇄된다. 이와 같은 동작의 상세한 설명을 위해 전술한 미합중국 특허의 참조가 이루어지는데 그 기술은 본 발명에 포함된다.
이제 다른 도면을 참조하면, 제2도에는 고속 고정 전류를 제공하기 위한 개선된 위상 고정 루프(PLL)(40)가 도시되어 있다. 제1도의 유사부품과 대응하는 제2도 및 제3도의 부품은 동일한 참조번호로 표시되었다는 것을 주목하자. 도시된 바와 같이, PLL(40)의 위상 검출기(12)의 출력은 저역통과 필터와 VCO(16)의 제어 입력에 직접 결합된다. 본 실시예에서, 전류 소스(48)나 전류 싱크(50)중 어느 하나가 게이팅 회로(46)에 의해 턴온되게 되는데, 이 회로는 고정을 얻기 위해 적당한 방향으로 VCO(16)를 인장하기 위해 기초대역 판별기(32)의 출력에 결합된다. 직렬 접속된 전류 소스(48)와 싱크(50) 사이의 상호 접속부는 후술하는 바와 같이, 캐패시터(22)의 고속 전류 충전이나 방전을 제공하기 위해 노드 A에서 저역통과 필터에 결합된다.
클램핑 트랜지스터(42,44)는 VCO의 작동 범위내에서 VCO(16)에 공급된 제어 전압을 유지하기 위해 PLL(40)이 고정으로부터 벗어날때 노드 A에서의 제어 전압의 이탈(excursion)을 제한하는데 이용된다. 이것은 캐패시터(22)가 유용한 제어 범위밖으로 충전되거나 방전되는 것을 방지한다. 그러므로, 캐패시터(22)와 저항(20) 양단에서 발생되는 전압 VR1의 VBE이하로 발생하자마자 트랜지스터(42)는 VCO(16)의 입력에 대한 전압을 VR1- VBE로 제한하도록 턴온된다. 비슷하게, 노드 A에서의 전압이 VR2이상으로 VBE만큼 증가하면, 트랜지스터(44)는 노드 A를 이 전위에서 클램프하도록 턴온된다. 그러므로 VCO는 그 제어가 능한 범위내에서 유지된다.
고속 고정 전류는 기초대역 판별기(32)에 의해 제어된다. 기초대역 판별기(32)는 게이팅 회로를 통해 전류 소스(48)나 전류 싱크(50)중 하나를 턴온시켜 비이트 노트 펄스 비율로, 구상 신호와 동위상이나 또는 동위상이 아닌 전류의 구형파를 발생하도록 한다.
위상 검출기로의 인입 신호가 VCO(16)의 제어 가능한 범위 이외의 주파수로 되어 있으면 바람직하지 못한 영향이 있다. 전압이 클램핑 트랜지스터중 하나가 턴온되는 점으로 구동되게 된다. 특정 클램핑 트랜지스터는 고정 범위 상황밖에 있는 한 고속 고정 회로에 의해 공급되는 대부분의 전류를 도전시키게 된다.
이 낭비된 전류는 만일 회로가 배터리로 전원 공급되면 매우 바람직하지 못하다. 또한 공통 임피던스를 통해 다른 회로로 결합할 가능성(맥동 성질)이 있다. 라디오 장비에서, 이것을 오디오 출력에서 들리는 가청톤을 초래할 수 있다.
본 발명의 제3도 회로에 도시된 바와 같이, 트랜지스터(42,44)는 VCO(16)로의 제어 전압이 클램프중 하나를 턴온시킬 때마다 전류 소스(48)나 전류 싱크(50)에 의해 공급되는 고속 고정 전률의 진폭을 감소시키는데 이용된다. 도면에 도시된 바와 같이 트랜지스터(42)의 콜렉터와 트랜지스터(44)의 콜렉터는 전류 진폭 제어 회로(47)에 결합된다. 상기 제어 회로(47)는 전술한 바와 같이 전류 소스나 싱크(48,50)중 하나를 턴온시키기 위한 게이팅 회로(46)로부터의 게이팅 제어 신호를 수신하기 위한 노드 B 및 C에서의 입력을 가진다.
작동에 있어서는, 노드 A에서의 제어 전압이 다이오드 전압을 VR1이하로 강하시킬때, 클램프 트랜지스터(42)는 전류 싱크(50)에 의해 발생된 고속 고정 전류를 감소시키기 위해 턴온된다. 비슷하게, 노드 A에서 나타나는 VCO(16)로의 제어 전압이 VR2이상의 다이오드 전압보다 크게 되면, 상기 트랜지스터(44)는 전류 소스(48)에 의해 공급되는 고속 고정 전류를 감소시키기 위해 턴온된다.
이제, 제4도를 참조하면, 본 발명의 고속 고정 전류 및 클램핑 회로(60)가 상세하게 도시되어 있다. 위상 검출기(12)의 출력으로부터 나오는, 입력 단자(62)와, 버퍼 트랜지스터(64)의 베이스에 결합된 에미터를 가진 클램핑 트랜지스터(42,44)는 전술한 바와 동일한 방식으로 VCO 제어 전압의 클램핑을 제공한다. 본 실시예에서, 상기 2개의 클램핑 트랜지스터의 베이스는 단자(45)에서 공통 기준 전위에 결합된다. 에미터 플로워 버퍼 트랜지스터(64)는 단자(66)에서 거기에 접속된 VCO(16)에 그 에미터에서의 제어 전압을 공급하며, 상기 트랜지스터의 콜렉터는 작동 전위 Vcc가 공급되는 전원 공급 전도체(68)에 결합된다. 전원 공급 전도체(68)에 결합된 에미터를 가진 멀티플 콜렉터 트랜지스터(70)는 클램핑 트랜지스터(42)의 콜렉터에 상호 접속된 한 콜렉터와 그 베이스를 가진 전류 미러로서 작용한다. 상기 회로(60)의 출력은 저항(20)의 한쪽 단부로의 노드 A에 제공되는데, 상기 저항의 다른쪽 단부는 단자(74)에 캐패시터(22)에 접속된다.
풀-업(pull-up) 제어 전류 소스(48)는 한쌍의 전류 미러 회로(76,78)에 의해 실현되며, 풀-다운(pull down) 전류 싱크(50)는 상기 전류 미러 회로(76)와 거의 동일한 단일 전류 미러 회로(80)에 의해 실현된다.
상기 전류 미러 회로(76,78,80)는 일반적으로 그 기술에 숙련된 사람에게 잘 알려져 있다. 상기 전류 미러 회로(76)는 그 베이스가 트랜지스터(90)의 에미터에 공통적으로 결합된 트랜지스터(82,84)로 구성되어 있다.
이들 트랜지스터(82,84)의 에미터는 트랜지스터(86,88)를 통해, 접지 기준 전위가 공급되는 제2전원 공급 전도체에 각각 결합된다. 상기 트랜지스터(82)의 콜렉터는 트랜지스터(90)의 베이스에 접속되며, 트랜지스터(90)의 콜렉터는 Vcc에 접속된다. 알 수 있는 바와 같이, 상기 트랜지스터(82)의 콜렉터는 비록 트랜지스터(90)의 베이스-에미터를 통한 현재의 접속이 동일한 기능을 제공하지만, 다이오드를 형성하도록 그 베이스에 직접 접속될 수도 있다. 전류 미러 회로(76)의 출력은 트랜지스터(84)의 콜렉터에서 제공되며, 트랜지스터(92)의 콜렉터에서 전류 미러 회로(78)의 입력에 결합된다. 상기 트랜지스터(92)의 베이스는 전원 공급 전도체(68)에 결합되는 2개의 에미터를 가진 트랜지스터(94)의 베이스에 접속된다. 전류 소스(48)의 출력은 트랜지스터(94)의 콜렉터에 대응하며, 노드 A에 결합된다. 트랜지스터(92)의 베이스와 콜렉터 A에 결합된 베이스와 접지 전위에 접속된 콜렉터를 가진 트랜지스터(96)는 알고 있는 바와 같이 베이스 전류 보상을 제공하기 위한 트랜지스터(90)와 비슷하게 작용한다. 전류 미러 회로(80)는 상기 전류 미러 회로(76)와 동일하며, 트랜지스터(98,100)를 포함하는데 이들 트랜지스터는 공통적으로 접속된 베이스와, 접지 기준 전위와 베이스 보상 트랜지스터(106)에 저항(102,104)을 통해 각각 결합된 에미터를 갖는다. 상기 전류 미러 회로(80)의 출력은 트랜지스터(100)의 콜렉터에서 취해지며, 노드 A에 결합된다.
전류 미러 회로(76,80)로의 입력 (트랜지스터(82,98)의 콜렉터)은 제어 라인(110,114)을 통해 단자(108,112)에 결합된다. 이들 입력 기준 전류는 제3도에 도시된 바와 같이 게이팅 회로(46)로부터 공급된다.
상기 전류 미러 회로(76,80)는 제어 트랜지스터(116,120)의 도통상태에 따라 각각 인에이블 되거나 디스에이블 된다. 클램핑 트랜지스터(44)의 콜렉터에 결합된 베이스와, 제어 라인(110)과 접지 사이에 결합된 콜렉터-에이터 도통 경로를 가진 트랜지스터(116)는 저항(118)을 통해 바이어스 되는 트랜지스터(44)의 동작에 의해 제어된다. 비슷하게, 트랜지스터(120)는, 그 트랜지스터의 베이스에도 결합되고 저항(122)을 통해 접지 기준 전위에도 결합된 트랜지스터(70)의 제2콜렉터를 통해 상기 트랜지스터(42)의 도통에 따라 바이어스된다. 상기 트랜지스터(120)의 콜렉터-에미터 도통 경로를 제어 라인과 접지 기준 전위 사이에 결합된다.
제4도 회로(60)는 PLL(40)이 고정으로부터 벗어날 때마다 고속 고정 전류를 제공하도록 기초대역 판별기(32)와 게이팅 회로(46)에 의해 제어된다. 후술되는 바와 같이, 고정으로부터 벗어나면, 풀-업 전류 소스(48)나 풀-다운 전류 싱크(50)가 기초대역 판별기(32)에 의해 비이트 노트 펄스율로 턴온되어, 구상 신호와 동위상이나 또는 동위상이 아닌 전류의 구형파를 발생하게 된다. 고속 고정 회로(60)가 인에이블 되면, 게이팅 회로(46)를 통해 기초대역 판별기(32)는 전류 소스(48)와 전류 싱크(50)를 차례로 인에이블시키기 위해 2개의 제어 라인(110,114)중 한 라인상에 기준 전류 펄스를 공급한다.
예를 들어, 만일 제어 라인(110)이 하이(high)가 되면, 전류 미러 회로(76)가 트랜지스터로서 작동되게 되거나, 트랜지스터(84)를 턴온시키는 다이오드 수단(82)이 턴온되게 된다. 상기 트랜지스터(84)가 턴온되면, 트랜지스터(94)를 턴온시키는 트랜지스터(92)로부터 전류가 인장된다. 그러므로, 풀업 고속 고정 전류는 캐패시터(22)를 충전시키도록 트랜지스터(94)의 콜렉터로부터 노드 A로 발생된다. 전류 이득은 트랜지스터(92,94)의 에미터 영역의 비를 정하는 에미터 영역과 저항(86,88)의 비를 정함으로써 실현될 수도 있다. 또한, 만일 제어 라인(114)이 하이가 되면, 트랜지스터 또는 다이오드 수단(98)이 턴온되어 트랜지스터(100)를 턴온시키게 된다. 이때 트랜지스터(100)는 캐패시터(22)의 고속 고정 전류 방전을 제공하기 위해 노드 A로 부터의 전류를 싱크한다. 다시 저항(104) 보다 저항(102)을 크게 함으로서 전류 미러 회로(80)를 통한 전류 이득이 충분히 큰 고속 고정 방전 전류를 제공하도록 실현될 수도 있다.
고속 고정동안 제어 전압을 그 범위의 한쪽 끝으로 구동시키는 것으로부터 캐패시터(22)의 충전 및 방전을 방지하고 고속 고정 전류 드레인을 감소시키기 위해 클램핑 트랜지스터(42,44)중 하나가 각각의 전류 소스(48)나 전류 싱크(50)를 디스에이블시키도록 턴온된다. 그러므로, 만일 트랜지스터(64)의 베이스에서의 전압 전위가 VR의 VBE만큼 증가하면, 트랜지스터(44)가 턴온된다. 그러므로, 제어 전압은 더 상승되지 않고, 동시에, 트랜지스터(116)가 턴온되어, 전류 미러 회로(76,78)를 턴 오프시키고, 고속 고정 풀-업 전류를 턴 오프시키게 된다. 비슷하게, 만일 트랜지스터(64)의 베이스에서의 제어 전압이 VR아래로 VBE만큼 하강하면, 트랜지스터(42)는 그 값으로 제어 전압을 클램프하도록 턴온되고, 트랜지스터(120)를 턴온시키는 트랜지스터(70)도 턴온된다. 그러므로 전류 미러 회로(80)가 디스에이블되어 고속 고정 풀-다운 전류를 턴 오프시키게 된다.
그러므로, 전술된 것은 PLL 시스템의 루프 필터에서의 캐패시터를 충전 및 방전시키기 위해 고속 고정 전류 풀-업 및 풀-다운을 제공하고 제어 전압이 그 범위의 한쪽 끝으로 인장되는 것을 방지하기 위한 새로운 고속 고정 전류 및 클램핑 회로이다. 이 새로운 회로는 또한 제어 전압이 어느 방향으로라도 예정된 값에 도달할때 고속 고정 전류를 감소시킨다.

Claims (1)

  1. 저역통과 필터와, 위상 고정 루프가 고정으로부터 벗어날 때마다 구상(quadrature) 비이트 노트를 발생시키기 위한 수단과 교류 제어 신호를 발생시키기 위한 회로 수단을 포함하는 위상 또는 구상 고정 루프로서, 위상 고정 루프가 고정으로부터 벗어나면 고속 고정 풀-업 및 풀-다운 전류를 저역통과 필터에 제공하고, 저역통과 필터에 의해 발생된 제어 전압이 예정된 값보다 크게 되거나 또는 작게 되면 상기 전류를 감소시키기 위한 회로를 구비하되, 상기 회로는, 제어 신호중 선택적 신호에 응답하여 상기 회로의 출력으로 예정된 크기의 전류를 소싱하기 위한 제1제어 전류 소스와, 제어 신호중 다른 선택적 신호에 응답하여 상기 회로의 출력으로부터 예정된 크기의 전류를 싱킹하기 위한 제2제어 전류 소스와, 상기 회로의 출력에서의 전압 전위가 예정된 값보다 크게 되거나 또는 작게 될때마다, 상기 제1 및 제2제어 전류 소스를 각각 디스에이블링시키기 위한 디스에이블링 수단을 포함하는 것을 특징으로 하는 위상 또는 구상 고정 루프.
KR1019890001077A 1988-02-03 1989-01-31 고속 고정 전류 감소 및 클램핑 회로를 구비한 위상 고정 루프 KR970003096B1 (ko)

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