KR890004160B1 - 자동 튜닝 위상동기루우프 fm검파 시스템 - Google Patents

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Description

자동 튜닝 위상동기루우프 FM검파 시스템
제 1 도는 본 발명에 따른 FM 검파 시스템.
제 2 도는 제 1 도의 전압제어 발진기의 회로도.
제 3 도는 제 1 도의 파형성형 비교기의 회로도.
제 4 도는 본 발명에 따른 리플카운터의 입력단에 적용되는 일실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상비교기 2 : 저역필터
3 : 증폭기 4 : 전압제어발진기
5 : 음성증폭기 6 : 디엠파시스회로
7 : 파형성형비교기 8 : 인록크 디텍터
9 : 저역필터 10 : 비교기
11 : 리플카운터 12 : 디지탈 아나로그 변환기
본 발명은 위상동기루우프(Phase Looked Loop) ; 이하 PLL이라 칭함) FM(Frequency Modulation)검파시스템의 개량에 관한 것으로 특히 직접화한 자동튜닝 PLL FM검파시스템에 관한 것이다.
종래의 텔리비죤 수상기 또는 FM라디오 수상기등의 음성검파 시스템에 있어서는 대부분 세라믹 변별기 또는 검파코일을 사용하여 검파를 행하여 왔으며 그 외에 발진단의 저항, 콘덴서를 외부에 부착하는 방식으로 PLL FM검파 시스템이 사용되어 왔다.
그러나 세라믹 변별기나 검파코일을 사용하여 FM검파를 행할 경우에는 집적화가 불가능하고 외부부착 저항 및 콘덴서 타입의 발진기를 사용하는 PLL FM검파 시스템 역시 록크범위의 중심주파수를 입력신호의 중심부파수에 맞추기 위해서 상기 외부부착 저항이나 콘덴서의 값을 조정해야 하므로 완전한 집적화를 하는 것이 곤란하였다.
한편 고편이 FM신호 검파시 세라믹 변별기나 검파코일을 사용할 경우 선형성의 자체 특성때문에 복조신호의 토탈 하모닉 디스토션(Total Harmonic Distortion)이 어느정도 높아진다는 것은 잘 알려져 있는 사실이며 또한 외부부착 저항, 콘덴서를 사용하는 종래의 PLL FM검파 시스템의 경우에는 넓은 검파 가능대역을 얻기 위해 PLL시스템의 루우프 이득을 크게 하였고 이로인해 상대적으로 검파출력의 크기가 작아짐으로써 외부 또는 내부 잡음에 의한 신호대 잡음비가 영향을 받기 쉬웠다.
따라서 본 발명의 목적은 루우프 이득을 작게 하여도 큰 검파출력을 얻을 수 있는 PLL FM검파 시스템을 제공하는데 있다.
본 발명의 또다른 목적은 록킹이 되지 않았을시 전압제어 발진기의 출력을 디지탈 신호로 변환하고 이 신호를 카운트하여 디지탈 아나로그 변환기를 구동하고 상기 전압제어발진기의 전류를 가변시킴으로써 검파 가능 대역을 광대역화할 수 있는 PLL FM검파 시스템을 제공함에 있다.
본 발명의 또다른 목적은 별도의 부품의 사용없이 조정이 따로 필요없는 집적화 하기에 적합한 FM검파 시스템을 제공함에 있다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
제 1 도는 본 발명에 따른 디지탈 아나로그 변환기 및 리플카운터를 이용한 자동 튜닝 PLL FM검파 시스템을 도시한 것으로써 입력단자(14)로 입력하는 FM변조신호 VFM과 후술하는 전압제어 발진기(4)로부터 출력하는 출력신호 VCO1과의 위상 및 주파수를 비교하여 상기 FM변조신호 VFM과 상기 출력신호 VCO1의 주파수의 합과 차를 출력하는 위상비교기(1)와, 상기 합·차 주파수의 신호를 입력하여 상기 합주파수에 대응하는 고주파수 성분을 제거하고 상기 차주파수 성분과 위상차에 대응하는 에러신호를 출력하는 저역필터(9)와, 상기 저역필터(9)로부터 출력하는 신호를 증폭하여 증폭된 에러신호 AEV를 출력하는 증폭기(3)와, 상기 증폭기(3)에서 출력하는 에러신호 AEV를 제어신호로 입력하고 내부발진 주파수와 위상이 상기 입력 FM변조신호 VFM과 같도록 발진을 하는 전압 제어발진기(4)로 구성된 위상동기루우프(20)를 구비하고 있다.
전술한 위상동기루우프(20)의 증폭기(3)에서 출력하는 증폭기 에러전압 AEV가 입력 FM변조신호 VFM을 검파한 복조신호가 된다 함은 이 분야의 통상의 지식을 가진자는 용이하게 이해할 수 있는 것으로 더 이상의 설명을 필요로 하지 않을 것이다.
또한 통상의 FM음성검파 시스템에 있어서 전술한 FM검파신호인 음성신호 AEV를 음성증폭기(5)와 송신시프리 엠파시스된 고역부분을 원상으로 돌리는 디엠파시스 필터(6)가 사용되어 출력단자(15)로 음성출력이 나옴은 통상의 기술임을 유의하여야 한다.
한편 제 1 도에 도시한 본 발명의 실시에에 의하면 상기 위상동기푸우프(20)가 록킹(또는 동기)이 되어있을 때에는 입력단자(14)로 입력하는 FM변조신호 VFM과 전압제어발진기(4)로부터 출력하는 신호 VCO1은 거의 90°의 위상차를 갖고 동기되어 있게 되어 있으며 또한 상기 신호 VCO1과 상기 전압제어 발진기(4)의 또다른 출력 VCO2는 서로 90°의 위상을 갖게 설계되어 있어 결국 상기 신호 VFM과 신호 VCO2는 같은 위상이 되게 되어 있다.
또한 상기 위상비교기(1)는 폴. 알. 그레이가 저술하고 Siley사에서 발행한 "Analysis and Design of Analog Intergrated Circuits"의 574면에 개지된 회로가 사용될 수 있으며 저역필터(2)는 통상의 R-C저역필터이다.
파형성형 비교기(7)는 상기 전압제어 발진기(4)로부터의 신호 VCO2를 입력하여 파형을 성형한다. 즉 상기 아나로그 신호 VCO2를 구형파의 파형으로 성형을 하여 파형 성형된 신호 WSS를 출력한다. 인록크 디텍터(8)는 전술한 위상비교기(1)와 동일한 멀티플라이어 회로로 사용되는 공지의 회로로써 상기 파형성형 비교기(7)에서 출력하는 신호 WSS와 입력단자(14)로 입력하는 FM변조신호 VFM를 입력하여 상기 양신호의 합과 차의 주파수를 발생하여 신호 PEVS를 출력한다.
저역필터(9)는 상기 신호 PEVS중 합주파수에 해당하는 고주파신호를 제거하고 차주파수에 해당하는 저주파신호 DCEV를 출력한다.
통상의 연산증폭기를 사용하여 구성할 수 있는 비교기(10)는 단자(16)로부터 기준전압 VREF1과 상기 저역필터(9)로부터 출력하는 신호 DCEV를 입력하여 상기 양전압을 비교하고 소정의 논리레벨의 디지탈신호 COMS를 출력한다.
즉 위상동기루우프(20)가 동기가 되어 있을 때에는 상기 비교기(10)의 출력이 논리 "1" 또는 논리 "0"상태를 출력하게 되며 동기가 되어 있지 않을때에는 펄스가 출력하게끔 기준전압 VREF1의 전압을 조정하여 놓는다.
리플카운터(11)는 상기 비교기(10)에서 출력하는 신호 COMS를 입력하여 전술한 위상동기루우프(20)가 동기가 되어 있을시에는 카운팅을 중단하며 비동기시에는 펄스로 입력하는 신호 COMS를 입력하여 업 또는 다운 또는 업다운 카운팅을 하여 2진 카운트 출력신호 COUS를 출력하며 디지탈 아나로그 변환기(12)는 상기 신호 COUS를 입력하여 상기 2진 입력신호 COUS에 대응하는 아나로그 전류신호 DACU를 출력한다.
따라서 전압제어 발진기(4)는 상기 아나로그 전류신호 DACU를 입력하여 상기 전류에 의해 결정되는 발진주파수로 가변을 하게 된다.
제 2 도는 제 1 도의 전압제어 발진기(4)의 회로도를 나타낸 도면이다. 전원공급전압 Vcc과 접지 사이에는 트랜지스터 Q6과 Q7과 각각 직렬 접속된 전류원 I3및 I4로 구성된 버퍼단이 있으며 이득단을 구성하는 트랜지스터 Q9및 Q8이 상기 에미터 플러원 버퍼단과 크로스 접속되어 각각 베이스에 접속되어 있다.
또한 상기 트랜지스터 Q8과 Q9의 콜렉터와 전원 공급 전압 사이에 각각 접속된 부하저항 R2와 R3는 동일한 저항값으로 상기 버퍼단을 구성하는 트랜지스터 Q6과 Q7의 콜렉터와 베이스 사이에 각각 접속되어 있고 상기 저항 R2및 R3에는 각각 클램핑 다이오드 D1및 D2가 병렬접속 되어 있다.
또한 상기 트랜지스터 Q6과 Q7의 베이스는 단자(27) 및 (28)을 통해 제 1 도의 위상비교기(1)와 접속이 된다.
한편 상기 트랜지스터 Q8과 Q9의 에미터 사이에는 충전과 방전에 의해 발진주파수를 결정해주는 캐패시터 C1이 접속되고 또한 상기 캐패시터 C1의 양단자(25)와 (26)는 제 1 도의 파형성형 비교기(7)와 접속이 된다.
또한 상기 트랜지스터 Q8과 Q9의 에미터 단자는 트랜지스터 Q4와 Q5의 콜렉터 각각 접속되며 상기 트랜지스터 Q4와 Q5의 에미터는 공통으로 접속되어 디지탈 아나로그 변환기(12)와 단자(24)를 통해 접속이 되며 상기 트랜지스터들 Q4와 Q5의 베이스에는 단자(23)를 통해 기준전압 VREF2가 인가된다.
상기 기준전압 VREF2는 전원공급전압 Vcc와 접지사이에 저항에 의해 분압된 전압이 공급되어 상기 트랜지스터 Q4와 Q5가 선형영역에서 동작하도록 바이어스를 잡아주게 된다.
또한 상기 이득단을 구성하는 트랜지스터 Q8과 Q9의 에미터는 각각 트랜지스터 Q2와 Q3의 콜렉터에 접속되고 상기 트랜지스터들 Q2와 Q3의 에미터는 공통으로 접속되어 전류원 I2를 통해 접지됨과 동시에 에미터 디제너레이숀 저항 R1을 통해 트랜지스터 Q1의 에미터와 접속된다.
상기 트랜지스터 Q1의 콜렉터에는 전원공급 전압 Vcc가 인가되고 에미터는 전류원 I1을 통해 접지되며 베이스 입력단자(21)와 상기 트랜지스터 Q3, Q3의 공통베이스 입력단자(2)에는 위상동기루우프(20)의 증폭기(3)에서 출력하는 에러신호 AEV가 인가된다.
한편 이득단을 구성하는 트랜지스터 Q2와 Q3중 어느하나는 어느 시점에서 동작을 중지한다. 즉 상기 트랜지스터 Q2와 Q3중 어느 하나가 온상태이면 다른 하나는 오프동작을 한다.
또한 다이오우드 D1과 D2는 부하저항 R1과 R2의 양단정압이 VBE(베이스-에미터간 정방향 도통전압)로 스윙하도록 클램프를 해주는 역활을 한다.
상기 전압제어 발진기(4)의 동작은 하기와 같다. 지금 이득단 트랜지스터 Q8이 오프상태이고 트랜지스터 Q9가 온상태가 가정하면 버퍼단 트랜지스터 Q7의 베이스에는 VCC-VBE의 전압이 걸리고 에미터인 노오드점(30)에는 VCC-2VBE의 전압이 걸린다.
또한 트랜지스터 Q8이 오프상태 이므로 트랜지스터 Q6의 베이스에는 VCC의 전압이 인가되며 노오드점(29)은 VCC-VBE의 전압상태가 되며 트랜지스터 Q9의 에미터의 노우드점(32)은 VCC-2VBE상태가 된다.
따라서 캐패시터 C1에는 화살표방향의 전류 I가 흘러 노오드점(31)의 전압은 점점 떨어져 내려가 VCC-3VBE점에 도달하면 트랜지스터 Q8은 도통을 하고 트랜지스터 Q9는 캐피시터 C1에 의한 노드점(32)의 전압이 올라가 오프상태가 된다.
그후 이와같은 동작을 반복하므로써 발진을 하게 된다.
따라서 단자(27)과 (28)사이의 출력신호 VCO1과 단자 (25)와 (26)사이의 출력신호 VCO2의 위상차는 90°의 위상차를 갖게되고 발진주파수는 상기 전류 I에 비례하게 된다.
또한 트랜지스터 Q9가 온상태이고(트랜지스터 Q8은 오프상태)상기 트랜지스터의 에미터에 2I(I는 전류)의 전류가 흐른다 가정하면 라인(33)과 (34)에는 각각 I의 전류가 흐르며 트랜지스터 Q1의 콜렉터에는 2I의 전류가 흐른다.
따라서 단자(21)과 (22)사이에 전압변동이 큰 신호가 입력하면 빈싸이클에서 트랜지스터 Q1의 콜렉터 및 에미터로 흐르는 전류가 증가하고 트랜지스터 Q2또는 Q3의 에미터로 흐르는 전류가 감소하게 되어 출력신호인 CCO1과 VCO2의 주파수는 감소하게 된다.
또한 단자(24)를 통해 접속되는 디지탈 아나로그 변환기(5)의 전류싱크가 크게되면 라인(33) 또는 (34)상의 전류는 커지고 발진주파수는 증가하며 전류싱크가 적게되면 발진주파수는 감소하게 된다.
한편 제 3 도는 파형성형 비교기(7)의 회로도의 일실시예를 나타낸 도면이다.
도면중 저항 R5, R6과 각각 직렬접속된 트랜지스터 Q10및 Q11과 전류원 I5및 저항 R7, R8과 트랜지스터 Q12, Q13및 전류원 I6으로 구성된 부분은 각각 차동증폭기이다.
여기서 R5=R6, R7=R8이며 입력단자(36)과 (37)사이에 인가되는 상기 전압제어 발진기(4)의 출력신호 VCO2의 파형이 성형되어 출력단자(38)과 (39)로 신호 WSS가 출력된다.
또한 제 1 도의 본 발명에 따른 실시예에 적용될 수 있는 디지탈 아나로그 변환기는 젼류 스케일링의 디지탈 아나로그 변환기로 사용되며 Alasn. B. Grevene이 저술하고 Wiley사가 발행한 "BiPolar and MOS Anaolg Integrated Circuit Design"의 제 770-776면에 기재된 디지탈 아나로그 변환기가 사용될 수 있음을 유의하여야 한다.
이하 본 발명의 작동관계를 첨부도면을 참조하여 상세히 설명한다.
제 1 도에 FM입력신호 VFM이 위상비교기(1)에 입력되고 전압제어 발진기(4)의 발진신호 VCO1이 입력하면 상기 위상비교기(1)는 상기 두신호 VFM과 VCO1의 주파수차와 합을 발생한 신호를 출력하고 저역필터(2)는 상기 신호를 입력하여 상기 주파수차에 해당하는 저주파의 신호를 출력한다. 이 신호는 증폭기(3)에 의해 증폭되는데 이 증폭된 에러신호 AEV는 전압제어 발진기(4)의 발진주파수를 조절하며 동시에 FM검파 출력이 되어 출력단자(15)로 음성신호가 증폭되어 출력하게 된다.
지금 위상동기루우프(20)가 록크되어 입력 FM신호 VFM의 중심주파수와 전압제어 발진기(4)의 출력신호 VCO1의 주파수가 같게되면 전술한 바와같이 상기 신호 VFM과 VCO1은 거의 90°의 위상차를 가진다.
따라서 상기 VCO1과 90°의 위상차를 갖고 제 2 도의 단자 (25)와 (26)사이에서 출력하는 신호 VCO2와 FM 입력신호 VFM은 거의 동위상이며 파형성형 비교기(4)를 통한 신호 WSS 역시 입력 FM신호 VFM과 거의 동위상이 된다.
상기 동위상의 두신호 VFM과 WSS는 통상의 멀리플라이어 회로로 된 인록크 디텍터(8)에 의해 비교되고 그 결과로 고주파의 비트신호를 포함한 직류전압을 발생한다.
이 고주파의 비트신호는 저역필터(9)에 의해 여과되고 일정한 직류전압으로 출력되어 비교기(10)에서 기준전압 VREF1과 비교된다.
따라서 상기 비교기(10)의 출력신호 COMS는 룩크된 경우 "1" 또는 "0"의 일정한 논리상태를 유지하여 리플카운터(11)는 카운트동작을 하지 않게 된다.
따라서 리플카운터(11)의 2진정보를 아나로그 양으로 변환하는 디지탈 아나로그 변환기(12)의 출력 역시 일정하게 머무른다.
즉 위상동기루프(20)가 록크되어 있을때에는 전압제어 발진기(5)의 주파수를 크게 변화 시킬 수 있는 디지탈-아나로그 변환기(12)의 출력 전류 DACU가 일정하게 되어 상기 위상동기푸르는 록크상태를 계속유지 하게되어 출력단자(15)로는 정상적인 FM검파된 신호가 증폭되어 출력 하게 된다.
한편 지금 어떤 요인에 의해 위상동기루프(20)가 록크 범위를 벗어났다고 가정하면 FM입력신호 VFM과 전압제어 발진기(4)의 출력 VCO1은 90의 위상차를 벗어 나게 되고 이는 FM입력신호 VFM 과 전압제어 발진기(4)의 또다른 출력신호 VCO2의 위상을 어긋나게 한다.
다시말하면 FM입력신호 VFM과 전압제어 발진기(4)의 발진신호 VCO1은 완전히 다른 주파수가 된다고 생각할 수 있다.
따라서 인록크 디텍터(8)의 출력은 FM입력신호 VFM과 파형성형 비교기(7)의 WSS의 합·차주파수를 발생하게 되고 저역필터(9)에 의해 고주파가 되는 합주파수 신호가 제거되며 저주파가 되는 차주파수신호 DCEV만이 출력하여 비교기(10)에서 기준전압 VREF1과 비교되어 상기 차주파수 신호에 대응하는 펄스신호 COMS가 출력하게 된다.
따라서 리플카운터(11)는 상기 펄스신호 COMS를 클럭펄스로 입력하여 카운팅 동작을 시작하게 된다.
그러므로 상기 리프카운터(11)에서 출력하는 2진수값들이 디지탈 아나로그 변환기(12)의 입력단으로 입력하게 되고 이 디지탈 아나로그 변환기(12)의 출력전류신호 DACU가 전압제어 발진기(4)인 제 2 도의 단자(24)로 입력하여 위상동기루우프(20)가 급속히 로크상태로 되도록 전류 I를 가변하게 된다.
즉 위상동기루우프(20)가 록크범위를 벗어나면 전압제어발진기(4)의 발진주파수를 강제로 변환시켜 록크범위에 들도록 한다.
상기 리플카운터(11)의 2진출력에 대응하여 단계적으로 변환하는 디지탈 아나로그 변환기(12)의 출력 전류신호 DACU에 의해 전압제어 발진기(4)의 주파수가 FM입력신호 VFM의 주파수에 대해 록크범위에 들게되면 전술한 바와같이 인록크 디텍터(8)의 두 입력신호 VFM과 WSS사이의 위상차가 작아지고 따라서 비교기(10)의 출력인 클럭신호 COMS는 다시 일정한 논리레벨을 갖게 되어 리플카운터(11)의 카운트 동작이 정지하게 되고 디지탈 아나로그 변환기(12)의 출력을 일정하게 하며 위상동기루우프(20)가 다시 검파를 재개하게 되는 것이다.
따라서 위상동기루우프(20)가 록크되어 있을때에는 제 2 도의 일정하므로 단자(21)과 (22)로 입력하는 상기 신호 AEV신호에 따라 트랜지스터 Q1도는 Q2또는 Q3의 에미터 전류를 변동시켜 전압제어 발진기(4)의 발진주파수를 제어한다.
또한 위상동기루우프(20)가 록크상태에 있지 않게 되면 제 2 도의 단자(24)에서의 전류가 리플카운터(11)에 의해 단계적으로 변화하여 트랜지스터Q4또는 Q5의 에미터 전류가 변화되므로 발진주파수를 원하는 번위내에서 변화시킬 수 있게 된다.
제 4 도는 본 발명에 따른 부가적인 응용으로써 제 1 도의 비교기(10)의 출력을 단자(40)에 접속하고 단자(41)에는 FM신호 검파시에는 논리 "1"을 비검파시에는 "0"을 입력시키고 출력단자(42)를 리플카운터(11)의 클럭펄스 입력단자에 접속시키므로써 PLL FM검파 시스템의 동작을 제어할 수 있게 된다.
즉 제 4 도의 회로도는 2입력 앤드게이트로써 단자(41)로 논리 "1"이 입력하면 트랜지스터 Q17이 도통되어 동작하므로 입력단자(40)으로 입력하는 논리상태가 출력단자(42)로 출력하게 된다.
또한 입력단자(41)를 논리 "0"의 상태로 하면 트랜지스터 Q17은 오프상태가 되고 따라서 트랜지스터 Q15및 Q16이 동작을 하지 않게 되어 출력단자(42)로는 논리 "1"이 출력하고 따라서 리플카운터(1)는 카운팅 동작을 하지 않게 된다.
한편 저항 R12와 R13그리고 저항 R14와 R15에 의한 전원공급 전압 VC분압된 전압은 트랜지스터 Q18및 Q16의 베이스로 입력하여 상기 트랜지스터들이 선형영역에서 동작하도록 바이어스를 잡아주기 위한 전압이다.
또 저항 R10과 R11은 같은 값을 갖는 저항으로써 부하저항이다.
상술한 바와같이 본 발명에 따른 PLL FM검파 시스템은 PLL시스템의 검파범위인 록크범위의 위치가 어떤 요인 예컨데 공정불안, 경시변화등에 의해 불안정할때에도 요구되는 일정 입력에 대해 그 록크범위 자체를 자동적으로 옮김으로써 안정된 검파를 계속할 수 있는 이점을 갖게 된다.

Claims (3)

  1. 위상 비교기(1)와 저역필터(2)와 증폭기(3) 및 전압제어 발진기(4)를 구비하는 위상 동기루우프(20) 음성증폭기(5) 및 디엠파시스회로(6)를 사용한 FM검파 시스템에 있어서, 상기 전압제어 발진기(4)에서 출력하여 상기 위상비교기(1)로 입력하는 제어신호 (VCO1)와 90°의 위상차를 갖는 신호(VCO2)를 입력하여 구형파의 파형을 형성하는 파형 성형 비교기(7)와, 상기 형성된 구형차와 FM 입력신호(VFM)을 입력하여 합차주파수를 발생하는 인록크 디텍터(8)와, 상기 합주파수에 대응하는 고주파 신호를 여과하여 상기 위상동기루우프(20)가 록크 되었을시 상기 인록크 디텍터(8)에서 출력하는 비트 신호를 여과하는 저역필터(9)와, 상기 저역필터(9)의 출력과 기준전압(VREF1)과의 비교예 의해 록크시에는 일정의 논리 레벨을 출력하여 록크가 되지 않았을 시에는 상기 차주파수에 대응하는 클럭펄스를 발생하여 출력하는 비교기(10)와, 상기 클럭펄스를 입력하여 카운팅을 하여 소정 비트의 2진출력을 출력하는 리플카운터(11)와, 상기 2진 출력을 입력하여 아나로그 전류를 단계적으로 출력하는 디지탈 아나로그 변환기(12)와, 상기 디지탈 아나로그 변환기(12)의 출력 전류값과 상기 증폭기(3)의 출력전압에 따라 발진 주파수가 제어되는 전압 제어발진기(4)를 구비함을 특징으로 하는 FM검파 시스템.
  2. 제 1 항에 있어서, 전압제어발진기(4)가 트랜지스터(Q6)과 (Q7)로 구성된 에미터폴러워의 버퍼판과 상기 버퍼판에 크로스로 접속된 트랜지스터(Q8)과 (Q9)로 구성된 이득단과, 상기 트랜지스터 (Q8)과 (Q9)의 에미터에 접속된 캐패시터(C1)와, 상기 디지탈 아나로그 변환기(12)의 출력전류에 따라 상기 트랜지스터(Q8) 또는 (Q9)의 에미터 전류를 변환시켜 발진 주파수를 변경시키는 제 1 전류원 수단(Q4, Q5)과, 상기 증폭기(3)의 에러신호(AEV)를 입력하여 상기 트랜지스터(Q8)또는 (Q9)의 에미터 전류를 변화시켜 발진 주파수를 제어하는 제 2 전류원 수단(Q1-Q3, R1, I1, I2)으로 구성됨을 특징으로 하는 회로.
  3. 제 1항에 있어서 상기 비교기(10)와 리플카운터(11)의 사이에 FM검파 제어논리 신호와 상기 비교기의 출력을 입력하는 앤드 게이트가 접속됨을 특징으로 하는 회로.
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