JPH027718A

JPH027718A - 高速位相同期電流低下及びクランプ回路を具備する位相同期ループ回路

Info

Publication number: JPH027718A
Application number: JP1025615A
Authority: JP
Inventors: Roy H Espe; ロイ・エイチ・エスプ; Lawrence M Ecklund; ローレンス・エム・エクランド
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1988-02-03
Filing date: 1989-02-03
Publication date: 1990-01-11
Also published as: KR970003096B1; EP0326940A3; EP0326940A2; KR890013897A; US4890072A; DE68922006D1; DE68922006T2; EP0326940B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景本発明は、位相ロックループ（ＰＬＬ）回路に関するも
のであり、さらに具体的には、ＰＬＬの電圧制御発振器
（Ｖ　Ｃ　Ｏ）のロックアツプ範囲（ｆｏｃｋ　　ｕｐ
　　ｒａｎｇｅ）をＰＬＬがはずれる時に、高速ロック
アツプ条件の期間に電流を減少させるための手段に関係
している。

ＰＬＬシステムにおいては、入力信号を取得するために
ロックアツプ（ｆｏｃｋ　　ｕｐ）・時間をスピードア
ップすることがしばしば望まれるでいる。高速ロックア
ツプを与えることのもっとも共通の方法の１つはＰ　Ｌ
　Ｌが位相同期状態からはずれている時にループフィル
タ充電電流を増加させることである。しかしながら、も
しも入力信号がＶＣＯ　（電圧制御発振器）のロックア
ツプ範囲をはずれる場合には、すべてではないがいくつ
かの通常のＰＬＬの位相検出器（ｐｈａｓｅ　　ｄｅｔ
ｅ　ｃ　ｔ　ｏ　ｒ）は制御電圧をすべての方法でその
位相同期範囲の１つの端部へ引き込み、かつ高い充電電
流がループフィルタを入力信号とＶＣＯ出力との間の周
波数差を有するビート音周波数で充電しつつづけること
であろう。

バッテリー動作する装置においては、このことは望まし
くない電流ドレイン（ｄｒａｉｎ）を示し、かつ無線受
信器においては、パルス的な（ｐｕｆｆｓａｔｉｎｇ）
電流は望ましくない共通のインピーダンスを通してオー
ディオ（音声）回路へ結合されうる。

ここで、ＰＬＬがロックアツプ（Ｉ！ｏｃｋ　　ｕｐ）
範囲のどちらの端にいる時にも高速位相同期（４２　ｏ
　ｃ　ｋ）電流ドレイン（ｄ　ｒ　ａ　ｉ　ｎ）を減少
させるための手段に対する必要性が存在している。

発明の要約従って改良されたＰＬＬを提供することを本発明の目的
の一つである。

本発明の別の目的の１つは、ＰＬＬが同期保持の範囲（
ｊ！ｏｃｋ　　ｒａｎｇｅ）からはずれている時に充電
電流を減少させるための手段を提供することである。

上述の目的及び他の目的に従って、回路の出力へ所定の
大きさの電流を発生源とするための制御信号の選択的な
ものに対して応答する第１の制御された電流源を含み、
回路の出力から所定の大きさの電流を吸収源とするため
の制御信号の他の選択的なものに対して応答する第２の
制御された電流源を含み、かつ回路の出力における電圧
ポテンシャルが各々、所定の値よりも大きいか或いは小
さくなる時には必ずいつでも前記第１及び、第２の電流
源を各々不可能回路化するための不可能化回路を含み、
そこに印加される交番制御電流に応答し、出力において
、交互に電流を発生及び吸収する回路を具えるＰＬＬが
提供されている。

発明の概要回路の出力へ所定の大きさの電流を発生するために、制
御信号の選択的なものへ応答する第１の制御された電流
源を含み、回路の出力から所定の大きさの電流を吸収す
るために，制御信号の他の選択的なものへ応答する第２
の制御された電流源を含み、かつ回路の出力における電
圧ポテンシャルがそれぞれ、所定の値よりも大きいか、
小さくなる時にはいつでも、前記第１及び第２制御され
た電流源をそれぞれ不可能回路化するための不可能回路
を含み、それに印加される制御電流に応答して交互に電
流を発生し、かつ吸収する回路が開示されている。

望ましい実施例の詳細説明第１図に目を向けると、従来技術としてのＰＬＬシステ
ム１０の簡単化された概要図が示されている。ＰＬＬｌ
０は米国特許筒４，３７７．７２８号において詳しく述
べられている。ＰＬＬｌ０は、端子１４において信号入
力を受信し、かつ電圧制御発振器（ＶＣＯ）１６の出力
周波数が信号入力の周波数と異なる場合にはいつでも、
エラー（誤差）ビート音信号を発生する位相検出器１２
を含んでいる。

エラー（誤差）信号はゲート１８を通して直列に結合さ
れた抵抗２０及びキャパシタ２２からなる低域通過（ロ
ーパス）フィルタに結合されている。直流（ｄｃ）制御
電圧は、誤差（ｅ　ｒ　ｒ　ｏ　ｒ）信号から差引かれ
かつ出力２４において与えられる発振器の出力周波数ｒ
ｏｕｔを変化させる■Ｃ０１６の入力へ印加されている
。Ｎが任意の正の数であってもよい、１／Ｎ割り算回路
２６は位相検出器１２の第２の入力へ印加される以前に
■Ｃ０１６の出力周波数を分割するように含まれるであ
ろう。位相（Ｉ）及び直角関連位相・（Ｑ）において、
入力信号から導き出された信号は、その出力がゲート１
８の動作を制御するベースバンド周波数弁別器３２の入
力２８及び３０へ印加されている。

ＰＬＬｌ０が、信号入力、即ち、ＡＭステレオ受信器の
ＩＦステレオ複合信号の周波数に（位相同期ロック）さ
れるときにはいつでも、ゲート回路１８はベースバンド
周波数弁別器３２によって専用回路化されている。この
ことは、位相検出器１２の出力が、抵抗２０及びキャパ
シタ２２からなる低域通３Ａ（ローパス）フィルタへ直
接的に結合されるということを可能にする。ここで直流
（ｄｃ）制御電圧は、よく理解されるように、ＰＬＬ１
０を入力信号へ位相同期化（ｐｈａｓｅ　　１ｈｃｋｅ
ｄ）することを維持するためにＶＣＯＩ６の入力へ供給
されている。ＶＣＯの周波数が入力する（ｉｎｃｏｍｉ
ｎｇ）ステレオ入力信号に充分に近づいて同調されてい
ない時には、ＰＬＬ１０は周期保持範囲からはずれるこ
とになるであろう。ごの条件において、同相及び直角位
相のビート音が発生され、かつＶＣｏ　１６の高速な周
波数引き込み（ｐｕｐｉｌ−ｉｎ）過程を与えるべくゲ
ート１８への制御信号を供給するベースバンド周波数弁
別器３２へ供給されることになる。高速な周波数引込み
過程（ｐ　ｕ　Ｅ　ｌ　　ｉ　ｎ）及び位相同期過程（
１０ｃｋｉｎｇ）は単一の極性の電流によって生ずる。

ここでこの電流は高速な各位相同期（ｊｌ！　ｏ　ｃ　
ｋ）の期間中にキャパシタ２２を充電するか或いは放電
するためにゲートから供給されている。従って、ベース
バンド周波数弁別器３２は正しい出力信号を発生しかつ
ゲート１８を介して同じ信号を適用することによって、
位相同期過程（ｐｈａｓｅ　　Ａｏｃｋ）を獲得するた
めにどちらの方向にＶＣＯ周波数を引き込むかを決定す
ることになる。このゆえに、高速の位相間！ｔＩＩ（６
ｏｃｋ）条件の期間中、位相検出器における電流は適当
なる半サイクルの期間にわたって増加されている。いっ
たんＶＣＯ＜電圧制御発振器）がロックアツプが生ずる
周波数に到達したならば、ビート音は消滅し、かつゲー
ト１８は再び専用回路化されることになる。上述の動作
の詳細な説明に対しては、前述の米国特許筒４，３７７
．７２８号が参考文献となされるべきであり、その教示
する所のものは、ここにおいて参考　のために組入れら
れている。

ここで残りの図面を参照するに、第２図においては、高
速な位相同期（ｊｌ！　ｏ　ｃ　ｋ）電流、を与えるた
めの改良されたＰＬＬ４０が示されている。

第１図の各部分（ｃｏｍｐｏｎｅｎｔｓ）に同様に対応
する第２図及び第３図の各部分は同一の参照番号によっ
て表示されている。図示されたように、ＰＬＬ４０の位
相検出器１２の出力は直接的に低域通過（ローパス）フ
ィルタへ結合され、かつＶＣＯ１６の制御人力へ結合さ
れている。ＰＬＬ４０は、位相検出器１２と並列に、高
速な位相同期過程（＃ｏｃｋ−ｉｎ）のための電流を供
給することになる。この実施例において、電流供給源（
ｓ　ｏ　ｕ　ｒ　ｃ　ｅ）　４８或いは電流吸収源（ｓ
ｉｎｋ）５０は、いずれも、ベースバンド弁別器３２の
出力に結合され、同期（ｆｆ　ｏ　ｃ　ｋ）を取得する
ために電圧制御発振器（ＶＣＯ）を適当な方向に引き込
むゲート回路４６によりターン・オンされるであろう。

直列に接続された電流源４８及び５０の間の相互接続は
、後で説明されるように、キャパシタ２２の高速充放電
を与えるように端子Ａにおいて低域通過フィルタに接続
される。

クランプ用トランジスタ４２及び４４は、ＶＣＯの作範
囲内においてＶＣＯ１６への供給される制御電圧を保持
するためにＰＬＬが位相同期状態からはずれる時、端子
Ａにおいて制御電圧が変動すること（ｅｘｃｕｒｓｉｏ
ｎ）を制御するために用いられている。このことはキャ
パシタ２２が有用なる制御範囲の外へ充放電されること
を防止している。このゆえに、キャパシタ２２及び抵抗
２０を隔てた端子間に発生された電圧が、■□のＶ［ｌ
Ｅよりも低く降下するやいなやすぐに、トランジスタ４
２はターン・オンし、ＶＣＯ１６の入力への電圧を■□
−■、へ制限することになる。さらにまた、端子Ａにお
ける電圧がＶＨ２よりも高く、■、たけ増加する時、ト
ランジスタ４４は・ターン・オンされて、端子Ａをこの
電位（ポテンシャル）にクランプすることになる。従っ
て、ＶＣＯＩ６はその制御可能な範囲内に維持されるこ
とになる。

高速位相同期（Ｊ　ｏ　ｃ　ｋ）電流はベースバンド周
波数弁別器３２によって制御されている。ゲート回路４
６を介したベースバンド周波数弁別器３２は、プルアッ
プ電流源４８或いはまたプルダウン電流源５０のいずれ
もビート音パルスレートでターン・オンし、直角位相信
号と同相（ｉｎ　　ｐｈａｓｅ）の或いは非同相（ｏｕ
ｔ　　ｏｆ　　ｐｈａｓｅ）のいずれもの矩形波の電流
を発生している。

位相検出器への入力（ｉｎｃｏｍｉｎｇ）信号がＶＣＯ
１６の制御範囲外の周波数をもつものである場合には、
望ましくない効果が生ずることになる。クランプ用トラ
ンジスタのうちの１つがターン・オンされる点まで電圧
は駆動されるであろう。特定のクランプ用トランジスタ
は、同期保持範囲（ロックレンジ）外の条件が存在する
限りの間は、高速な位相間ｗ１（２ｏｃｋ）回路によっ
て供給されるほとんどすべての電流を導通するであろう
。この消費された電流は、もしも回路がバ、７テリーを
電源としている場合には非常に望ましくないものである
。そしてまた、（電流が振動するという性質から）共通
のインピーダンスを通して他の回路へ結合するという可
能性も持っている。

無線装置においては、このことは音声出力において聞こ
える可聴（オーディオ）音を結果として生ずることにな
りうるであろう。

本発明の第３図の回路において示されるように、クラン
プ用トランジスタ４２及び４４は、ＶＣ０１６への制御
電圧がクランプ用トランジスタのうちの１つをターン・
オンするときにはいつでも、電流源４８か或いは電流吸
収源５０によって供給された高速位相同期（ｆｆ　ｏ　
ｃ　ｋ）電流の振幅を減少するために用いられることに
なる。図示されたように、トランジスタ４２のコレクタ
とトランジスタ４４のコレクタは電流振幅制御回路４７
へ結合されている。制御回路４７は、前述の如べ、電流
源４８もしくは５０のうちの１つをターン・オンするべ
く、ゲート回路４６からゲート制御信号を端子Ｂ及びＣ
において受信するための入力を持っている。

動作において、端子Ａにおける制御電圧がＶＲＩよりも
低くダイオード電圧だけ降下するにつれて、クランプ用
トランジスタ４２は電流吸収源５０によって発生された
高速位相同期（／！　ｏ　ｃ　ｋ）電流を減少させるべ
くターン・オンすることになる。

同様に、端子Ａにおいて現われるＶＣ０１６への制御電
圧がＶＲＺよりも高くダイオード電圧だけ高くなる場合
には、トランジスタ４４は電流源４８によって供給され
る高速位相同期（４ｏ　ｃ　ｋ）電流を減少させるべく
ターン・オンされることになる。

ここで第４図を参照するに、本発明の高速口・７り電流
及びクランプ回路６０が詳細に示されている。クランプ
用トランジスタ４２及び４４は、それらの各々のエミッ
タをバッファトランジスタ６４０ヘースへ結合させ、か
つ入力端子６２へ結合されている。そして、その入力端
子６２は位相検出器１２の出力から生し、前述の如く同
様にＶＣＯ制御電圧のクランプを与えている。この実施
例において、２つのクランプ用トランジスタのそれぞれ
のベースは、端子４５において電気的に共通の参照（基
準）電位（ポテンシャル）に結合されている。エミッタ
・ホロワバッファトランジスタ６４はそのエミッタにお
いてＶＣＯ１６への制御電圧を供給している。それは端
子６６において■Ｃ０１６へ結合されていて、一方動作
電位（ポテンシャル）■ｏが供給されている電源供給導
線６８へトランジスタ６４のコレクタは結合されている
。そのエミッタを電源供給導線６８へ結合させているマ
ルチコレクタトランジスタ７０は、そのベース及び１つ
のコレクタがクランプ用トランジスタ４２のコレクタに
互いに接続されているカレントミラーとして機能してい
る。回路６０の出力は、端子Ａにおいて与えられ、抵抗
２０の１つの端子に接続され、抵抗２０の他の端子は端
子７４においてキャパシタ２２へ接続されている。

プルアップ制御された電流源４８は、１対のカレントミ
ラー回路７６及び７８によって実現されていて、一方、
プルダウン制御された電流源５０は、カレントミラー回
路７６に実質的に同等の単一のカレントミラー回路８０
によって実現されている。カレントミラー回路７６．７
８及び８０は一般的に当業技術者にはよく理解されてい
る。カレントミラー回路７６はトランジスタ８２及び８
４から構成されていて、その２つのベースは互いに電気
的に共通にトランジスタ９０のエミッタに接続されてい
る。トランジスタ８２及び８４の２つのエミッタはそれ
ぞれ抵抗８６及び８８を介して、接地参照（基準）電位
（ポテンシャル）へ供給された第２の電源供給導線へ接
続されている。

トランジスタ８２のコレクタはトランジスタ９０のベー
スへ接続されていて、トランジスタ９０のコレクタばＶ
　ｃｃへ接続されている。容易にわかるように、トラン
ジスタ８２のコレクタは直接的にそのベースへダイオー
ドを形成するべく接続されていてもよい。もっとも、ト
ランジスタ９０のベース−エミッタを介した現在の接続
方法も同様の機能を与えてはいる。カレントミラー回路
７Ｇの出力はトランジスタ８４のコレクタにおいて与え
られていて、かつトランジスタ９２のコレクタにおいて
、カレントミラー回路７８の入力へ結合されている。ト
ランジスタ９２のベースはトランジスタ９４のベースに
接続されていて、これら２つのトランジスタ９２．９４
のエミッタは電源供給導線６８に結合されている。電流
源４８の出力はトランジスタ９４のコレクタに接続され
ていて、かつ端子Ａに結合されている。そのベース・エ
ミッタを、トランジスタ９２のベースとコレクタとの間
に結合させ、そのコレクタを接地電位（ポテンシャル）
に結合させているトランジスタ９６は、容易に理解され
るように、ベース電流補償（ｃ。

ｍｐｅｎｓａｔｉｏｎ）を与えるようにトランジスタ９
０と同様に機能している。カレントミラー回路８０はカ
レントミラー回路７６にも同等であり、乙かも、抵抗１
０２及び１０４を介してそれぞれ接地参照（基準）電位
及びベース補償斗うンジスタ１０６に結合された共通に
接続されたベース及びエミッタを有するトランジスタ９
８及び１００を含んでいる。カレントミラー回路８０の
出力はトランジスタ１００のコレクタにおいて取り出さ
れており、かつ端子Ａへ結合されている。カレントミラ
ー回路７６及び８０の入力（トランジスタ８２及び９８
のコレクタ）は制御ライン１１０及び１１４を介して端
子１０８及び１１２へ結合されている。第３図において
図示されているように、これらの入力参照電流はゲート
回路４６から供給されている。

電流ミラー回路７６及び８０は各々制御トランジスタ１
１６及び１２０の導通状態によって可能化されるか或い
は使用禁止されている。そのベースをクランプ用トラン
ジスタ４４のコレクタへ結合させ、そのコレクターエミ
・ツク導電通路を制御゛ライン１１０と接地（ｇｒｏｕ
ｎｄ）ラインとの間に結合させたトランジスタ１１６は
、抵抗１１８を介して適宜にバイアスされたトランジス
タ４４の動作によって制御されている。同様にトランジ
スタ１２０は、トランジスタのベースと、抵抗１２２を
介して接地参照電位に結合されるトランジスタ７０の第
２コレクタを経てトランジスタ４２の導通に従ってバイ
アスされる。トランジスタ１２０のコレクターエミッタ
導電通路（バス）は制御ライン１１４と接地参照電位（
ポテンシャル）との間に結合されている。

回路６０は、ベースバンド周波数弁別器３２及びゲート
回路４６によって、ＰＬＬ４０が位相同期（ｌ　ｏ　ｃ
　ｋ）過程からはずれる場合にはいっでも、高速位相同
期（ｆ　ｏ　ｃ　ｋ）電流を与えるように制御されてい
る。後述されるように、位相同期（ｆ　ｏ　ｃ　ｋ）か
らはずれる場合にはプルアップ電流源４８も或いはプル
ダウン電流源５０もいずれもビート音パルスレートで、
ベースバンド周波数弁別器３２によって、直角位相信号
に対して同相か或いは非同相（ｏｕｔ　　ｏｆ）のいず
れも矩形波の電流を発生するためにターン・オンされて
いる。高速位相同期Ｈ！　ｏ　ｃ　ｋ）回路６０が可能
回路となる場合には、ゲート回路４６を介したベースバ
ンド周波数弁別器３２は参照（ｒｅｆｅｒｅｎｃｅ）電
流パルスを２つの制御ライン１１０或いは１１４のうち
の１つの上において、電流源４８或いは５０の一方或い
は他方を順番に可能化するために供給している。

例えば、もしも、制御ライン１１０がハイレベルになる
場合には、カレントミラー回路７６は、トランジスタ或
いはダイオード手段８２がターン・オンされ、またトラ
ンジスタ８４をターン・オンさせるように、動作状態に
なされることになる。

トランジスタ８４がターン・オンされる時、トランジス
タ９４をターン・オンさせるトランジスタ９２から電流
は引出される。かくしてプルアップ高速位相同期電流は
、トランジスタ９４のコレクタから、キャパシタ２２を
充電するように端子へまで発生されている。電流利得は
、抵抗８６と抵、抗８８を比率で示すか及び／又はトラ
ンジスタ９２と９４のエミッタ領域を比率で示すことに
よって達成されるで、あろう。同様に、もしも制御ライ
ン１１４がハイレベルにある場合には、トランジスタ或
いはダイオード手段９８はターン・オンされ、それによ
りトランジスタ１００をターン・オンすることになる。

トランジスタ１００は、その後端子Ａから、キャパシタ
２２の高速位相同期電流放電を与えるように電流を吸収
（ｓｉｎｋ）することになる。さらにまた、抵抗１０２
を抵抗１０４よりも大きくすることによって、カレント
ミラー回路８０を通した電流利得は充分に大きな高速位
相同期放電電流を与えるように実現されるであろう。

高速位相同期の期間中、その動作範囲の１つの端まで制
御電圧を駆動することからキャパシタ２２の充放電を防
止するために、かつ高速位相同期電流ドレイン（ｄｒａ
ｉｎ）を減少させるために、クランプ用トランジスタ４
２もしくは４４のいずれも、各々の電流源５０もしくは
４８を使用禁止するようにターン・オンされることにな
る。このゆえに、もしもトランジスタ６４のベースにお
ける電圧ポテンシャルが■３よりも高く１つのＶＩＩＥ
分だけ増加する場合には、トランジスタ４４はターン・
オンすることになる。従って、制御電圧はこれ以上さら
に高くなるごとが防止され、一方間時に、カレントミラ
ー回路７６及び７８の両方をターン・オフし、かつ高速
位相同期プルアップ電流をターン・オフすることで、ト
ランジスタ１１６はターン・オンされることになる。同
様に、もしもトランジスタ６４のベースにおける電圧が
■１よりも低（１つのＶＩＥだけ降下する場合には、ト
ランジスタ４２は制御電圧をこの値にクランプするべく
ターン・オンされ、一方トランジスタフ０はまたターン
・オンされ、トランジスタ１２０をターン・オンするこ
とになる。カレントミラー回路８０は、従って使用禁止
にされ、高速位相同期もプルダウン電流をターン・オフ
することになる。

このゆえに、上記に記述されてきた内容は新しい高速位
相同期電流と、Ｐ　Ｌ　Ｌシステムのループフィルタに
おいてキャパシタの充放電のために高速位相同期プルア
ップ及びプルダウンを与えるためのクランプ回路に関す
るものであって、一方、その制御電圧を防止することは
、その動作範囲の１つの端まで引っばられることを形づ
くることになる。新しい回路は制御電圧がどちらの方向
においても所定の値に到達する時、また高速位相同期電
流を減少する。

【図面の簡単な説明】

第１図は、改良された位相同期引入れ回路を有する従来
形ＰＬＬを示す部分的なブロック図及び概要図である。第２図は、本発明のＰＬＬを示す簡単化された部分的ブ
ＩＮツク図及び概要図である。第３図は、望ましい実施例のＰＬＬを示す簡単化された
部分的ブロック図及び概要図である。第４図は、本発明の高速位相間！ｔＩＩ（７！ｏｃｋ）
電流制御回路を示す許細な概略構成図を示している。０・・・従来方式によるＰ　Ｌ　Ｌ回路２・・・位相検
出器４・・・信号入力受信端子６・・・電圧制御発Ｊ＆、器ＶＣＯ８・・・ゲート０．１１８，１２２・・・抵抗２・・・キャパシタ４・・・出力端子（ｒ、ｕｔ）６・・・÷ＮＩ（１／Ｎ割り算回路）８・・・位相（Ｉ）入力端子０・・・・・・直角位相（Ｑ）入力端子２・・・ベース
ハンド周波数弁別器０・・・改善された本発明のＰＬＬ回路２．４４・・・
クランプ用トランジスタ４６・・・ゲート回路４７・・・電流制御４８．５０・・・電流源５２・・・本発明の実施例としてのＰＬＬ回路６０・・
・本発明の位相同期電流制御回路７６．７８．８０・・
・カレントミラー回路８６・・・抵抗ＸＲ８８，１０４・・・抵抗Ｒ８２，８４，９０，９２，９４，６４，９８゜１００．
１０６，１１６．１２０・・・トランジスタ６２・・・位相検出器１２からの入力端子６６・・・Ｖ
ＣＯ１６への出力端子６８・・・電源供給導線１０２・・・抵抗ＹＲ・・・１０８・・・端子Ｂ１１０．１１４・・弓ｔｉｌｌ　？卸うイン１１２端子
Ｃ特許出願人　モトローラ・インコーボレーテツド代理人
　弁理士　玉　蟲　久五部

Claims

【特許請求の範囲】

（１）低域通過フィルタと位相同期ループが位相同期状
態をはずれる時にはいつでも直角ビート音を発生するた
めの手段、及び交番する制御信号を発生するための回路
手段を具え、位相同期ループが位相同期状態をはずれる
時には低域通過フィルタへの高速位相同期プルアップ及
びプルダウン電流を与え、低域通過フィルタによつて発
生された制御電圧が所定の値よりも大きいか或いは小さ
くなるかのいずれかの時に、このような電流を減少させ
る回路を具備する位相又は、直角位相同期ループの改良
において、制御電流のうちの選択的な１つに応答し、所定の大きさ
の電流を回路の出力へ発生する第１の制御された電流源
、制御電流のうちの他の選択的な１つに応答し、回路の出
力から所定の大きさの電流を吸収する第２の制御された
電流源、回路の出力における電圧ポテンシャルがそれぞれ所定の
値よりも大きくなるか小さくなる時にはいつずでも前記
第１及び第２の制御された電流源をそれぞれ使用禁止に
するための使用禁止手段、を具えることを特徴とする位相同期ループ回路。
（２）前記第１の制御された電流源は、制御信号の前記
選択的な１つが印加される１つの入力と１つの出力を具
える第１のカレントミラー回路、入力を前記第１のカレ
ントミラー回路の前記出力へ結合させ、出力を、電流を
発生する回路の出力へ結合させた第２のカレントミラー
回路、コレクターエミッタ導電通路を前記第１カレント
ミラー回路の入力に並列に接続させ、第１カレントミラ
ー回路は、前記使用禁止手段からそのベースに供給され
る第１使用禁止信号に応答し、前記第１、第２カレント
ミラー回路を使用禁止にする第１トランジスタ、を具えることを特徴とする前記特許請求の範囲第１項記
載の位相同期ループ回路。
（３）前記第２の制御された電流源は、前記制御信号の
前記他の選択的な１つが印加される１つの入力を有し、
出力を回路の出力ヘ結合させる第３のカレントミラー回
路、そのコレクターエミッタ導電通路を前記第３カレントミ
ラー回路の入力に並列に結合させ、該第３カレントミラ
ー回路は前記使用禁止手段からそのベースに供給させれ
る第２使用禁止信号に応答し、前記第３カレントミラー
回路を使用禁止にする第２トランジスタ、を具える前記特許請求の範囲第２項記載の位相同期ルー
プ回路。