JPS5832357Y2 - デジタルシンセサイザ送信機の一時停止回路 - Google Patents
デジタルシンセサイザ送信機の一時停止回路Info
- Publication number
- JPS5832357Y2 JPS5832357Y2 JP1976098655U JP9865576U JPS5832357Y2 JP S5832357 Y2 JPS5832357 Y2 JP S5832357Y2 JP 1976098655 U JP1976098655 U JP 1976098655U JP 9865576 U JP9865576 U JP 9865576U JP S5832357 Y2 JPS5832357 Y2 JP S5832357Y2
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- JP
- Japan
- Prior art keywords
- circuit
- phase
- oscillation
- signal
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
- Transmitters (AREA)
Description
【考案の詳細な説明】
本考案は位相同期ループ（Ｐｈａｓｅ ＬｏｏｋｅｄＬ
ｏｏｐ 、以下ＰＬＬと略す）を用いたデジタルシンセ
サイザ送信機に使用して好適な出力信号一時停止回路の
改良に関する。
ｏｏｐ 、以下ＰＬＬと略す）を用いたデジタルシンセ
サイザ送信機に使用して好適な出力信号一時停止回路の
改良に関する。
第１図は従来の回路図である。
第１図の回路において１は位相検波回路を示し、該回路
はローパスフィルタ１５、電圧制御発振器２、プログラ
マブル分周器１６、基準信号発振器１７等と共に周知の
ＰＬＬ回路を構成している。
はローパスフィルタ１５、電圧制御発振器２、プログラ
マブル分周器１６、基準信号発振器１７等と共に周知の
ＰＬＬ回路を構成している。
位相検波回路１の出力端子１１に現られれる出力信号は
電圧制御発振器２（以下■ＣＯという）に供給され、該
信号を受けてＶＣＯ２は発振する。
電圧制御発振器２（以下■ＣＯという）に供給され、該
信号を受けてＶＣＯ２は発振する。
ＶＣＯ２の発振出力信号はプログラマブル分周器１６に
供給され、該分周器にて送信チャンネルに対応した分周
値Ｎ１で分周されて位相検波回路１の一方の入力端子１
４に供給される。
供給され、該分周器にて送信チャンネルに対応した分周
値Ｎ１で分周されて位相検波回路１の一方の入力端子１
４に供給される。
位相検波回路１の他方の入力端子１３には基準信号発振
器１７の基準信号が供給され、上記両信号の位相を比較
し、その位相差に応じた信号を出力端子１１に出力する
。
器１７の基準信号が供給され、上記両信号の位相を比較
し、その位相差に応じた信号を出力端子１１に出力する
。
また位相検波回路１の出力端子１２には第３図ａに示す
如くｌと０の電位つまりＰＬＬ回路がロック状態にある
時１の電位を出力し、アンロック状態にある時０の電位
を出力する。
如くｌと０の電位つまりＰＬＬ回路がロック状態にある
時１の電位を出力し、アンロック状態にある時０の電位
を出力する。
アンロック状態はプログラマブル分周器１６の分周値Ｎ
を任意に選択して切換えた時つまりチャンネルの切換時
基準信号発振器１７の出力信号の周波数ｆｒとプログラ
マブル分周器１６の出力信号の周波数 Ｗ・１丁とがｆｒ←、 ＠ｆｒ となって生じる。
を任意に選択して切換えた時つまりチャンネルの切換時
基準信号発振器１７の出力信号の周波数ｆｒとプログラ
マブル分周器１６の出力信号の周波数 Ｗ・１丁とがｆｒ←、 ＠ｆｒ となって生じる。
７は送信用局部発振回路、４は■ＣＯ２の出力信号と局
部発振回路７の出力信号を混合し、送信キャリア信号を
出力する周波数混合回路、５は増幅回路、６は送信キャ
リア信号出力端子である。
部発振回路７の出力信号を混合し、送信キャリア信号を
出力する周波数混合回路、５は増幅回路、６は送信キャ
リア信号出力端子である。
斯る回路構成において、ＰＬＬ回路がロック状態にあり
、検波回路１の出力端子１２に１の電位が現られれると
、該電位は信号系路を電気的に断つ作用をもつ発振回路
７（スイッチング回路）の発振トランジスタ７１のベー
スに供給され、トランジスタ７１はその電位により順バ
イアス方向に偏倚されてＯＮＬ、その発振出力は周波数
混合回路４に供給される。
、検波回路１の出力端子１２に１の電位が現られれると
、該電位は信号系路を電気的に断つ作用をもつ発振回路
７（スイッチング回路）の発振トランジスタ７１のベー
スに供給され、トランジスタ７１はその電位により順バ
イアス方向に偏倚されてＯＮＬ、その発振出力は周波数
混合回路４に供給される。
混合回路４の出力は増幅回路５を通して出力端子６に導
かれる。
かれる。
ＰＬＬ回路がアンロック状態にあり、検波回路１の出力
端子１２にＯの電位が現られれると、該電位は発振回路
７の発振トランジスタ７１のベースに供給され、トラン
ジスタ７１はその電位により逆バイアス方向に偏倚され
てＯＦＦし、周波数混合回路４を電気的に断つ。
端子１２にＯの電位が現られれると、該電位は発振回路
７の発振トランジスタ７１のベースに供給され、トラン
ジスタ７１はその電位により逆バイアス方向に偏倚され
てＯＦＦし、周波数混合回路４を電気的に断つ。
したがってこの間混合回路４の出力には送信出力が現ら
れれない。
れれない。
ここで゛検波回路１の出力端子１２の出力にはパルス雑
音が混入しているので、該雑音で発振回路７が誤動作し
ないように発振トランジスタ７１のベース段に抵抗７２
とコンデンサ７３からなる積分回路を挿入している。
音が混入しているので、該雑音で発振回路７が誤動作し
ないように発振トランジスタ７１のベース段に抵抗７２
とコンデンサ７３からなる積分回路を挿入している。
なお、７４，７５はトランジスタ７１のバイアス抵抗で
ある。
ある。
しかしながら斯様な従来の回路にあってはコンデンサ７
への充電時間とその放電時間とを同一に設定しであるた
め例えばチャンネル切換時における短時間のＰＬＬ回路
のアンロック時に発振回路７を第３図す、Ｃに示すよう
にＯＦＦすることができない。
への充電時間とその放電時間とを同一に設定しであるた
め例えばチャンネル切換時における短時間のＰＬＬ回路
のアンロック時に発振回路７を第３図す、Ｃに示すよう
にＯＦＦすることができない。
したがってチャンネル切換時に発生する雑音は検波回路
１、ＶＣＯ２，混合回路４．増幅回路５を通して出力端
子６に現られれる欠点がある。
１、ＶＣＯ２，混合回路４．増幅回路５を通して出力端
子６に現られれる欠点がある。
なお第３図において９，１０は信号８に対するトランジ
スタ７１のベース電位及びその０Ｎ−ＯＦＦを示す特性
曲線、ｌはトランジスタ７１が０ＮＯＦＦする電位レベ
ル線である。
スタ７１のベース電位及びその０Ｎ−ＯＦＦを示す特性
曲線、ｌはトランジスタ７１が０ＮＯＦＦする電位レベ
ル線である。
本考案の目的はチャンネル切換時送信出力を一時停止す
ると共にこの時位相検波回路の出力に混入するパルス雑
音をカットすることにあり、その目的を達成するため本
考案はコンデンサ７の放電時定数を短くシ、充電時定数
を長くしてチャンネル切換のような瞬時のＰＬＬ回路の
アンロック時に発振回路を確実に０ＦＦＬ得るようにし
た。
ると共にこの時位相検波回路の出力に混入するパルス雑
音をカットすることにあり、その目的を達成するため本
考案はコンデンサ７の放電時定数を短くシ、充電時定数
を長くしてチャンネル切換のような瞬時のＰＬＬ回路の
アンロック時に発振回路を確実に０ＦＦＬ得るようにし
た。
以下本考案の実施例を図面に従って説明す、る。
第２図は本考案の一実施例を示す回路図である。
第２図において第１図と同一部分には同一符号を付して
その説明を省略する。
その説明を省略する。
７６は抵抗７２に並列に接続されたダイオードを示し、
該ダイオードの陽極は抵抗７４を通してトランジスタ７
１のベースに接続され、陰極は検波回路１の出力端子１
２に接続されている。
該ダイオードの陽極は抵抗７４を通してトランジスタ７
１のベースに接続され、陰極は検波回路１の出力端子１
２に接続されている。
即ち、本考案は発振トランジスタ７１のベースと検波回
路１の出力端子１２との間に接続された積分回路の抵抗
７２に並列にダイオード７を図示の如く接続したことを
特徴とするものである。
路１の出力端子１２との間に接続された積分回路の抵抗
７２に並列にダイオード７を図示の如く接続したことを
特徴とするものである。
したがってロック時におけるコンデンサ７３の充電時定
数Ｔ１は Ｔ ＝ Ｒ７□Ｃ□ Ｒ７□ ・・・抵抗７２の抵抗値 Ｃ７，・・・コンデンサ７３の容量値 となり、そのアンロック時における放電時定数Ｔ２は Ｔ、 ＝γＣよ γ・・・ダイオード７６のＯＮ時におけ ろイビーダンス となる。
数Ｔ１は Ｔ ＝ Ｒ７□Ｃ□ Ｒ７□ ・・・抵抗７２の抵抗値 Ｃ７，・・・コンデンサ７３の容量値 となり、そのアンロック時における放電時定数Ｔ２は Ｔ、 ＝γＣよ γ・・・ダイオード７６のＯＮ時におけ ろイビーダンス となる。
本考案はこのようにアンロック時におけるコンデンサ７
２の電荷の放電をダイオード７６を通して放電させてい
るので、短時間に行なうことができる。
２の電荷の放電をダイオード７６を通して放電させてい
るので、短時間に行なうことができる。
第３図ｄ、ｅに第３図ａに示す信号に対する本考案のト
ランジスタ７１の応答特性即ちベース電位及びその０Ｎ
−ＯＦＦ状態を示す。
ランジスタ７１の応答特性即ちベース電位及びその０Ｎ
−ＯＦＦ状態を示す。
９’、 １０’がそれらの特性曲線である。
以上述べたことから分るように本考案によれば、例えば
チャンネル切換時のような短時間のアンロックになった
場合トランジスタ７１（出力停止回路）が応答するので
ＰＬＬ回路がロックする迄の時間出力を停止することが
でき、チャンネル切換雑音等の指定周波数外の不正電波
の発射をカットすることができる。
チャンネル切換時のような短時間のアンロックになった
場合トランジスタ７１（出力停止回路）が応答するので
ＰＬＬ回路がロックする迄の時間出力を停止することが
でき、チャンネル切換雑音等の指定周波数外の不正電波
の発射をカットすることができる。
第１図は従来例を示す回路図、第２図は本考案の実施例
を示す回路図、第３図は本考案の説明に供する特性図で
ある。 １・・・・・・位相検波回路、２・・・・・・電圧制御
発振回路、４・・・・・・周波数混合回路、５・・・・
・・増幅回路、６・・・・・・出力端子、７・・・・・
・発振回路、７１・・・・・・トランジスタ、７２，７
４゜７５・・・・・・抵抗、７３・・・・・・コンテ゛
ンサ、７６・・・・・・ダイオード。
を示す回路図、第３図は本考案の説明に供する特性図で
ある。 １・・・・・・位相検波回路、２・・・・・・電圧制御
発振回路、４・・・・・・周波数混合回路、５・・・・
・・増幅回路、６・・・・・・出力端子、７・・・・・
・発振回路、７１・・・・・・トランジスタ、７２，７
４゜７５・・・・・・抵抗、７３・・・・・・コンテ゛
ンサ、７６・・・・・・ダイオード。
Claims (1)
- 電圧制御発振回路と該発振回路の出力信号をチャンネル
に応じて分周するプログラマブル分周器と基準信号発振
器と上記分周器、基準信号発振器の出力信号の位相差を
検出し、この位相差に応じた信号を上記電圧制御発振回
路に供給すると共に、上記２つの出力信号がロック状態
にある時第１のレベル電位を出力し、アンロック状態に
ある時第２のレベル電位を出力する位相検波回路を含む
位相同期ループ回路と、発振回路と、上記電圧制御発振
回路の出力信号と上記発振回路の出力信号を混合し、送
信信号を出力する混合回路を具え、上記発振回路は上記
位相検波回路に結合され、上記位相同期ループ回路のロ
ック時上記第１のレベル電位によりＯＮし、アンロック
時上記第２のレベル電位によりＯＦＦするスイッチング
回路と、このスイッチング回路のＯＮ、ＯＦＦの時定数
を決定する充放電回路（積分回路）と、上記スイッチン
グ回路がＯＮした時発振し、この発振出力信号を上記混
合回路に導き、上記スイッチング回路がＯＦＦした時上
記混合回、路を含む信号系的を電気的に遮断する第１の
回路と、上記位相検波回路と上記スイッチング回路間に
設けられた上記位相同期ループ回路のアンロック時にお
ける上記充放電回路の放電時定数を短くシ、充電時定数
を長くシ、上記スイッチング回路を短時間にＯＦＦする
第２の回路とからなることを特徴とするデジタルシンセ
サイザ送信機の一時停止回路１、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976098655U JPS5832357Y2 (ja) | 1976-07-26 | 1976-07-26 | デジタルシンセサイザ送信機の一時停止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976098655U JPS5832357Y2 (ja) | 1976-07-26 | 1976-07-26 | デジタルシンセサイザ送信機の一時停止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5318945U JPS5318945U (ja) | 1978-02-17 |
| JPS5832357Y2 true JPS5832357Y2 (ja) | 1983-07-18 |
Family
ID=28708981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1976098655U Expired JPS5832357Y2 (ja) | 1976-07-26 | 1976-07-26 | デジタルシンセサイザ送信機の一時停止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832357Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822601A (ja) * | 1981-07-23 | 1983-02-10 | Matsushita Electric Ind Co Ltd | リ−ド面加工装置 |
| JPS5836004U (ja) * | 1981-09-02 | 1983-03-09 | 株式会社ツガミ | Ｎｃ旋盤における刃物台装置 |
-
1976
- 1976-07-26 JP JP1976098655U patent/JPS5832357Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5318945U (ja) | 1978-02-17 |
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