JP2508180Y2 - 直接変調ｐｌｌ回路 - Google Patents
直接変調ｐｌｌ回路Info
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- JP2508180Y2 JP2508180Y2 JP1988124102U JP12410288U JP2508180Y2 JP 2508180 Y2 JP2508180 Y2 JP 2508180Y2 JP 1988124102 U JP1988124102 U JP 1988124102U JP 12410288 U JP12410288 U JP 12410288U JP 2508180 Y2 JP2508180 Y2 JP 2508180Y2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
- H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は、例えば、無線電話の送信部に用いて好適
な直接変調PLL回路に関する。
な直接変調PLL回路に関する。
「従来の技術」 移動体通信に用いられる送信回路においては、搬送波
を発生する回路にPLL（フェイズロックドループ）を用
いた周波数シンセサイザが用いられることが多い。ま
た、変調は、PLLの基準周波数信号発振器の出力信号に
周波数変調をかけるという方式が一般的であったが、近
年では、PLLに周波数変調をかける直接変調方式が主流
になりつつある。これは、設計が容易なことと、コスト
ダウンが図れることによる。
を発生する回路にPLL（フェイズロックドループ）を用
いた周波数シンセサイザが用いられることが多い。ま
た、変調は、PLLの基準周波数信号発振器の出力信号に
周波数変調をかけるという方式が一般的であったが、近
年では、PLLに周波数変調をかける直接変調方式が主流
になりつつある。これは、設計が容易なことと、コスト
ダウンが図れることによる。
ここで、第５図は、この種の周波数シンセサイザの構
成を示すブロック図である。この図において、１はPLL
用IC（例えば、富士通製MB87001A）であり、可変分周器
および位相比較器等から構成されている。このPLL用IC1
の可変分周器には分周比を設定するデータDATAが供給さ
れ、また、位相比較器の各入力端には上記可変分周器の
出力信号（周波数fp）と発振回路２の発振出力（基準周
波数fr）が供給されるようになっている。そして、PLL
用ICはfp＝frのときは、出力端Tankをハイ・インピーダ
ンス、出力端Sinkを“L"レベルにし、fr＞fpのときは出
力端Tank、Sinkの双方を“L"レベルにし、fr＜fpのとき
は出力端Tankをハイ・インピーダンス、出力端Sinkを
“H"レベルにする。次に、３はチャージポンプアンプ部
であり、ローパスフィルタ４内のコンデンサの充放電時
間を速め、PLLのロックアップ時間を速めるための回路
である。このチャージポンプアンプ部３は、トランジス
タQ1,Q2、そのエミッタ抵抗R1,R2およびベース・エミッ
タ間に介挿される抵抗R3,R4から構成されている。そし
て、トランジスタQ1,Q2の各ベースが抵抗R5、R6を介し
て出力端Tank、Sinkに各々接続され、トランジスタQ1,Q
2の共通コレクタがローパスフィルタ４の入力端に接続
されている。ローパスフィルタ４は、入出力端間に直列
に介挿された抵抗R7、R8と、出力端と接地との間に介挿
されたコンデンサC2と、抵抗R7、R8の接続点と接地との
間に直列にして介挿された抵抗R9およびコンデンサC1と
から構成されている。５は電圧制御発振器であり、ロー
パスフィルタ４の出力電圧が周波数制御端子に供給され
ている。また、電圧制御発振器５は、変調信号MODによ
って出力信号が変調されるように構成されている。この
電圧制御発振器５の出力信号はプリスケーラ６によって
分周された後、PLL用IC1の可変分周回路の入力端に供給
されるようになっている。
成を示すブロック図である。この図において、１はPLL
用IC（例えば、富士通製MB87001A）であり、可変分周器
および位相比較器等から構成されている。このPLL用IC1
の可変分周器には分周比を設定するデータDATAが供給さ
れ、また、位相比較器の各入力端には上記可変分周器の
出力信号（周波数fp）と発振回路２の発振出力（基準周
波数fr）が供給されるようになっている。そして、PLL
用ICはfp＝frのときは、出力端Tankをハイ・インピーダ
ンス、出力端Sinkを“L"レベルにし、fr＞fpのときは出
力端Tank、Sinkの双方を“L"レベルにし、fr＜fpのとき
は出力端Tankをハイ・インピーダンス、出力端Sinkを
“H"レベルにする。次に、３はチャージポンプアンプ部
であり、ローパスフィルタ４内のコンデンサの充放電時
間を速め、PLLのロックアップ時間を速めるための回路
である。このチャージポンプアンプ部３は、トランジス
タQ1,Q2、そのエミッタ抵抗R1,R2およびベース・エミッ
タ間に介挿される抵抗R3,R4から構成されている。そし
て、トランジスタQ1,Q2の各ベースが抵抗R5、R6を介し
て出力端Tank、Sinkに各々接続され、トランジスタQ1,Q
2の共通コレクタがローパスフィルタ４の入力端に接続
されている。ローパスフィルタ４は、入出力端間に直列
に介挿された抵抗R7、R8と、出力端と接地との間に介挿
されたコンデンサC2と、抵抗R7、R8の接続点と接地との
間に直列にして介挿された抵抗R9およびコンデンサC1と
から構成されている。５は電圧制御発振器であり、ロー
パスフィルタ４の出力電圧が周波数制御端子に供給され
ている。また、電圧制御発振器５は、変調信号MODによ
って出力信号が変調されるように構成されている。この
電圧制御発振器５の出力信号はプリスケーラ６によって
分周された後、PLL用IC1の可変分周回路の入力端に供給
されるようになっている。
この図に示す回路は、fr＞fpのときはPLL用IC1の出力
端Tank、Sinkの双方が“L"レベルになるから、トランジ
スタQ1がオン、トランジスタQ2がオフになり、これによ
りコンデンサC1,C2が充電される。この結果、ローパス
フィルタ４の出力電圧が上昇していき電圧制御発振器５
の出力周波数が上昇し、周波数fpが上昇してfrに近付い
ていく。また、fr＜fpのときは出力端Tankがハイ・イン
ピーダンス、出力端Sinkが“H"レベルになるので、トラ
ンジスタQ1がオフ、トランジスタQ2がオンになり、コン
デンサC1,C2が放電される。これにより、ローパスフィ
ルタ４の出力電圧が下降し、電圧制御発振器５の出力周
波数が下降して周波数fpがfrに近付いていく。そして、
fp＝frのときは、PLL用IC1の出力端Tankがハイ・インピ
ーダンス、出力端Sinkが“L"レベルになるから、トラン
ジスタQ1,Q2が共にオフになる。この結果コンデンサC1,
C2は充放電されず、ローパスフィルタ４の出力電圧は変
化しない。したがって、電圧制御発振器５の出力周波数
は変化せず、fp＝frのの状態が維持される。
端Tank、Sinkの双方が“L"レベルになるから、トランジ
スタQ1がオン、トランジスタQ2がオフになり、これによ
りコンデンサC1,C2が充電される。この結果、ローパス
フィルタ４の出力電圧が上昇していき電圧制御発振器５
の出力周波数が上昇し、周波数fpが上昇してfrに近付い
ていく。また、fr＜fpのときは出力端Tankがハイ・イン
ピーダンス、出力端Sinkが“H"レベルになるので、トラ
ンジスタQ1がオフ、トランジスタQ2がオンになり、コン
デンサC1,C2が放電される。これにより、ローパスフィ
ルタ４の出力電圧が下降し、電圧制御発振器５の出力周
波数が下降して周波数fpがfrに近付いていく。そして、
fp＝frのときは、PLL用IC1の出力端Tankがハイ・インピ
ーダンス、出力端Sinkが“L"レベルになるから、トラン
ジスタQ1,Q2が共にオフになる。この結果コンデンサC1,
C2は充放電されず、ローパスフィルタ４の出力電圧は変
化しない。したがって、電圧制御発振器５の出力周波数
は変化せず、fp＝frのの状態が維持される。
以上のようにして、PLLの応答領域にあっては、常にf
p＝frになるように回路が動作する。
p＝frになるように回路が動作する。
「考案が解決しようとする課題」 上述の説明から判るように、PLLの応答領域において
は、fp＝frとなるように回路が動作するので、変調がか
かる変調信号MODの周波数領域は、PLLの応答領域以外の
部分である。ここで、第６図は、変調のかかり具合を示
す位相誤差応答特性図であり、この図に示すfoは、PLL
の応答上限周波数（一般に300〜600Hz）である。そし
て、第６図から判るように、良好に変調がされるのは、
自己共振周波数foの付近より高い周波数領域（斜線矢印
で示した領域）であり、これより低い周波数領域におい
ては、周波数変調による周波数変動にPLLが追いつき、
周波数推移を抑制してしまうため、良好に変調されな
い。この場合、PLLの応答上限周波数foは、300〜600Hz
であり、変調信号MODの周波数領域は、無線電話等の音
声信号である場合には、いわゆるオーディオ領域であ
り、300Hz〜3KHzである。したがって、変調信号MODの周
波数成分の低い部分においては、平坦な変調特性が得ら
れず、音声等が正確に伝達されないという問題があっ
た。ところで、PLL用IC内にある位相比較器の特性は、
第７図に実線で示す特性が理想的であるが、実際には半
導体製造上のバラツキにより、同図に破線で示す特性と
なる。すなわち、ロックすべき周波数ｆの付近において
不感帯ができてしまう。この結果、電源リップルのよう
な周波数成分の低い外乱に対しては応答しないという欠
点があった。そこで、近年では第８図に示すような特性
の設計を行うことにより、不感帯を無くし外乱ノイズに
対する応答を高めている。しかしながら、位相比較器の
不感帯が無くなると、PLLの応答上限周波数foが高くな
り、オーディオ周波数帯における変調特性は、さらに高
域まで悪化する。
は、fp＝frとなるように回路が動作するので、変調がか
かる変調信号MODの周波数領域は、PLLの応答領域以外の
部分である。ここで、第６図は、変調のかかり具合を示
す位相誤差応答特性図であり、この図に示すfoは、PLL
の応答上限周波数（一般に300〜600Hz）である。そし
て、第６図から判るように、良好に変調がされるのは、
自己共振周波数foの付近より高い周波数領域（斜線矢印
で示した領域）であり、これより低い周波数領域におい
ては、周波数変調による周波数変動にPLLが追いつき、
周波数推移を抑制してしまうため、良好に変調されな
い。この場合、PLLの応答上限周波数foは、300〜600Hz
であり、変調信号MODの周波数領域は、無線電話等の音
声信号である場合には、いわゆるオーディオ領域であ
り、300Hz〜3KHzである。したがって、変調信号MODの周
波数成分の低い部分においては、平坦な変調特性が得ら
れず、音声等が正確に伝達されないという問題があっ
た。ところで、PLL用IC内にある位相比較器の特性は、
第７図に実線で示す特性が理想的であるが、実際には半
導体製造上のバラツキにより、同図に破線で示す特性と
なる。すなわち、ロックすべき周波数ｆの付近において
不感帯ができてしまう。この結果、電源リップルのよう
な周波数成分の低い外乱に対しては応答しないという欠
点があった。そこで、近年では第８図に示すような特性
の設計を行うことにより、不感帯を無くし外乱ノイズに
対する応答を高めている。しかしながら、位相比較器の
不感帯が無くなると、PLLの応答上限周波数foが高くな
り、オーディオ周波数帯における変調特性は、さらに高
域まで悪化する。
この考案は、上述した事情に鑑みてなされたもので、
オーディオ周波数帯における変調特性を平坦にし得る直
接変調PLL回路を提供することを目的としている。
オーディオ周波数帯における変調特性を平坦にし得る直
接変調PLL回路を提供することを目的としている。
「課題を解決するための手段」 この考案による直接変調PLL回路は、上記課題を解決
するために、ローパスフィルタの出力電圧によって発振
周波数が制御されるとともに変調信号によって変調がか
けられる電圧制御発振器と、この電圧制御発振器の出力
信号または分周出力信号が供給される可変分周器と、こ
の可変分周器の出力周波数fpと基準周波数frとを比較
し、この比較結果に応じた３つの状態を示す信号を出力
する位相比較回路と、fp＜frのときの前記位相比較回路
の出力信号によりオン状態となり前記ローパスフィルタ
内のコンデンサを充電する第１のトランジスタと、fp＞
frのときの前記位相比較回路の出力信号によりオン状態
となり前記コンデンサの放電経路となる第２のトランジ
スタと、前記第１のトランジスタの入力端に介装された
積分回路とを具備している。
するために、ローパスフィルタの出力電圧によって発振
周波数が制御されるとともに変調信号によって変調がか
けられる電圧制御発振器と、この電圧制御発振器の出力
信号または分周出力信号が供給される可変分周器と、こ
の可変分周器の出力周波数fpと基準周波数frとを比較
し、この比較結果に応じた３つの状態を示す信号を出力
する位相比較回路と、fp＜frのときの前記位相比較回路
の出力信号によりオン状態となり前記ローパスフィルタ
内のコンデンサを充電する第１のトランジスタと、fp＞
frのときの前記位相比較回路の出力信号によりオン状態
となり前記コンデンサの放電経路となる第２のトランジ
スタと、前記第１のトランジスタの入力端に介装された
積分回路とを具備している。
「作用」 前記積分回路が介装されているため、充電時のローパ
スフィルタの時定数が大きくなり、PLLの応答上限周波
数が実質上低くなる。
スフィルタの時定数が大きくなり、PLLの応答上限周波
数が実質上低くなる。
「実施例」 以下、図面を参照してこの考案の実施例について説明
する。
する。
第１図は、この考案の一実施例の要部の構成を示す回
路図である。
路図である。
この実施例が前述の第５図に示す従来の回路と異なる
点は、トランジスタQ1のエミッタ−ベース間にコンデン
サＣが介挿されている点である。
点は、トランジスタQ1のエミッタ−ベース間にコンデン
サＣが介挿されている点である。
このようにコンデンサＣが介挿された場合の回路動作
を以下に説明する。
を以下に説明する。
まず、fp＜frになると、PLL・IC1の端子Tankが“L"レ
ベルになる。この結果、抵抗R1、コンデンサＣおよび抵
抗R5を介して電流が流れる。この瞬間においては、コン
デンサＣが導通状態になるため、トランジスタQ1のエミ
ッタとベースが同電位になる。これにより、トランジス
タQ1はオンせず、ローパスフィルタ４内のコンデンサC
1,C2は充電されない。したがって、PLLとしての追従動
作は、この時点においては行われない。次に、コンデン
サＣが徐々に充電されていくにつれ、トランジスタQ1の
エミッタ−ベース間に電位差が生じ、トランジスタQ1が
オン状態に変わる。この結果、ローパスフィルタ４内の
コンデンサC1,C2が充電され、ローパスフィルタ４の出
力電圧が上昇する。そして、電圧制御発振器５の出力周
波数が上昇し、PLLがロックしてfp＝frになる。ここ
で、第９図を参照し、本実施例においてコンデンサＣを
設けたことによる作用について詳述する。本実施例にお
いては、コンデンサＣを付加することにより、コンデン
サＣおよび抵抗R5からなる積分回路を構成している。か
かる積分回路を介在させた結果、第９図に示すように、
出力端Tankから出力されるパルス（以下、便宜上、位相
誤差パルスという）のパルス幅が小さい場合にはトラン
ジスタQ1のベース電圧が十分に下がるに至らず、従っ
て、トランジスタQ1はオンにならず、LPF4に充電電流は
与えられない。これに対し、位相誤差パルスのパルス幅
が十分に大きい場合にはトランジスタQ1は位相誤差パル
スの立ち下がりより遅れてオンになり、位相誤差パルス
の立ち上がりより遅れてオフになる。すなわち、トラン
ジスタQ1のオン継続時間は、平均的に位相誤差パルスの
幅よりも狭くなり、これによりトランジスタQ1の等価内
部抵抗が実効的に大きくなる。そして、トランジスタQ1
の等価内部抵抗はLPF4の直列抵抗R7に直列接続されてい
るため、トランジスタQ1の等価内部抵抗が大きくなるこ
とによってLPF4の時定数が大きくなる。以上のように、
積分回路を介在させたことにより、充電時のLPF4の時定
数が大きくされる。従って、PLLの応答上限周波数が低
くなり、より低い周波数の変調信号による周波数変調が
可能になる。積分回路の時定数を適当に選べば、応答上
限周波数fo付近以上の周波数においては、PLLが不感と
なり、PLLが追従し得る周波数領域は、応答上限周波数f
oより低い周波数領域となる。すなわち、コンデンサＣ
を設けたことにより、応答上限周波数foを実質上低下さ
せたことになり、変調によってfp＞frとなった場合で
も、fo付近においてはPLLは応答しない。
ベルになる。この結果、抵抗R1、コンデンサＣおよび抵
抗R5を介して電流が流れる。この瞬間においては、コン
デンサＣが導通状態になるため、トランジスタQ1のエミ
ッタとベースが同電位になる。これにより、トランジス
タQ1はオンせず、ローパスフィルタ４内のコンデンサC
1,C2は充電されない。したがって、PLLとしての追従動
作は、この時点においては行われない。次に、コンデン
サＣが徐々に充電されていくにつれ、トランジスタQ1の
エミッタ−ベース間に電位差が生じ、トランジスタQ1が
オン状態に変わる。この結果、ローパスフィルタ４内の
コンデンサC1,C2が充電され、ローパスフィルタ４の出
力電圧が上昇する。そして、電圧制御発振器５の出力周
波数が上昇し、PLLがロックしてfp＝frになる。ここ
で、第９図を参照し、本実施例においてコンデンサＣを
設けたことによる作用について詳述する。本実施例にお
いては、コンデンサＣを付加することにより、コンデン
サＣおよび抵抗R5からなる積分回路を構成している。か
かる積分回路を介在させた結果、第９図に示すように、
出力端Tankから出力されるパルス（以下、便宜上、位相
誤差パルスという）のパルス幅が小さい場合にはトラン
ジスタQ1のベース電圧が十分に下がるに至らず、従っ
て、トランジスタQ1はオンにならず、LPF4に充電電流は
与えられない。これに対し、位相誤差パルスのパルス幅
が十分に大きい場合にはトランジスタQ1は位相誤差パル
スの立ち下がりより遅れてオンになり、位相誤差パルス
の立ち上がりより遅れてオフになる。すなわち、トラン
ジスタQ1のオン継続時間は、平均的に位相誤差パルスの
幅よりも狭くなり、これによりトランジスタQ1の等価内
部抵抗が実効的に大きくなる。そして、トランジスタQ1
の等価内部抵抗はLPF4の直列抵抗R7に直列接続されてい
るため、トランジスタQ1の等価内部抵抗が大きくなるこ
とによってLPF4の時定数が大きくなる。以上のように、
積分回路を介在させたことにより、充電時のLPF4の時定
数が大きくされる。従って、PLLの応答上限周波数が低
くなり、より低い周波数の変調信号による周波数変調が
可能になる。積分回路の時定数を適当に選べば、応答上
限周波数fo付近以上の周波数においては、PLLが不感と
なり、PLLが追従し得る周波数領域は、応答上限周波数f
oより低い周波数領域となる。すなわち、コンデンサＣ
を設けたことにより、応答上限周波数foを実質上低下さ
せたことになり、変調によってfp＞frとなった場合で
も、fo付近においてはPLLは応答しない。
ここで、第２図にこの実施例における位相誤差応答特
性を示す。図に示す曲線ａがコンデンサＣを設けたこの
実施例の特性であり、曲線ｂがコンデンサＣを設けない
場合の特性である。このように、コンデンサＣを設けな
い場合は、変調信号周波数帯（300Hz〜3kHz）において
特性曲線に大きなうねりがあるが、コンデンサＣを設け
た場合は変調信号周波数帯において平坦な特性となって
いる。
性を示す。図に示す曲線ａがコンデンサＣを設けたこの
実施例の特性であり、曲線ｂがコンデンサＣを設けない
場合の特性である。このように、コンデンサＣを設けな
い場合は、変調信号周波数帯（300Hz〜3kHz）において
特性曲線に大きなうねりがあるが、コンデンサＣを設け
た場合は変調信号周波数帯において平坦な特性となって
いる。
第３図および第４図は、各々上記実施例の変形例の構
成を示す回路図である。第３図に示す回路は、コンデン
サＣがトランジスタQ1のベースと電源端子との間に介挿
されており、第４図に示す回路はコンデンサＣがトラン
ジスタQ1のベースと接地との間に介挿されている。そし
て、第３図に示す回路においては、PLL用IC1の出力端Ta
nkが“L"レベルになった直後は、コンデンサＣが導通状
態になってトランジスタQ1のベースが電源電位となる。
したがって、トランジスタQ1のターンオンが微少時間遅
れる。また、第４図に示す回路においては、出力端Tank
が“L"レベルになる以前においてはコンデンサＣの充電
が完了しており、出力端Tankが“L"レベルになた直後に
おいては、コンデンサＣの放電が開始されるが未だトラ
ンジスタQ1のベースは電源電位付近にあるため、トラン
ジスタQ1のターンオンが微少時間遅れる。
成を示す回路図である。第３図に示す回路は、コンデン
サＣがトランジスタQ1のベースと電源端子との間に介挿
されており、第４図に示す回路はコンデンサＣがトラン
ジスタQ1のベースと接地との間に介挿されている。そし
て、第３図に示す回路においては、PLL用IC1の出力端Ta
nkが“L"レベルになった直後は、コンデンサＣが導通状
態になってトランジスタQ1のベースが電源電位となる。
したがって、トランジスタQ1のターンオンが微少時間遅
れる。また、第４図に示す回路においては、出力端Tank
が“L"レベルになる以前においてはコンデンサＣの充電
が完了しており、出力端Tankが“L"レベルになた直後に
おいては、コンデンサＣの放電が開始されるが未だトラ
ンジスタQ1のベースは電源電位付近にあるため、トラン
ジスタQ1のターンオンが微少時間遅れる。
このように、いずれの回路においても、トランジスタ
Q1のターンオンが遅れ、前述の実施例と同様の効果を奏
することができる。
Q1のターンオンが遅れ、前述の実施例と同様の効果を奏
することができる。
なお、上記各実施例におけるPLLのロックアップ時間
の遅れは微少であり、例えば、ローパスフィルタ４の時
定数を大きくして応答上限周波数を低下させた場合と較
べるとロックアップ時間の遅れは殆どないということが
できる。すなわち、この実施例においては、ロックアッ
プ時間を殆ど変化させずに、応答上限周波数foを低下さ
せるという利点を有している。
の遅れは微少であり、例えば、ローパスフィルタ４の時
定数を大きくして応答上限周波数を低下させた場合と較
べるとロックアップ時間の遅れは殆どないということが
できる。すなわち、この実施例においては、ロックアッ
プ時間を殆ど変化させずに、応答上限周波数foを低下さ
せるという利点を有している。
「考案の効果」 以上説明したように、この考案によれば、PLLの応答
上限周波数を低くすることができ、変調信号領域におけ
る変調特性を平坦にすることができる。
上限周波数を低くすることができ、変調信号領域におけ
る変調特性を平坦にすることができる。
第１図はこの考案の一実施例の構成を示す回路図、第２
図は同実施例の変調特性を示す特性図、第３図および第
４図は各々同実施例の変形例を示す回路図、第５図は従
来の直接変調PLL回路の構成を示す回路図、第６図は従
来回路の位相誤差応答特性を示す特性図、第７図および
第８図は位相比較回路の特性を示す特性図、第９図は上
記実施例においてコンデンサＣを介在させたことによる
作用を説明する図である。 １……PLL用IC（可変分周器、位相比較器）、２……発
振回路、３……チャージポンプアンプ部、４……ローパ
スフィルタ、５……電圧制御発振器、Ｃ……コンデン
サ、R5……抵抗（以上、ＣおよびR5により積分回路を構
成）。
図は同実施例の変調特性を示す特性図、第３図および第
４図は各々同実施例の変形例を示す回路図、第５図は従
来の直接変調PLL回路の構成を示す回路図、第６図は従
来回路の位相誤差応答特性を示す特性図、第７図および
第８図は位相比較回路の特性を示す特性図、第９図は上
記実施例においてコンデンサＣを介在させたことによる
作用を説明する図である。 １……PLL用IC（可変分周器、位相比較器）、２……発
振回路、３……チャージポンプアンプ部、４……ローパ
スフィルタ、５……電圧制御発振器、Ｃ……コンデン
サ、R5……抵抗（以上、ＣおよびR5により積分回路を構
成）。
Claims (2)
- 【請求項１】ローパスフィルタの出力電圧によって発振
周波数が制御されるとともに変調信号によって変調がか
けられる電圧制御発振器と、この電圧制御発振器の出力
信号または分周出力信号が供給される可変分周器と、こ
の可変分周器の出力周波数fpと基準周波数frとを比較
し、この比較結果に応じた３つの状態を示す信号を出力
する位相比較回路と、fp＜frのときの前記位相比較回路
の出力信号によりオン状態となり前記ローパスフィルタ
内のコンデンサを充電する第１のトランジスタと、fp＞
frのときの前記位相比較回路の出力信号によりオン状態
となり前記コンデンサの放電経路となる第２のトランジ
スタと、前記第１のトランジスタの入力端に介装された
積分回路とを具備することを特徴とする直接変調PLL回
路。 - 【請求項２】fp＜frのときに前記位相比較回路から出力
される信号は、前記第１のトランジスタのベースに供給
されるターンオン信号であり、前記積分回路は、一端が
前記第１のトランジスタのベースに接続され、他端が前
記第１のトランジスタのエミッタまたは電源端または接
地端に接続されたコンデンサと、前記位相比較回路の出
力端と前記第１のトランジスタのベースとを接続する抵
抗とを備えたことを特徴とする請求項１記載の直接変調
PLL回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988124102U JP2508180Y2 (ja) | 1988-09-22 | 1988-09-22 | 直接変調ｐｌｌ回路 |
| US07/410,371 US4952888A (en) | 1988-09-22 | 1989-09-20 | Phase locked loop for direct modulation |
| DE3931513A DE3931513A1 (de) | 1988-09-22 | 1989-09-21 | Phasenregelschleife fuer die direktmodulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988124102U JP2508180Y2 (ja) | 1988-09-22 | 1988-09-22 | 直接変調ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0246417U JPH0246417U (ja) | 1990-03-29 |
| JP2508180Y2 true JP2508180Y2 (ja) | 1996-08-21 |
Family
ID=14876976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988124102U Expired - Lifetime JP2508180Y2 (ja) | 1988-09-22 | 1988-09-22 | 直接変調ｐｌｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4952888A (ja) |
| JP (1) | JP2508180Y2 (ja) |
| DE (1) | DE3931513A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2788797B2 (ja) * | 1991-06-13 | 1998-08-20 | 日本電気株式会社 | 位相同期ループ回路 |
| US5221911A (en) * | 1991-06-21 | 1993-06-22 | U.S. Philips Corporation | Receiver having pll frequency synthesizer with rc loop filter |
| US5266907A (en) * | 1991-06-25 | 1993-11-30 | Timeback Fll | Continuously tuneable frequency steerable frequency synthesizer having frequency lock for precision synthesis |
| US6975686B1 (en) | 2000-10-31 | 2005-12-13 | Telefonaktiebolaget L.M. Ericsson | IQ modulation systems and methods that use separate phase and amplitude signal paths |
| US6833767B1 (en) | 2003-03-28 | 2004-12-21 | National Semiconductor Corporation | Frequency synthesizer using digital pre-distortion and method |
| US7158443B2 (en) * | 2005-06-01 | 2007-01-02 | Micron Technology, Inc. | Delay-lock loop and method adapting itself to operate over a wide frequency range |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3714463A (en) * | 1971-01-04 | 1973-01-30 | Motorola Inc | Digital frequency and/or phase detector charge pump |
| US3986125A (en) * | 1975-10-31 | 1976-10-12 | Sperry Univac Corporation | Phase detector having a 360 linear range for periodic and aperiodic input pulse streams |
| US4322643A (en) * | 1980-04-28 | 1982-03-30 | Rca Corporation | Digital phase comparator with improved sensitivity for small phase differences |
| JPS5872715U (ja) * | 1981-11-06 | 1983-05-17 | 株式会社日立製作所 | 位相同期回路 |
| US4500857A (en) * | 1983-02-24 | 1985-02-19 | The United States Of America As Represented By The Secretary Of The Army | Frequency modulated phase locked loop |
| US4745372A (en) * | 1985-10-17 | 1988-05-17 | Matsushita Electric Industrial Co., Ltd. | Phase-locked-loop circuit having a charge pump |
| DE3632712A1 (de) * | 1986-09-26 | 1988-03-31 | Merk Gmbh Telefonbau Fried | Schaltungsanordnung zum steuern der regelspannung fuer einen als spannungsgesteuerter oszillator ausgefuehrten taktgeber |
-
1988
- 1988-09-22 JP JP1988124102U patent/JP2508180Y2/ja not_active Expired - Lifetime
-
1989
- 1989-09-20 US US07/410,371 patent/US4952888A/en not_active Expired - Fee Related
- 1989-09-21 DE DE3931513A patent/DE3931513A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4952888A (en) | 1990-08-28 |
| JPH0246417U (ja) | 1990-03-29 |
| DE3931513A1 (de) | 1990-04-05 |
| DE3931513C2 (ja) | 1991-08-22 |
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