JPH06167517A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH06167517A JPH06167517A JP4339508A JP33950892A JPH06167517A JP H06167517 A JPH06167517 A JP H06167517A JP 4339508 A JP4339508 A JP 4339508A JP 33950892 A JP33950892 A JP 33950892A JP H06167517 A JPH06167517 A JP H06167517A
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- 238000007493 shaping process Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、検波されたデータ信号をビットエ
ラーを発生することなく波形整形して、伝送されるデー
タ信号を正しく復調することのできるコンパレータ回路
を提供することにある。 【構成】 データ信号ＶINと比較されるコンパレータの
基準電圧ＶREが、データ信号ＶINの積分出力とコンパレ
ータ１の出力を反転したインバータ２の積分出力を加算
することにより得られる。 【効果】 コンパレータ１の基準電圧ＶREを、データ信
号ＶINの直流電圧レベルＬ１の変動にかかわらず、デー
タ信号ＶINのハイレベルとローレベルの中央に常に位置
させることができる。
ラーを発生することなく波形整形して、伝送されるデー
タ信号を正しく復調することのできるコンパレータ回路
を提供することにある。 【構成】 データ信号ＶINと比較されるコンパレータの
基準電圧ＶREが、データ信号ＶINの積分出力とコンパレ
ータ１の出力を反転したインバータ２の積分出力を加算
することにより得られる。 【効果】 コンパレータ１の基準電圧ＶREを、データ信
号ＶINの直流電圧レベルＬ１の変動にかかわらず、デー
タ信号ＶINのハイレベルとローレベルの中央に常に位置
させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、データ通信において無
線によって送信機から送られるデータ信号を復調する場
合に、受信機で検波されたデータ信号の波形を整形して
復調するために主に用いられるコンパレータ回路に関す
る。
線によって送信機から送られるデータ信号を復調する場
合に、受信機で検波されたデータ信号の波形を整形して
復調するために主に用いられるコンパレータ回路に関す
る。
【０００２】
【従来の技術】ＰＬＬ回路の電圧制御発振器を用いて直
接変調する方式の無線送信機によりデータ信号を伝送す
る場合、送信機の変調器の周波数特性およびＰＬＬ回路
のループフィルタの特性により、受信機で検波されたデ
ータ信号は基準となる直流電圧レベルが変動する場合が
ある。
接変調する方式の無線送信機によりデータ信号を伝送す
る場合、送信機の変調器の周波数特性およびＰＬＬ回路
のループフィルタの特性により、受信機で検波されたデ
ータ信号は基準となる直流電圧レベルが変動する場合が
ある。
【０００３】また、弱電界域においては、検波されたデ
ータ信号にノイズが含まれる。従来、このようなデータ
信号は、コンパレータ回路を用いて波形を整形して復調
することにより受信機の出力として用いられたが、受信
機から出力されるデータ信号はしばしばエラーを発生し
た。
ータ信号にノイズが含まれる。従来、このようなデータ
信号は、コンパレータ回路を用いて波形を整形して復調
することにより受信機の出力として用いられたが、受信
機から出力されるデータ信号はしばしばエラーを発生し
た。
【０００４】図７は伝送されるデータ信号の変調波を受
信機で検波して得られる直流電圧レベルの変動するデー
タ信号の電圧波形、つまり検波出力の波形を示す図であ
るが、検波されたデータ信号ＶINは基準となる直流電圧
レベルＬ１が変動している。このようなデータ信号ＶIN
が、さらに波形を整形して復調するためにコンパレータ
回路に加えられる。なお、図７を含めて以下の電圧波形
を示す図において、横軸は時間軸、縦軸は電圧レベルを
表してある。
信機で検波して得られる直流電圧レベルの変動するデー
タ信号の電圧波形、つまり検波出力の波形を示す図であ
るが、検波されたデータ信号ＶINは基準となる直流電圧
レベルＬ１が変動している。このようなデータ信号ＶIN
が、さらに波形を整形して復調するためにコンパレータ
回路に加えられる。なお、図７を含めて以下の電圧波形
を示す図において、横軸は時間軸、縦軸は電圧レベルを
表してある。
【０００５】図８は従来のコンパレータ回路を示す回路
図であるが、端子２０に加えられる電源電圧ＶCCを抵抗
Ｒ２０と抵抗Ｒ２１で分圧して得られる基準電圧ＶRE1
と、端子２１に加えられる検波されたデータ信号ＶINが
コンパレータ２３で比較され、データ信号ＶINが基準電
圧ＶRE1 を越えた時にコンパレータ２３はハイレベルの
出力を生ずる。
図であるが、端子２０に加えられる電源電圧ＶCCを抵抗
Ｒ２０と抵抗Ｒ２１で分圧して得られる基準電圧ＶRE1
と、端子２１に加えられる検波されたデータ信号ＶINが
コンパレータ２３で比較され、データ信号ＶINが基準電
圧ＶRE1 を越えた時にコンパレータ２３はハイレベルの
出力を生ずる。
【０００６】図９は図８の回路における電圧波形と、送
信機から伝送されるデータ信号の電圧波形を示す図であ
り、図９の（Ａ）は基準電圧ＶRE1 と共に検波されたデ
ータ信号ＶINの電圧波形、図９の（Ｂ）はコンパレータ
２３の出力Ｖ0 の電圧波形、図９の（Ｃ）は送信機から
伝送されるデータ信号ＶS の電圧波形を夫々示してい
る。基準電圧ＶRE1 は固定されているので、検波された
データ信号ＶINの直流電圧レベルＬ１が変動する場合に
は、データ信号ＶINと基準電圧ＶRE1 の交点（コンパレ
ータ２３のスレッシュホールド電圧）の位置が時間によ
ってデータ信号ＶINの波形に対して変化する。
信機から伝送されるデータ信号の電圧波形を示す図であ
り、図９の（Ａ）は基準電圧ＶRE1 と共に検波されたデ
ータ信号ＶINの電圧波形、図９の（Ｂ）はコンパレータ
２３の出力Ｖ0 の電圧波形、図９の（Ｃ）は送信機から
伝送されるデータ信号ＶS の電圧波形を夫々示してい
る。基準電圧ＶRE1 は固定されているので、検波された
データ信号ＶINの直流電圧レベルＬ１が変動する場合に
は、データ信号ＶINと基準電圧ＶRE1 の交点（コンパレ
ータ２３のスレッシュホールド電圧）の位置が時間によ
ってデータ信号ＶINの波形に対して変化する。
【０００７】ところで、伝送されるデータ信号ＶS は完
全な矩形波であるが、無線で伝送を行う場合、隣接チャ
ンネル漏洩電力の規制があるので送信機内でローパスフ
ィルタを通して変調される。従って、検波して得られる
データ信号ＶINはデータ信号ＶS のような完全な矩形波
ではなく、立ち上がり部や立ち下がり部でデューテイ比
の変化したパルス波形となる。
全な矩形波であるが、無線で伝送を行う場合、隣接チャ
ンネル漏洩電力の規制があるので送信機内でローパスフ
ィルタを通して変調される。従って、検波して得られる
データ信号ＶINはデータ信号ＶS のような完全な矩形波
ではなく、立ち上がり部や立ち下がり部でデューテイ比
の変化したパルス波形となる。
【０００８】従って、データ信号ＶINがその振幅の中央
で基準電圧ＶRE1 と比較されれば、送信機から伝送され
るデータ信号ＶS の波形がコンパレータ２３の出力とし
て得られ、波形整形が良好に行われることになるが、デ
ータ信号ＶINの直流電圧レベルの変動により基準電圧Ｖ
RE1 の位置が（Ａ）のように中央から上下にずれると、
コンパレータ２３から得られる出力Ｖ0 の波形は送信機
から伝送されるデータ信号ＶS とはデューテイ比の異な
ったものになる。
で基準電圧ＶRE1 と比較されれば、送信機から伝送され
るデータ信号ＶS の波形がコンパレータ２３の出力とし
て得られ、波形整形が良好に行われることになるが、デ
ータ信号ＶINの直流電圧レベルの変動により基準電圧Ｖ
RE1 の位置が（Ａ）のように中央から上下にずれると、
コンパレータ２３から得られる出力Ｖ0 の波形は送信機
から伝送されるデータ信号ＶS とはデューテイ比の異な
ったものになる。
【０００９】出力Ｖ0 とデータ信号ＶS を比較すると、
出力Ｖ0 の部分９１はそのデータ信号ＶS の対応する部
分８１よりも狭くなっている。これは、データ信号ＶS
の部分８１に対応するデータ信号ＶINの部分７１では、
ローレベルに近い位置で、しかも波形の狭くなった位置
でデータ信号ＶINと基準電圧ＶRE1 との比較が行われた
ことによる。
出力Ｖ0 の部分９１はそのデータ信号ＶS の対応する部
分８１よりも狭くなっている。これは、データ信号ＶS
の部分８１に対応するデータ信号ＶINの部分７１では、
ローレベルに近い位置で、しかも波形の狭くなった位置
でデータ信号ＶINと基準電圧ＶRE1 との比較が行われた
ことによる。
【００１０】また、出力Ｖ0 の部分９２は、その対応す
るデータ信号ＶS の部分８２よりも広くなっている。こ
れは、データ信号ＶS の部分８２に対応するデータ信号
ＶINの部分７２では、ハイレベルに近い位置で、しかも
波形の広くなった位置でデータ信号ＶINと基準電圧Ｖ
RE1 との比較が行われたことによる。
るデータ信号ＶS の部分８２よりも広くなっている。こ
れは、データ信号ＶS の部分８２に対応するデータ信号
ＶINの部分７２では、ハイレベルに近い位置で、しかも
波形の広くなった位置でデータ信号ＶINと基準電圧Ｖ
RE1 との比較が行われたことによる。
【００１１】出力Ｖ0 の部分９３も、その対応するデー
タ信号ＶS の部分８３よりも広くなっているが、データ
信号ＶS の部分８３に対応するデータ信号ＶINの部分７
３と基準電圧ＶRE1 との比較が、ハイレベルに近い位置
で、しかも波形の広くなった位置で行われることに起因
する。データ信号ＶINのハイレベルとローレベルはビッ
ト情報を表しているから、コンパレータ２３から得られ
る出力Ｖ0 がデータ信号ＶS と異なることによってビッ
トエラーが発生し、データ信号ＶINに基づかない誤った
信号が伝送されたことになる。
タ信号ＶS の部分８３よりも広くなっているが、データ
信号ＶS の部分８３に対応するデータ信号ＶINの部分７
３と基準電圧ＶRE1 との比較が、ハイレベルに近い位置
で、しかも波形の広くなった位置で行われることに起因
する。データ信号ＶINのハイレベルとローレベルはビッ
ト情報を表しているから、コンパレータ２３から得られ
る出力Ｖ0 がデータ信号ＶS と異なることによってビッ
トエラーが発生し、データ信号ＶINに基づかない誤った
信号が伝送されたことになる。
【００１２】図１０は、従来の別のコンパレータ回路を
示す回路図である。端子３０に加えられる検波されたデ
ータ信号ＶINが、抵抗Ｒ３０とコンデンサＣ３０からな
る積分回路に加えられ、積分回路の出力を基準電圧Ｖ
RE1 としてデータ信号ＶINとの比較がコンパレータ３２
で行われる。
示す回路図である。端子３０に加えられる検波されたデ
ータ信号ＶINが、抵抗Ｒ３０とコンデンサＣ３０からな
る積分回路に加えられ、積分回路の出力を基準電圧Ｖ
RE1 としてデータ信号ＶINとの比較がコンパレータ３２
で行われる。
【００１３】図１１は、図１０の回路における直流電圧
レベルＬ１の変動するデータ信号ＶINと基準電圧ＶRE1
の電圧波形を示す図である。基準電圧ＶRE1 は直流電圧
レベルＬ１の変動の変動によって変化するが、データ信
号ＶINのハイレベルの継続が多くなることによってハイ
レベル側に近づき、ローレベルの継続が多くなることに
よってローレベルに近づき、連続するビット情報の多い
側に基準電圧ＶRE1 は偏って位置する。なお、直流電圧
レベルＬ１はビット情報に遅れて変動する。
レベルＬ１の変動するデータ信号ＶINと基準電圧ＶRE1
の電圧波形を示す図である。基準電圧ＶRE1 は直流電圧
レベルＬ１の変動の変動によって変化するが、データ信
号ＶINのハイレベルの継続が多くなることによってハイ
レベル側に近づき、ローレベルの継続が多くなることに
よってローレベルに近づき、連続するビット情報の多い
側に基準電圧ＶRE1 は偏って位置する。なお、直流電圧
レベルＬ１はビット情報に遅れて変動する。
【００１４】結局、図８や図１０の従来のコンパレータ
回路は、データ信号ＶINと比較される基準電圧ＶRE1 が
データ信号ＶINの振幅の中央に位置しないので比較回路
の出力はビットエラーの発生が多かった。
回路は、データ信号ＶINと比較される基準電圧ＶRE1 が
データ信号ＶINの振幅の中央に位置しないので比較回路
の出力はビットエラーの発生が多かった。
【００１５】
【発明が解決しようとする課題】本発明の課題は、受信
機で検波されたデータ信号をビットエラーを発生するこ
となく波形整形して、伝送されるデータ信号を正しく復
調することのできるコンパレータ回路を提供することに
ある。
機で検波されたデータ信号をビットエラーを発生するこ
となく波形整形して、伝送されるデータ信号を正しく復
調することのできるコンパレータ回路を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明のコンパレータ回
路は、入力信号が加えられる第１の積分回路とコンパレ
ータ、コンパレータの出力を反転するインバータ、イン
バータの出力が加えられる第２の積分回路からなり、コ
ンパレータの基準電圧は第１の積分回路の出力に第２の
積分回路の出力を加算することにより得られることを特
徴とする。
路は、入力信号が加えられる第１の積分回路とコンパレ
ータ、コンパレータの出力を反転するインバータ、イン
バータの出力が加えられる第２の積分回路からなり、コ
ンパレータの基準電圧は第１の積分回路の出力に第２の
積分回路の出力を加算することにより得られることを特
徴とする。
【００１７】
【実施例】以下、本発明のコンパレータ回路の実施例を
示す回路図である図１を参照しながら説明する。図１に
おいて、１はコンパレータ、２はインバータであり、入
力端子３がコンパレータ１の非反転入力端子（＋）に接
続する。
示す回路図である図１を参照しながら説明する。図１に
おいて、１はコンパレータ、２はインバータであり、入
力端子３がコンパレータ１の非反転入力端子（＋）に接
続する。
【００１８】抵抗Ｒ１とコンデンサＣ１によって第１の
積分回路が形成され、第１の積分回路の入力側である抵
抗Ｒ１の一端が入力端子３に接続し、出力側である抵抗
Ｒ１とコンデンサＣ１の接続点がコンパレータ１の反転
入力端子（−）に接続する。コンパレータ１の出力側は
インバータ２の入力側に接続し、インバータ２の出力側
は出力端子４に接続すると共に、直列接続された抵抗Ｒ
３と抵抗Ｒ４からなる分圧回路に接続する。
積分回路が形成され、第１の積分回路の入力側である抵
抗Ｒ１の一端が入力端子３に接続し、出力側である抵抗
Ｒ１とコンデンサＣ１の接続点がコンパレータ１の反転
入力端子（−）に接続する。コンパレータ１の出力側は
インバータ２の入力側に接続し、インバータ２の出力側
は出力端子４に接続すると共に、直列接続された抵抗Ｒ
３と抵抗Ｒ４からなる分圧回路に接続する。
【００１９】そして、抵抗Ｒ３と抵抗Ｒ４の接続点は、
抵抗Ｒ２を介してコンパレータ１の反転入力端子（−）
に接続する。抵抗Ｒ２とコンデンサＣ１によって第２の
積分回路が形成され、コンデンサＣ１は第１と第２の積
分回路の両方に兼用されている。このように構成された
コンパレータ回路では、データ信号ＶINが入力端子３か
らコンパレータ１の非反転入力端子（＋）に加えられ
る。データ信号ＶINは第１の積分回路にも加えられ、第
１の積分回路の出力がコンパレータ１の反転入力端子
（−）に加えられる。
抵抗Ｒ２を介してコンパレータ１の反転入力端子（−）
に接続する。抵抗Ｒ２とコンデンサＣ１によって第２の
積分回路が形成され、コンデンサＣ１は第１と第２の積
分回路の両方に兼用されている。このように構成された
コンパレータ回路では、データ信号ＶINが入力端子３か
らコンパレータ１の非反転入力端子（＋）に加えられ
る。データ信号ＶINは第１の積分回路にも加えられ、第
１の積分回路の出力がコンパレータ１の反転入力端子
（−）に加えられる。
【００２０】コンパレータ１の出力はインバータ２によ
って反転され、インバータ２の出力は抵抗Ｒ３と抵抗Ｒ
４の分圧回路で分圧されて、第２の積分回路に加えられ
る。第２の積分回路の出力は、第１の積分回路の出力と
共にコンパレータ１の反転入力端子（−）に加えられ
る。このコンパレータ回路の入力信号はデータ信号ＶIN
であるが、波形整形して復調された出力信号としてイン
バータ２の出力又はコンパレータ１の出力が用いられ
る。
って反転され、インバータ２の出力は抵抗Ｒ３と抵抗Ｒ
４の分圧回路で分圧されて、第２の積分回路に加えられ
る。第２の積分回路の出力は、第１の積分回路の出力と
共にコンパレータ１の反転入力端子（−）に加えられ
る。このコンパレータ回路の入力信号はデータ信号ＶIN
であるが、波形整形して復調された出力信号としてイン
バータ２の出力又はコンパレータ１の出力が用いられ
る。
【００２１】図２は、図１のコンパレータ回路における
データ信号と基準電圧の関係を示す電圧波形の図である
が、データ信号ＶINの直流電圧レベルＬ１が変動して
も、基準電圧ＶREを常にデータ信号ＶINのハイレベルと
ローレベル間の中央に位置させることができる。次に、
データ信号ＶINの直流電圧レベルＬ１の変動にもかかわ
らず、その変動に追従して変化する基準電圧ＶREについ
て図３を参照しながら説明する。
データ信号と基準電圧の関係を示す電圧波形の図である
が、データ信号ＶINの直流電圧レベルＬ１が変動して
も、基準電圧ＶREを常にデータ信号ＶINのハイレベルと
ローレベル間の中央に位置させることができる。次に、
データ信号ＶINの直流電圧レベルＬ１の変動にもかかわ
らず、その変動に追従して変化する基準電圧ＶREについ
て図３を参照しながら説明する。
【００２２】図３は図１の回路における電圧波形を示す
図であり、図３の（Ａ）は検波されたデータ信号ＶIN、
第１の積分回路の出力ＶR1、図３の（Ｂ）はインバータ
２の出力ＶOUT と第２の積分回路の出力ＶR2の電圧波
形、図３の（Ｃ）は第１の積分回路の出力ＶR1、第２の
積分回路の出力ＶR2、出力ＶR1と出力ＶR2を加算して得
られた基準電圧ＶREの電圧波形、図３の（Ｄ）は基準電
圧ＶREとデータ信号ＶINの電圧波形を夫々表している。
図であり、図３の（Ａ）は検波されたデータ信号ＶIN、
第１の積分回路の出力ＶR1、図３の（Ｂ）はインバータ
２の出力ＶOUT と第２の積分回路の出力ＶR2の電圧波
形、図３の（Ｃ）は第１の積分回路の出力ＶR1、第２の
積分回路の出力ＶR2、出力ＶR1と出力ＶR2を加算して得
られた基準電圧ＶREの電圧波形、図３の（Ｄ）は基準電
圧ＶREとデータ信号ＶINの電圧波形を夫々表している。
【００２３】図３は、（Ａ）のようにデータ信号ＶINの
ビット情報がハイレベルよりもローレベルを多く含む場
合を表してある。コンパレータ１では、（Ａ）に示すよ
うなデータ信号ＶINとリップルのある第１の積分回路の
出力ＶR1が比較され、データ信号ＶINが出力ＶR1を越え
た時にコンパレータ１はハイレベルの出力を生じる。そ
して、（Ｂ）のようなコンパレータ１の出力を反転した
インバータ２の出力ＶOUT が得られる。出力ＶOUT は第
２の積分回路に加えられ、第２の積分回路は出力ＶR2を
生ずる。
ビット情報がハイレベルよりもローレベルを多く含む場
合を表してある。コンパレータ１では、（Ａ）に示すよ
うなデータ信号ＶINとリップルのある第１の積分回路の
出力ＶR1が比較され、データ信号ＶINが出力ＶR1を越え
た時にコンパレータ１はハイレベルの出力を生じる。そ
して、（Ｂ）のようなコンパレータ１の出力を反転した
インバータ２の出力ＶOUT が得られる。出力ＶOUT は第
２の積分回路に加えられ、第２の積分回路は出力ＶR2を
生ずる。
【００２４】出力ＶR1と出力ＶR2は、（Ｃ）に示される
ように電圧レベルの上下に相対して位置し、リップルは
同じ時刻で互いに反転した波形であり逆位相であるか
ら、最初を除いてコンパレータ１の反転入力端子（−）
には、この出力ＶR1と出力ＶR2が加算されることによっ
て得られるリップルの少ない電圧が基準電圧ＶREとして
加えられる。
ように電圧レベルの上下に相対して位置し、リップルは
同じ時刻で互いに反転した波形であり逆位相であるか
ら、最初を除いてコンパレータ１の反転入力端子（−）
には、この出力ＶR1と出力ＶR2が加算されることによっ
て得られるリップルの少ない電圧が基準電圧ＶREとして
加えられる。
【００２５】そして、基準電圧ＶREはリップルが少ない
ので、分圧回路の抵抗値や第１と第２の積分回路の時定
数を小さくすることが可能になる。また、基準電圧ＶRE
のレベルをデータ信号ＶINのハイレベルとローレベルの
中央に位置させることができる。データ信号ＶINの直流
電圧レベルＬ１が変動した場合には、出力ＶR1の直流電
圧レベルも変化するので、基準電圧ＶREを直流電圧レベ
ルＬ１に応じて変化させて常にデータ信号ＶINの振幅の
中央に位置させることができる。また、積分回路の時定
数を小さくできることは、データ信号ＶINの直流電圧レ
ベルＬ１の変化に高速で追従することに寄与する。
ので、分圧回路の抵抗値や第１と第２の積分回路の時定
数を小さくすることが可能になる。また、基準電圧ＶRE
のレベルをデータ信号ＶINのハイレベルとローレベルの
中央に位置させることができる。データ信号ＶINの直流
電圧レベルＬ１が変動した場合には、出力ＶR1の直流電
圧レベルも変化するので、基準電圧ＶREを直流電圧レベ
ルＬ１に応じて変化させて常にデータ信号ＶINの振幅の
中央に位置させることができる。また、積分回路の時定
数を小さくできることは、データ信号ＶINの直流電圧レ
ベルＬ１の変化に高速で追従することに寄与する。
【００２６】例えば、図３の（Ａ）のデータ信号ＶINの
直流電圧レベルＬ１が電圧レベルの高い方、つまり上側
に変動すれば、出力ＶR1の基準レベルも高い方に変化
し、基準電圧ＶREも高い方に変化することによる。な
お、インバータ２の出力ＶOUT は、コンパレータ回路の
出力信号として用いられるが、データ信号ＶINとは波形
が反転しているので、必要に応じて別のインバータ回路
を経て出力信号として用いられる場合もある。無論、コ
ンパレータ１の出力をコンパレータ回路の出力信号とし
て用いることもできる。また、基準電圧ＶREが発生する
までの時間は、極めて短い時間である。
直流電圧レベルＬ１が電圧レベルの高い方、つまり上側
に変動すれば、出力ＶR1の基準レベルも高い方に変化
し、基準電圧ＶREも高い方に変化することによる。な
お、インバータ２の出力ＶOUT は、コンパレータ回路の
出力信号として用いられるが、データ信号ＶINとは波形
が反転しているので、必要に応じて別のインバータ回路
を経て出力信号として用いられる場合もある。無論、コ
ンパレータ１の出力をコンパレータ回路の出力信号とし
て用いることもできる。また、基準電圧ＶREが発生する
までの時間は、極めて短い時間である。
【００２７】図４は、図１の回路における別の電圧波形
を示す図であり、図４の（Ａ）は検波されたデータ信号
ＶIN、第１の積分回路の出力ＶR1、図４の（Ｂ）はイン
バータ２の出力ＶOUT と第２の積分回路の出力ＶR2の電
圧波形、図４の（Ｃ）は第１の積分回路の出力ＶR1、第
２の積分回路の出力ＶR2、出力ＶR1と出力ＶR2を加算し
て得られた基準電圧ＶREの電圧波形、図４の（Ｄ）は基
準電圧ＶREとデータ信号ＶINの電圧波形を夫々表してい
る。
を示す図であり、図４の（Ａ）は検波されたデータ信号
ＶIN、第１の積分回路の出力ＶR1、図４の（Ｂ）はイン
バータ２の出力ＶOUT と第２の積分回路の出力ＶR2の電
圧波形、図４の（Ｃ）は第１の積分回路の出力ＶR1、第
２の積分回路の出力ＶR2、出力ＶR1と出力ＶR2を加算し
て得られた基準電圧ＶREの電圧波形、図４の（Ｄ）は基
準電圧ＶREとデータ信号ＶINの電圧波形を夫々表してい
る。
【００２８】図４は、（Ａ）のようにデータ信号ＶINの
ビット情報がローレベルよりもハイレベルを多く含む場
合を表してある。第１の積分回路の出力ＶR1と第２の積
分回路の出力ＶR2の基準レベルは、その上下関係が図３
と逆になっているがリップルがほぼ同じ時刻で互いに反
転した波形になっており、データ信号ＶINのビット情報
が変わっても図３の場合と同じように基準電圧ＶREのレ
ベルをデータ信号ＶINの中央に位置させることができ
る。また、データ信号ＶINの直流電圧レベルＬ１の変化
に高速で追従することができる。
ビット情報がローレベルよりもハイレベルを多く含む場
合を表してある。第１の積分回路の出力ＶR1と第２の積
分回路の出力ＶR2の基準レベルは、その上下関係が図３
と逆になっているがリップルがほぼ同じ時刻で互いに反
転した波形になっており、データ信号ＶINのビット情報
が変わっても図３の場合と同じように基準電圧ＶREのレ
ベルをデータ信号ＶINの中央に位置させることができ
る。また、データ信号ＶINの直流電圧レベルＬ１の変化
に高速で追従することができる。
【００２９】図５は図１の回路におけるさらに別の電圧
波形を示す図であり、図５の（Ａ）は検波されたデータ
信号ＶIN、第１の積分回路の出力ＶR1、図５の（Ｂ）は
インバータ２の出力ＶOUT と第２の積分回路の出力ＶR2
の電圧波形、図５の（Ｃ）は第１の積分回路の出力
ＶR1、第２の積分回路の出力ＶR2、出力ＶR1と出力ＶR2
を加算して得られた基準電圧ＶREの電圧波形、図５の
（Ｄ）は基準電圧ＶREとデータ信号ＶINの電圧波形を夫
々表している。図５は、（Ａ）に示されるようにデータ
信号ＶINのビット情報がローレベルとハイレベルでほぼ
同じ場合である。
波形を示す図であり、図５の（Ａ）は検波されたデータ
信号ＶIN、第１の積分回路の出力ＶR1、図５の（Ｂ）は
インバータ２の出力ＶOUT と第２の積分回路の出力ＶR2
の電圧波形、図５の（Ｃ）は第１の積分回路の出力
ＶR1、第２の積分回路の出力ＶR2、出力ＶR1と出力ＶR2
を加算して得られた基準電圧ＶREの電圧波形、図５の
（Ｄ）は基準電圧ＶREとデータ信号ＶINの電圧波形を夫
々表している。図５は、（Ａ）に示されるようにデータ
信号ＶINのビット情報がローレベルとハイレベルでほぼ
同じ場合である。
【００３０】第１の積分回路の出力ＶR1と第２の積分回
路の出力ＶR2の基準レベルが上下に離れる間隔は狭くな
りリップルも小さくなっているが、リップルがほぼ同じ
時刻で互いに反転した波形になっており、やはり基準電
圧ＶREのレベルをデータ信号ＶINの中央に位置させるこ
とができる。
路の出力ＶR2の基準レベルが上下に離れる間隔は狭くな
りリップルも小さくなっているが、リップルがほぼ同じ
時刻で互いに反転した波形になっており、やはり基準電
圧ＶREのレベルをデータ信号ＶINの中央に位置させるこ
とができる。
【００３１】図６は、検波されたデータ信号ＶINに微小
なノイズが乗っている場合の電圧波形の整形状態を示す
図であり、図６の（Ａ）は伝送されるデータ信号ＶS の
電圧波形、図６の（Ｂ）は検波されたデータ信号ＶINの
電圧波形、図６の（Ｃ）は図８の従来のコンパレータ回
路のコンパレータの出力Ｖ0 の電圧波形、図６の（Ｄ）
は図１のコンパレータ１の出力Ｖ01の電圧波形を夫々表
している。
なノイズが乗っている場合の電圧波形の整形状態を示す
図であり、図６の（Ａ）は伝送されるデータ信号ＶS の
電圧波形、図６の（Ｂ）は検波されたデータ信号ＶINの
電圧波形、図６の（Ｃ）は図８の従来のコンパレータ回
路のコンパレータの出力Ｖ0 の電圧波形、図６の（Ｄ）
は図１のコンパレータ１の出力Ｖ01の電圧波形を夫々表
している。
【００３２】本発明のコンパレータ回路では、（Ｂ）に
点線で示されるように基準電圧ＶREの電圧レベルはデー
タ信号ＶINのハイレベルとローレベル間の中央にある。
なお、基準電圧ＶREのリップルは、図示を省略してあ
る。データ信号ＶINの部分１０に微小なノイズが乗って
いても、ノイズのレベルは基準電圧ＶREのレベルとは離
れているので、コンパレータ１では検出されない。従っ
て、コンパレータ１の出力Ｖ01の波形は、（Ｄ）のよう
にデータ信号ＶSと同じものが得られる。
点線で示されるように基準電圧ＶREの電圧レベルはデー
タ信号ＶINのハイレベルとローレベル間の中央にある。
なお、基準電圧ＶREのリップルは、図示を省略してあ
る。データ信号ＶINの部分１０に微小なノイズが乗って
いても、ノイズのレベルは基準電圧ＶREのレベルとは離
れているので、コンパレータ１では検出されない。従っ
て、コンパレータ１の出力Ｖ01の波形は、（Ｄ）のよう
にデータ信号ＶSと同じものが得られる。
【００３３】しかし、点線で示す基準電圧ＶRE1 のよう
に、例えばデータ信号ＶINの中央から下側にずれた場合
には、ノイズのレベルが基準電圧ＶRE1 のレベルに達す
ることにより、図８のコンパレータ２３はノイズを検出
する。そして、データ信号ＶINの部分１０に対応するコ
ンパレータ２３の出力Ｖ0 の部分３０には、ノイズがビ
ット情報として現れる。これが、ビットエラーとなるこ
とは明らかである。本発明のコンパレータ回路は伝送さ
れるデータ信号の整形と復調に用いられるが、別の用途
に用いられることは言うまでもない。
に、例えばデータ信号ＶINの中央から下側にずれた場合
には、ノイズのレベルが基準電圧ＶRE1 のレベルに達す
ることにより、図８のコンパレータ２３はノイズを検出
する。そして、データ信号ＶINの部分１０に対応するコ
ンパレータ２３の出力Ｖ0 の部分３０には、ノイズがビ
ット情報として現れる。これが、ビットエラーとなるこ
とは明らかである。本発明のコンパレータ回路は伝送さ
れるデータ信号の整形と復調に用いられるが、別の用途
に用いられることは言うまでもない。
【００３４】
【発明の効果】以上述べたように本発明のコンパレータ
回路は、入力信号と比較されるコンパレータの基準電圧
が、入力信号の積分出力とコンパレータの出力を反転し
たインバータの出力の積分出力を加算することにより得
られる。無線によるデータ信号の伝送時の検波されたデ
ータ信号のように、入力信号の直流電圧レベルが変動す
る場合には、入力信号の積分出力はその変動に応じて速
やかに変化する。
回路は、入力信号と比較されるコンパレータの基準電圧
が、入力信号の積分出力とコンパレータの出力を反転し
たインバータの出力の積分出力を加算することにより得
られる。無線によるデータ信号の伝送時の検波されたデ
ータ信号のように、入力信号の直流電圧レベルが変動す
る場合には、入力信号の積分出力はその変動に応じて速
やかに変化する。
【００３５】従って、コンパレータの基準電圧を入力信
号の直流電圧レベルの変動に応じて変化させ、入力信号
の波形のハイレベルとローレベル間の中央に常に位置さ
せることができる。そして、入力信号の直流電圧レベル
の変動にかかわらず、入力信号を正確に整形することが
できる。前記のデータ信号の場合には、伝送されるデー
タ信号と同じ波形に整形されて復調されるので、ビット
エラーは発生しない。また、データ信号に微小ノイズが
乗っていてもそのノイズに影響されることなく復調する
ことができる利点があり、極めて実用的である。
号の直流電圧レベルの変動に応じて変化させ、入力信号
の波形のハイレベルとローレベル間の中央に常に位置さ
せることができる。そして、入力信号の直流電圧レベル
の変動にかかわらず、入力信号を正確に整形することが
できる。前記のデータ信号の場合には、伝送されるデー
タ信号と同じ波形に整形されて復調されるので、ビット
エラーは発生しない。また、データ信号に微小ノイズが
乗っていてもそのノイズに影響されることなく復調する
ことができる利点があり、極めて実用的である。
【図１】本発明のコンパレータ回路の実施例を示す回路
図である。
図である。
【図２】本発明のコンパレータ回路における検波された
データ信号と基準電圧の電圧波形を示す図である。
データ信号と基準電圧の電圧波形を示す図である。
【図３】図１の回路における電圧波形を示す図である。
【図４】図１の回路における別の電圧波形を示す図であ
る。
る。
【図５】図１の回路におけるさらに別の電圧波形を示す
図である。
図である。
【図６】検波されたデータ信号にノイズが乗っている場
合の電圧波形の整形状態を示す図である。
合の電圧波形の整形状態を示す図である。
【図７】直流電圧レベルの変動する変調波を受信機で検
波して得られるデータ信号の電圧波形を示す図である。
波して得られるデータ信号の電圧波形を示す図である。
【図８】従来のコンパレータ回路を示す回路図である。
【図９】図８の回路における電圧波形と、送信機から伝
送されるデータ信号の電圧波形を示す図である。
送されるデータ信号の電圧波形を示す図である。
【図１０】従来の別のコンパレータ回路を示す回路図で
ある。
ある。
【図１１】図１０の回路における直流電圧レベルの変動
するデータ信号と基準電圧の電圧波形を示す図である。
するデータ信号と基準電圧の電圧波形を示す図である。
１ コンパレータ ２ インバータ ４ 出力端子
Claims (1)
- 【請求項１】 入力信号が加えられる第１の積分回路と
コンパレータ、コンパレータの出力を反転するインバー
タ、インバータの出力が加えられる第２の積分回路から
なり、コンパレータの基準電圧は第１の積分回路の出力
に第２の積分回路の出力を加算することにより得られる
ことを特徴とするコンパレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339508A JP2597342B2 (ja) | 1992-11-27 | 1992-11-27 | コンパレータ回路 |
| US08/157,701 US5438289A (en) | 1992-11-27 | 1993-11-24 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339508A JP2597342B2 (ja) | 1992-11-27 | 1992-11-27 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06167517A true JPH06167517A (ja) | 1994-06-14 |
| JP2597342B2 JP2597342B2 (ja) | 1997-04-02 |
Family
ID=18328146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4339508A Expired - Fee Related JP2597342B2 (ja) | 1992-11-27 | 1992-11-27 | コンパレータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5438289A (ja) |
| JP (1) | JP2597342B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010178043A (ja) * | 2009-01-29 | 2010-08-12 | Texas Instr Japan Ltd | 受信回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4421083C2 (de) * | 1994-06-16 | 1996-04-11 | Volkswagen Ag | Verfahren zur Überwachung einer seriellen Übertragung von digitalen Daten auf einer Ein-Draht-Multiplexverbindung zwischen untereinander kommunizierenden Signalverarbeitungsgeräten |
| JP2757787B2 (ja) * | 1994-10-12 | 1998-05-25 | 株式会社デンソー | 受信装置 |
| JP2671830B2 (ja) * | 1994-11-04 | 1997-11-05 | 日本電気株式会社 | 光受信回路 |
| JP2889196B2 (ja) * | 1996-10-08 | 1999-05-10 | 株式会社ミツトヨ | センサ信号の直流レベル変化検知回路 |
| JP3638075B2 (ja) * | 1997-07-29 | 2005-04-13 | 富士通株式会社 | 回路 |
| US6137350A (en) * | 1997-10-15 | 2000-10-24 | Nec Corporation | Differential amplifier circuit |
| AU1065000A (en) | 1998-11-13 | 2000-06-05 | University Of Surrey | Anti-jitter circuits |
| DE19907135A1 (de) * | 1999-02-19 | 2000-09-14 | Siemens Ag | Empfänger- und Demodulationsvorrichtung |
| JP4171261B2 (ja) | 2001-08-27 | 2008-10-22 | 松下電器産業株式会社 | 無線通信装置及び無線通信方法 |
| US6525573B1 (en) * | 2001-10-26 | 2003-02-25 | National Semiconductor Corporation | Signal processing architecture |
| US6731103B1 (en) | 2001-11-20 | 2004-05-04 | National Semiconductor Corporation | Peak detector circuit |
| US6731230B1 (en) | 2002-02-08 | 2004-05-04 | National Semiconductor Corporation | Method to smooth transitions in an ADC for current regulation |
| US6906531B2 (en) * | 2002-10-11 | 2005-06-14 | Dell Products L.P. | Adaptive reference voltage method and system |
| JP4805272B2 (ja) * | 2005-09-08 | 2011-11-02 | 富士通株式会社 | 送信装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5016463A (ja) * | 1973-06-11 | 1975-02-21 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1455253A (en) * | 1972-11-04 | 1976-11-10 | Dunlop Ltd | Signal detection circuit |
-
1992
- 1992-11-27 JP JP4339508A patent/JP2597342B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-24 US US08/157,701 patent/US5438289A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5016463A (ja) * | 1973-06-11 | 1975-02-21 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010178043A (ja) * | 2009-01-29 | 2010-08-12 | Texas Instr Japan Ltd | 受信回路 |
| JP4706761B2 (ja) * | 2009-01-29 | 2011-06-22 | 日本テキサス・インスツルメンツ株式会社 | 受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2597342B2 (ja) | 1997-04-02 |
| US5438289A (en) | 1995-08-01 |
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Legal Events
| Date | Code | Title | Description |
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| LAPS | Cancellation because of no payment of annual fees |