JP2581980B2 - ディジタル位相比較器 - Google Patents
ディジタル位相比較器Info
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- JP2581980B2 JP2581980B2 JP1208310A JP20831089A JP2581980B2 JP 2581980 B2 JP2581980 B2 JP 2581980B2 JP 1208310 A JP1208310 A JP 1208310A JP 20831089 A JP20831089 A JP 20831089A JP 2581980 B2 JP2581980 B2 JP 2581980B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば、ディジタルPLL（フェーズ・ロ
ックド・ループ）を構成するのに使用して好適なディジ
タル位相比較器に関する。
ックド・ループ）を構成するのに使用して好適なディジ
タル位相比較器に関する。
［従来の技術］ ディジタルPLLにおいては、リファレンス信号として
のディジタル入力信号と、電圧制御型発振器（以下「VC
O」という）より出力される（分周されることもある）
ディジタル入力信号との位相を比較するディジタル位相
比較器が必要とされている。
のディジタル入力信号と、電圧制御型発振器（以下「VC
O」という）より出力される（分周されることもある）
ディジタル入力信号との位相を比較するディジタル位相
比較器が必要とされている。
第３図は、このようにディジタルPLLで使用されるデ
ィジタル位相比較器の一例を示すものである。
ィジタル位相比較器の一例を示すものである。
同図において、入力端子1rにはリファレンス信号とし
てのディジタル入力信号Ｒが供給され、この入力信号Ｒ
はナンド回路NA1に供給される。
てのディジタル入力信号Ｒが供給され、この入力信号Ｒ
はナンド回路NA1に供給される。
また、入力端子1vにはVCO（図示せず）より出力され
るディジタル入力信号Ｖが供給され、この入力信号Ｖは
ナンド回路NA6に供給される。
るディジタル入力信号Ｖが供給され、この入力信号Ｖは
ナンド回路NA6に供給される。
また、ナンド回路NA1の出力信号はナンド回路NA8に供
給されると共に、ナンド回路NA2に供給される。ナンド
回路NA2の出力信号はナンド回路NA8に供給されると共
に、ナンド回路NA3に供給される。ナンド回路NA3の出力
信号はナンド回路NA2に供給される。ナンド回路NA6の出
力信号はナンド回路NA9に供給されると共に、ナンド回
路NA5に供給される。ナンド回路NA5の出力信号はナンド
回路NA9に供給されると共に、ナンド回路NA4に供給され
る。ナンド回路NA4の出力信号はナンド回路NA5に供給さ
れる。
給されると共に、ナンド回路NA2に供給される。ナンド
回路NA2の出力信号はナンド回路NA8に供給されると共
に、ナンド回路NA3に供給される。ナンド回路NA3の出力
信号はナンド回路NA2に供給される。ナンド回路NA6の出
力信号はナンド回路NA9に供給されると共に、ナンド回
路NA5に供給される。ナンド回路NA5の出力信号はナンド
回路NA9に供給されると共に、ナンド回路NA4に供給され
る。ナンド回路NA4の出力信号はナンド回路NA5に供給さ
れる。
また、ナンド回路NA1,NA2,NA5,NA6の出力信号はナン
ド回路NA7に供給され、このナンド回路NA7の出力信号は
ナンド回路NA3,NA4に供給されると共に、ナンド回路NA
8,NA9が供給される。
ド回路NA7に供給され、このナンド回路NA7の出力信号は
ナンド回路NA3,NA4に供給されると共に、ナンド回路NA
8,NA9が供給される。
また、ナンド回路NA8の出力信号はナンド回路NA1に供
給されると共に、判定信号として出力端子1uに導出され
る。
給されると共に、判定信号として出力端子1uに導出され
る。
また、ナンド回路NA9の出力信号はナンド回路NA6に供
給されると共に、判定信号として出力端子1dに導出され
る。
給されると共に、判定信号として出力端子1dに導出され
る。
以上の構成において、判定信号U,Dの初期状態が共に
ハイレベル「Ｈ」である場合を考える（第４図F,Gに図
示）。
ハイレベル「Ｈ」である場合を考える（第４図F,Gに図
示）。
入力信号R,Vが共にハイレベル「Ｈ」の状態から、時
点t1で入力信号Ｒがローレベル「Ｌ」となると（同図A,
Bに図示）、ナンド回路NA8の出力信号Ｕはローレベル
「Ｌ」となる（同図Ｆに図示）。
点t1で入力信号Ｒがローレベル「Ｌ」となると（同図A,
Bに図示）、ナンド回路NA8の出力信号Ｕはローレベル
「Ｌ」となる（同図Ｆに図示）。
次に、時点t2で入力信号Ｖがローレベル「Ｌ」となる
と（同図Ｂに図示）、ナンド回路NA7,NA9の出力信号PQ
1,Dはローレベル「Ｌ」となる（同図E,Gに図示）。そし
て、ナンド回路NA7の出力信号PQ1がローレベル「Ｌ」と
なると、ナンド回路NA8,NA9の出力信号U,Dはハイレベル
「Ｈ」となる（同図F,Gに図示）。
と（同図Ｂに図示）、ナンド回路NA7,NA9の出力信号PQ
1,Dはローレベル「Ｌ」となる（同図E,Gに図示）。そし
て、ナンド回路NA7の出力信号PQ1がローレベル「Ｌ」と
なると、ナンド回路NA8,NA9の出力信号U,Dはハイレベル
「Ｈ」となる（同図F,Gに図示）。
また、ナンド回路NA7の出力信号PQ1がローレベル
「Ｌ」となると、ナンド回路NA2,NA5の出力信号R1,V1は
ローレベル「Ｌ」となり、その結果ナンド回路NA7の出
力信号PQ1はハイレベル「Ｈ」となる（同図C,D,Eに図
示）。また、入力信号R,Vがハイレベル「Ｈ」となるこ
とにより、ナンド回路NA2,NA5の出力信号R1,V1はハイレ
ベル「Ｈ」となる（同図Ｃ、Ｄに図示）。これにより、
初期状態に戻る。
「Ｌ」となると、ナンド回路NA2,NA5の出力信号R1,V1は
ローレベル「Ｌ」となり、その結果ナンド回路NA7の出
力信号PQ1はハイレベル「Ｈ」となる（同図C,D,Eに図
示）。また、入力信号R,Vがハイレベル「Ｈ」となるこ
とにより、ナンド回路NA2,NA5の出力信号R1,V1はハイレ
ベル「Ｈ」となる（同図Ｃ、Ｄに図示）。これにより、
初期状態に戻る。
また、入力信号R,Vが共にハイレベル「Ｈ」の状態か
ら、時点t3で入力信号Ｖがローレベル「Ｌ」となると
（同図A,Bに図示）、ナンド回路NA9の出力信号Ｕはロー
レベル「Ｌ」となる（同図Ｇに図示）。
ら、時点t3で入力信号Ｖがローレベル「Ｌ」となると
（同図A,Bに図示）、ナンド回路NA9の出力信号Ｕはロー
レベル「Ｌ」となる（同図Ｇに図示）。
次に、時点t4で入力信号Ｒがローレベル「Ｌ」となる
と（同図Ａに図示）、ナンド回路NA7,NA8の出力信号PQ
1,Uはローレベル「Ｌ」となる（同図E,Fに図示）。そし
て、ナンド回路NA7の出力信号PQ1がローレベル「Ｌ」と
なると、ナンド回路NA8,NA9の出力信号U,Dはハイレベル
「Ｈ」となる（同図F,Gに図示）。
と（同図Ａに図示）、ナンド回路NA7,NA8の出力信号PQ
1,Uはローレベル「Ｌ」となる（同図E,Fに図示）。そし
て、ナンド回路NA7の出力信号PQ1がローレベル「Ｌ」と
なると、ナンド回路NA8,NA9の出力信号U,Dはハイレベル
「Ｈ」となる（同図F,Gに図示）。
また、ナンド回路NA7の出力信号PQ1がローレベル
「Ｌ」となると、ナンド回路NA2,NA5の出力信号R1,V1は
ローレベル「Ｌ」となり、その結果ナンド回路NA7の出
力信号PQ1はハイレベル「Ｈ」となる（同図C,D,Eに図
示）。また、入力信号R,Vがハイレベル「Ｈ」となるこ
とにより、ナンド回路NA2,NA5の出力信号R1,V1はハイレ
ベル「Ｈ」となる。これにより、初期状態に戻る。
「Ｌ」となると、ナンド回路NA2,NA5の出力信号R1,V1は
ローレベル「Ｌ」となり、その結果ナンド回路NA7の出
力信号PQ1はハイレベル「Ｈ」となる（同図C,D,Eに図
示）。また、入力信号R,Vがハイレベル「Ｈ」となるこ
とにより、ナンド回路NA2,NA5の出力信号R1,V1はハイレ
ベル「Ｈ」となる。これにより、初期状態に戻る。
このようにナンド回路NA8,NA9の出力信号U,Dは、入力
信号R,Vの位相差を表す判定信号となる。すなわち、入
力信号Ｒの位相が入力信号Ｖの位相より進んでいるとき
には、その位相差に対応した期間だけ出力信号Ｕがロー
レベル「Ｌ」となる。また、入力信号Ｖの位相が入力信
号Ｒの位相より進んでいるときには、その位相差に対応
した期間だけ出力信号Ｄはローレベル「Ｌ」となる。な
お、入力信号R,Vの位相が一致しているときには、出力
信号U,Vはハイレベル「Ｈ」のままとなる。
信号R,Vの位相差を表す判定信号となる。すなわち、入
力信号Ｒの位相が入力信号Ｖの位相より進んでいるとき
には、その位相差に対応した期間だけ出力信号Ｕがロー
レベル「Ｌ」となる。また、入力信号Ｖの位相が入力信
号Ｒの位相より進んでいるときには、その位相差に対応
した期間だけ出力信号Ｄはローレベル「Ｌ」となる。な
お、入力信号R,Vの位相が一致しているときには、出力
信号U,Vはハイレベル「Ｈ」のままとなる。
［発明が解決しようとする課題］ ところで、第３図例のディジタル位相比較器によれ
ば、入力信号Ｒの位相が入力信号Ｖの位相より進んでい
るときには、その位相差に対応した期間だけ出力信号Ｕ
がローレベル「Ｌ」となるものであるが、このとき、出
力信号Ｄには、一時ローレベル「Ｌ」となるノイズn1が
発生する（第４図Ｇに図示）。また、入力信号Ｖの位相
が入力信号Ｒの位相より進んでいるときには、その位相
差に対応した期間だけ出力信号Ｄがローレベル「Ｌ」と
なるものであるが、このとき、出力信号Ｕには、一時ロ
ーレベル「Ｌ」となるノイズn2が発生する（同図Ｆに図
示）。
ば、入力信号Ｒの位相が入力信号Ｖの位相より進んでい
るときには、その位相差に対応した期間だけ出力信号Ｕ
がローレベル「Ｌ」となるものであるが、このとき、出
力信号Ｄには、一時ローレベル「Ｌ」となるノイズn1が
発生する（第４図Ｇに図示）。また、入力信号Ｖの位相
が入力信号Ｒの位相より進んでいるときには、その位相
差に対応した期間だけ出力信号Ｄがローレベル「Ｌ」と
なるものであるが、このとき、出力信号Ｕには、一時ロ
ーレベル「Ｌ」となるノイズn2が発生する（同図Ｆに図
示）。
したがって、この第３図例のディジタル位相比較器を
使用してディジタルPLLを構成する場合、出力信号U,Dに
よってVCOに制御電圧を供給するチャージポンプの動作
を制御することになるが、ノイズn1,n2によってチャー
ジポンプの出力信号に不定部分を生じ、PLLの安定性が
悪化するという問題があった。
使用してディジタルPLLを構成する場合、出力信号U,Dに
よってVCOに制御電圧を供給するチャージポンプの動作
を制御することになるが、ノイズn1,n2によってチャー
ジポンプの出力信号に不定部分を生じ、PLLの安定性が
悪化するという問題があった。
因みに、ノイズn1,n2は、ナンド回路NA6,NA1の出力信
号が直接ナンド回路NA9,NA8に供給されると共に、ナン
ド回路NA7を介してナンド回路NA9,NA8に供給されること
から、ナンド回路NA7の遅延時間の影響によって生じ
る。
号が直接ナンド回路NA9,NA8に供給されると共に、ナン
ド回路NA7を介してナンド回路NA9,NA8に供給されること
から、ナンド回路NA7の遅延時間の影響によって生じ
る。
この発明では、ノイズのない良好な判定信号を得るこ
とができるディジタル位相比較器を提供することを目的
とするものである。
とができるディジタル位相比較器を提供することを目的
とするものである。
［課題を解決するための手段］ この発明は、第１および第２のデジタル信号を入力と
し、上記第１の信号の位相が上記第２の信号の位相より
も進んでいるときには、第１の判定信号を出力し、上記
第２の信号の位相が上記第１の信号の位相よりも進んで
いるときには、第２の判定信号を出力するデジタル位相
比較器において、次の構成を採る。
し、上記第１の信号の位相が上記第２の信号の位相より
も進んでいるときには、第１の判定信号を出力し、上記
第２の信号の位相が上記第１の信号の位相よりも進んで
いるときには、第２の判定信号を出力するデジタル位相
比較器において、次の構成を採る。
すなわち、本発明では、上記第１の信号及び第２の信
号が共に第１のレベルになったことに応じて、その出力
が上記第１のレベルに遷移し、上記第１の信号が第２の
レベルになったことに応じて、その出力が上記第２のレ
ベルに遷移する第１のラッチ回路と、 上記第１の信号及び第２の信号が共に第１のレベルに
なったことに応じて、その出力が上記第１のレベルに遷
移し、上記第２の信号が第２のレベルになったことに応
じて、その出力が上記第２のレベルに遷移する第２のラ
ッチ回路と、 上記第１及び第２の入力信号と上記第１及び第２のラ
ッチ回路の出力に基づいて、上記第１及び第２の判定信
号を出力する論理回路部とを備えるとともに、 上記第１及び第２の入力信号のレベルの一致・不一致
を検出する一致・不一致検出回路を設け、該検出回路の
出力により上記論理回路部を制御して、上記第１及び第
２の入力信号のレベルが一致しているときは、上記第１
及び第２の判定信号の出力を禁止する構成としたもので
ある。
号が共に第１のレベルになったことに応じて、その出力
が上記第１のレベルに遷移し、上記第１の信号が第２の
レベルになったことに応じて、その出力が上記第２のレ
ベルに遷移する第１のラッチ回路と、 上記第１の信号及び第２の信号が共に第１のレベルに
なったことに応じて、その出力が上記第１のレベルに遷
移し、上記第２の信号が第２のレベルになったことに応
じて、その出力が上記第２のレベルに遷移する第２のラ
ッチ回路と、 上記第１及び第２の入力信号と上記第１及び第２のラ
ッチ回路の出力に基づいて、上記第１及び第２の判定信
号を出力する論理回路部とを備えるとともに、 上記第１及び第２の入力信号のレベルの一致・不一致
を検出する一致・不一致検出回路を設け、該検出回路の
出力により上記論理回路部を制御して、上記第１及び第
２の入力信号のレベルが一致しているときは、上記第１
及び第２の判定信号の出力を禁止する構成としたもので
ある。
［作用］ 上記構成において、第１及び第２の入力信号のレベル
の一致・不一致を検出する一致・不一致検出回路を設け
て、この検出回路の出力によって上記論理回路部を制御
して、上記第１及び第２の入力信号のレベルが一致して
いるときは、第１及び第２の判定信号の出力を禁止する
ので、第１及び第２判定信号にはいずれもノイズが発生
しなくなる。
の一致・不一致を検出する一致・不一致検出回路を設け
て、この検出回路の出力によって上記論理回路部を制御
して、上記第１及び第２の入力信号のレベルが一致して
いるときは、第１及び第２の判定信号の出力を禁止する
ので、第１及び第２判定信号にはいずれもノイズが発生
しなくなる。
［実 施 例］ 以下、第１図を参照しながら、この発明の一実施例に
ついて説明する。この第１図において第３図の対応する
部分には同一符号を付し、その詳細説明は省略する。
ついて説明する。この第１図において第３図の対応する
部分には同一符号を付し、その詳細説明は省略する。
本例においては、入力端子1rに供給されるデジタル入
力信号Ｒおよび入力端子1vに供給されるデジタル入力信
号Ｖは、エクスクルーシブオア回路EX01に供給される。
このエクスクルーシブオア回路EX01の出力信号PQ2はナ
ンド回路NA8,NA9に供給される。その他は第３図例と同
様に構成される。
力信号Ｒおよび入力端子1vに供給されるデジタル入力信
号Ｖは、エクスクルーシブオア回路EX01に供給される。
このエクスクルーシブオア回路EX01の出力信号PQ2はナ
ンド回路NA8,NA9に供給される。その他は第３図例と同
様に構成される。
そして、ナンド回路NA2,NA3が特許請求の範囲の第１
のラッチ回路に、ナンド回路NA4,NA5が特許請求の範囲
の第２のラッチ回路に、エクスクルーシブオア回路EX01
が特許請求の範囲の一致・不一致検出回路に、各ナンド
回路NA7,NA8,NA9が特許請求の範囲の論理回路部に、そ
れぞれ対応している。
のラッチ回路に、ナンド回路NA4,NA5が特許請求の範囲
の第２のラッチ回路に、エクスクルーシブオア回路EX01
が特許請求の範囲の一致・不一致検出回路に、各ナンド
回路NA7,NA8,NA9が特許請求の範囲の論理回路部に、そ
れぞれ対応している。
以上の構成において、第３図例のときと同様に、判定
信号U,Dの初期状態が共にハイレベル「Ｈ」である場合
を考える（第２図Ｇ、Ｈに図示）。
信号U,Dの初期状態が共にハイレベル「Ｈ」である場合
を考える（第２図Ｇ、Ｈに図示）。
入力信号R,Vが共にハイレベル「Ｈ」の状態から、時
点t1で入力信号Ｒがローレベル「Ｌ」となると（同図A,
Bに図示）、ナンド回路NA8の出力信号Ｕはローレベル
「Ｌ」となると共に（同図Ｇに図示）、エクスクルーシ
ブオア回路EX01の出力信号PQ2はハイレベル「Ｈ」とな
る（同図Ｆに図示）。
点t1で入力信号Ｒがローレベル「Ｌ」となると（同図A,
Bに図示）、ナンド回路NA8の出力信号Ｕはローレベル
「Ｌ」となると共に（同図Ｇに図示）、エクスクルーシ
ブオア回路EX01の出力信号PQ2はハイレベル「Ｈ」とな
る（同図Ｆに図示）。
次に、時点t2で入力信号Ｖがローレベル「Ｌ」となる
と（同図Ｂに図示）、エクスクルーシブオア回路EX01の
出力信号PQ2はローレベル「Ｌ」となるので、ナンド回
路NA8の出力信号Ｕはハイレベル「Ｈ」となる（同図F,G
に図示）。この場合、ナンド回路NA6の出力信号はハイ
レベル「Ｈ」となるが、出力信号PQ2がローレベル
「Ｌ」となるので、ナンド回路NA9の出力信号Ｄはロー
レベル「Ｌ」とはならない（同図Ｈに図示）。
と（同図Ｂに図示）、エクスクルーシブオア回路EX01の
出力信号PQ2はローレベル「Ｌ」となるので、ナンド回
路NA8の出力信号Ｕはハイレベル「Ｈ」となる（同図F,G
に図示）。この場合、ナンド回路NA6の出力信号はハイ
レベル「Ｈ」となるが、出力信号PQ2がローレベル
「Ｌ」となるので、ナンド回路NA9の出力信号Ｄはロー
レベル「Ｌ」とはならない（同図Ｈに図示）。
また、入力信号Ｖがローレベル「Ｌ」となると（同図
Ｂに図示）、ナンド回路NA7の出力信号PQ1はローレベル
「Ｌ」となる（同図Ｅに図示）。そのため、ナンド回路
NA2,NA5の出力信号R1,V1はローレベル「Ｌ」となり、そ
の結果ナンド回路NA7の出力信号PQ1はハイレベル「Ｈ」
となる（同図Ｅに図示）。また、入力信号Ｒがハイレベ
ル「Ｈ」となることにより、ナンド回路NA2の出力信号R
1およびエクスクルーシブオア回路EX01の出力信号PQ2は
ハイレベル「Ｈ」となる（同図C,Fに図示）。さらに、
入力信号Ｖがハイレベル「Ｈ」となることにより、ナン
ド回路NA5の出力信号V1はハイレベル「Ｈ」となると共
に、エクスクルーシブオア回路EX01の出力信号PQ2はロ
ーレベル「Ｌ」となる（同図D,Fに図示）。これによ
り、初期状態に戻る。
Ｂに図示）、ナンド回路NA7の出力信号PQ1はローレベル
「Ｌ」となる（同図Ｅに図示）。そのため、ナンド回路
NA2,NA5の出力信号R1,V1はローレベル「Ｌ」となり、そ
の結果ナンド回路NA7の出力信号PQ1はハイレベル「Ｈ」
となる（同図Ｅに図示）。また、入力信号Ｒがハイレベ
ル「Ｈ」となることにより、ナンド回路NA2の出力信号R
1およびエクスクルーシブオア回路EX01の出力信号PQ2は
ハイレベル「Ｈ」となる（同図C,Fに図示）。さらに、
入力信号Ｖがハイレベル「Ｈ」となることにより、ナン
ド回路NA5の出力信号V1はハイレベル「Ｈ」となると共
に、エクスクルーシブオア回路EX01の出力信号PQ2はロ
ーレベル「Ｌ」となる（同図D,Fに図示）。これによ
り、初期状態に戻る。
また、入力信号R,Vが共にハイレベル「Ｈ」の状態か
ら、時点t3で入力信号Ｖがローレベル「Ｌ」となると
（同図A,Bに図示）、ナンド回路NA9の出力信号Ｄはロー
レベル「Ｌ」となると共に（同図Ｈに図示）、エクスク
ルーシブオア回路EX01の出力信号PQ2はハイレベル
「Ｈ」となる（同図Ｆに図示）。
ら、時点t3で入力信号Ｖがローレベル「Ｌ」となると
（同図A,Bに図示）、ナンド回路NA9の出力信号Ｄはロー
レベル「Ｌ」となると共に（同図Ｈに図示）、エクスク
ルーシブオア回路EX01の出力信号PQ2はハイレベル
「Ｈ」となる（同図Ｆに図示）。
次に、時点t4で入力信号Ｒがローレベル「Ｌ」となる
と（同図Ａに図示）、エクスクルーシブオア回路EX01の
出力信号PQ2はローレベル「Ｌ」となるので、ナンド回
路NA9の出力信号Ｄはハイレベル「Ｈ」となる（同図F,H
に図示）。この場合、ナンド回路NA1の出力信号はハイ
レベル「Ｈ」となるが、出力信号PQ2がローレベル
「Ｌ」となるので、ナンド回路NA8の出力信号Ｕはロー
レベル「Ｌ」とはならない（同図Ｇに図示）。
と（同図Ａに図示）、エクスクルーシブオア回路EX01の
出力信号PQ2はローレベル「Ｌ」となるので、ナンド回
路NA9の出力信号Ｄはハイレベル「Ｈ」となる（同図F,H
に図示）。この場合、ナンド回路NA1の出力信号はハイ
レベル「Ｈ」となるが、出力信号PQ2がローレベル
「Ｌ」となるので、ナンド回路NA8の出力信号Ｕはロー
レベル「Ｌ」とはならない（同図Ｇに図示）。
また、入力信号がローレベル「Ｌ」となると（同図Ａ
に図示）、ナンド回路NA7の出力信号PQ1はローレベル
「Ｌ」となる（同図Ｅに図示）。そのため、ナンド回路
NA2,NA5の出力信号R1,V1はローレベル「Ｌ」となり、そ
の結果ナンド回路NA7の出力信号PQ1はハイレベル「Ｈ」
となる（同図Ｅに図示）。また、入力信号Ｖがハイレベ
ル「Ｈ」となることにより、ナンド回路NA5の出力信号V
1およびエクスクルーシブオア回路EX01の出力信号PQ2は
ハイレベル「Ｈ」となる（同図D,Fに図示）。さらに、
入力信号Ｒがハイレベル「Ｈ」となることにより、ナン
ド回路NA2の出力信号R1はハイレベル「Ｈ」となると共
に、エクスクルーシブオア回路EX01の出力信号PQ2はロ
ーレベル「Ｌ」となる。これにより、初期状態に戻る。
に図示）、ナンド回路NA7の出力信号PQ1はローレベル
「Ｌ」となる（同図Ｅに図示）。そのため、ナンド回路
NA2,NA5の出力信号R1,V1はローレベル「Ｌ」となり、そ
の結果ナンド回路NA7の出力信号PQ1はハイレベル「Ｈ」
となる（同図Ｅに図示）。また、入力信号Ｖがハイレベ
ル「Ｈ」となることにより、ナンド回路NA5の出力信号V
1およびエクスクルーシブオア回路EX01の出力信号PQ2は
ハイレベル「Ｈ」となる（同図D,Fに図示）。さらに、
入力信号Ｒがハイレベル「Ｈ」となることにより、ナン
ド回路NA2の出力信号R1はハイレベル「Ｈ」となると共
に、エクスクルーシブオア回路EX01の出力信号PQ2はロ
ーレベル「Ｌ」となる。これにより、初期状態に戻る。
このように、本例においては、第３図例と同様に、ナ
ンド回路NA8,NA9の出力信号U,Dは入力信号R,Vの位相差
を表す判定信号となる。すなわち、入力信号Ｒの位相が
入力信号Ｖの位相より進んでいるときには、その位相差
に対応した期間だけ出力信号Ｕがローレベル「Ｌ」とな
る。また、入力信号Ｖの位相が入力信号Ｒの位相より進
んでいるときには、その位相差に対応した期間だけ出力
信号Ｄはローレベル「Ｌ」となる。なお、入力信号R,V
の位相が一致しているときには、出力信号U,Dはハイレ
ベル「Ｈ」のままとなる。
ンド回路NA8,NA9の出力信号U,Dは入力信号R,Vの位相差
を表す判定信号となる。すなわち、入力信号Ｒの位相が
入力信号Ｖの位相より進んでいるときには、その位相差
に対応した期間だけ出力信号Ｕがローレベル「Ｌ」とな
る。また、入力信号Ｖの位相が入力信号Ｒの位相より進
んでいるときには、その位相差に対応した期間だけ出力
信号Ｄはローレベル「Ｌ」となる。なお、入力信号R,V
の位相が一致しているときには、出力信号U,Dはハイレ
ベル「Ｈ」のままとなる。
また、本例においては、エクスクルーシブオア回路EX
01の出力信号がナンド回路NA8,NA9に供給されるよにし
たことにより、出力信号U,Dに、第３図例のようにノイ
ズn1,n2（第４図G,Fに図示）が発生することはない。す
なわち、一方の判定信号Ｕがローレベル「Ｌ」の期間中
に他方の判定信号Ｄがローレベル「Ｌ」になることが禁
止されるので、ノイズ発生が防止される。また、他方の
判定信号Ｄがローレベル「Ｌ」の期間中に一方の判定信
号Ｕがローレベル「Ｌ」になることが禁止されるので、
ノイズ発生が防止される。したがって、本例のディジタ
ル位相比較器を使用してディジタルPLLを構成すること
により、PLLの安定性を向上させることができる。
01の出力信号がナンド回路NA8,NA9に供給されるよにし
たことにより、出力信号U,Dに、第３図例のようにノイ
ズn1,n2（第４図G,Fに図示）が発生することはない。す
なわち、一方の判定信号Ｕがローレベル「Ｌ」の期間中
に他方の判定信号Ｄがローレベル「Ｌ」になることが禁
止されるので、ノイズ発生が防止される。また、他方の
判定信号Ｄがローレベル「Ｌ」の期間中に一方の判定信
号Ｕがローレベル「Ｌ」になることが禁止されるので、
ノイズ発生が防止される。したがって、本例のディジタ
ル位相比較器を使用してディジタルPLLを構成すること
により、PLLの安定性を向上させることができる。
［発明の効果］ 以上説明したように、この発明によれば、判定信号に
ノイズが発生することがなくなるので、例えばディジタ
ルPLLに使用することにより、PLLの安定性を向上させる
ことができる。特に、本発明では、一致検出部を設ける
だけで上記の目的を達成できるので、従来例の場合に比
較しても、回路規模は殆ど増大しない。しかも、判定出
力は、論理回路を２段通過するだけで得られるので、従
来と比較しても信号の遅れは全くなく、高速応答性を損
なうことがない。
ノイズが発生することがなくなるので、例えばディジタ
ルPLLに使用することにより、PLLの安定性を向上させる
ことができる。特に、本発明では、一致検出部を設ける
だけで上記の目的を達成できるので、従来例の場合に比
較しても、回路規模は殆ど増大しない。しかも、判定出
力は、論理回路を２段通過するだけで得られるので、従
来と比較しても信号の遅れは全くなく、高速応答性を損
なうことがない。
第１図はこの発明の一実施例を示す構成図、第２図はそ
のタイミングチャート、第３図は従来例の構成図、第４
図はそのタイミングチャートである。 1r,1v……入力端子 1u,1d……出力端子 NA1〜NA9……ナンド回路 EX01……エクスクルーシブオア回路
のタイミングチャート、第３図は従来例の構成図、第４
図はそのタイミングチャートである。 1r,1v……入力端子 1u,1d……出力端子 NA1〜NA9……ナンド回路 EX01……エクスクルーシブオア回路
Claims (1)
- 【請求項１】第１および第２のデジタル信号を入力と
し、上記第１の信号の位相が上記第２の信号の位相より
も進んでいるときには、第１の判定信号を出力し、上記
第２の信号の位相が上記第１の信号の位相よりも進んで
いるときには、第２の判定信号を出力するデジタル位相
比較器であって、 上記第１の信号及び第２の信号が共に第１のレベルにな
ったことに応じて、その出力が上記第１のレベルに遷移
し、上記第１の信号が第２のレベルになったことに応じ
て、その出力が上記第２のレベルに遷移する第１のラッ
チ回路と、 上記第１の信号及び第２の信号が共に第１のレベルにな
ったことに応じて、その出力が上記第１のレベルに遷移
し、上記第２の信号が第２のレベルになったことに応じ
て、その出力が上記第２のレベルに遷移する第２のラッ
チ回路と、 上記第１及び第２の入力信号と上記第１及び第２のラッ
チ回路の出力に基づいて、上記第１及び第２の判定信号
を出力する論理回路部とを備えるとともに、 上記第１及び第２の入力信号のレベルの一致・不一致を
検出する一致・不一致検出回路を設け、該検出回路の出
力により上記論理回路部を制御して、上記第１及び第２
の入力信号のレベルが一致しているときは、上記第１及
び第２の判定信号の出力を禁止する構成としたことを特
徴とするデジタル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208310A JP2581980B2 (ja) | 1989-08-11 | 1989-08-11 | ディジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208310A JP2581980B2 (ja) | 1989-08-11 | 1989-08-11 | ディジタル位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371714A JPH0371714A (ja) | 1991-03-27 |
| JP2581980B2 true JP2581980B2 (ja) | 1997-02-19 |
Family
ID=16554141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208310A Expired - Fee Related JP2581980B2 (ja) | 1989-08-11 | 1989-08-11 | ディジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581980B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263820A (ja) * | 1987-04-21 | 1988-10-31 | Victor Co Of Japan Ltd | デイジタル位相比較器 |
-
1989
- 1989-08-11 JP JP1208310A patent/JP2581980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371714A (ja) | 1991-03-27 |
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Legal Events
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|---|---|---|---|
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