JPS63288518A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS63288518A JPS63288518A JP62124782A JP12478287A JPS63288518A JP S63288518 A JPS63288518 A JP S63288518A JP 62124782 A JP62124782 A JP 62124782A JP 12478287 A JP12478287 A JP 12478287A JP S63288518 A JPS63288518 A JP S63288518A
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- JP
- Japan
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- resistor
- circuit
- time constant
- pll circuit
- frequency
- Prior art date
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- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000004904 shortening Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008094 contradictory effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体集積回路よりなるＰＬＬ回路に関する。
第３図はＰＬＬ回路の従来例のブロック図である。
このＰＬＬ回路は、出力周波数８を分周する分周回路４
と、分周回路４の出力と基準周波数７を人力する位相比
較器１と、抵抗５と容ｆｆ１６よりなるローパスフィル
タ２Ｂと、電圧制御発振器３より構成されている。
と、分周回路４の出力と基準周波数７を人力する位相比
較器１と、抵抗５と容ｆｆ１６よりなるローパスフィル
タ２Ｂと、電圧制御発振器３より構成されている。
上述した従来のＰＬＬ回路のローパスフィルタの時定数
は、各製品において固定した値であり、ロックするまで
の時間を短くすることに重点を置くか、ロック時の系の
雑音を少なくすることに重点を置くか、両方の条件をあ
る程度ずつ満足させるかは、ユーザーの要求に基づき、
その要求によりてローパスフィルタの最適値を決定して
いた。
は、各製品において固定した値であり、ロックするまで
の時間を短くすることに重点を置くか、ロック時の系の
雑音を少なくすることに重点を置くか、両方の条件をあ
る程度ずつ満足させるかは、ユーザーの要求に基づき、
その要求によりてローパスフィルタの最適値を決定して
いた。
（発明が解決しようとする問題点）
ＰＬＬ回路を設計する上で重要なのは。
■ロックするまでの時間が短いこと
■ロック時の系の雑音が少ないこと
があげられるが、これらはローパスフィルタの時定数と
密接な関係がある。ロックするまでの時間を短くしたい
場合、ローパスフィルタの時定数を小さくすれば良いが
、ロック時の系の雑音が多くなる。逆に、ロック時の系
の雑音を少なくしたい場合、ローパスフィルタの時定数
を大きくすれば良いが、ロックするまでの時間が長くな
る欠点がある。つまり、■、■の特性は相反するもので
あるために、同時に満足することは従来のＰＬＬ回路で
は不可能である。
密接な関係がある。ロックするまでの時間を短くしたい
場合、ローパスフィルタの時定数を小さくすれば良いが
、ロック時の系の雑音が多くなる。逆に、ロック時の系
の雑音を少なくしたい場合、ローパスフィルタの時定数
を大きくすれば良いが、ロックするまでの時間が長くな
る欠点がある。つまり、■、■の特性は相反するもので
あるために、同時に満足することは従来のＰＬＬ回路で
は不可能である。
本発明のＰＬＬ回路は、ローパスフィルタの抵抗に並列
に前記抵抗より抵抗値が小さい抵抗が接続され、後者の
抵抗を前者の抵抗に接続し、あるいは接続を解除する切
換回路を有している。
に前記抵抗より抵抗値が小さい抵抗が接続され、後者の
抵抗を前者の抵抗に接続し、あるいは接続を解除する切
換回路を有している。
電源立上げ時、あるいは分周回路の分周比の変化時のロ
ックがはずれている場合には、後者の抵抗を選択しロー
パスフィルタの時定数を切り換え、また、時定数が切り
換わってから一定時間後あるいはロックした時に再び後
者の抵抗を切り離し時定数を切り換えることにより、ロ
ックまでの時間短縮とロック時の雑音減少を同時に実現
できる。
ックがはずれている場合には、後者の抵抗を選択しロー
パスフィルタの時定数を切り換え、また、時定数が切り
換わってから一定時間後あるいはロックした時に再び後
者の抵抗を切り離し時定数を切り換えることにより、ロ
ックまでの時間短縮とロック時の雑音減少を同時に実現
できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＰＬＬ回路の一実施例のブロック図で
ある。
ある。
分周回路４の出力と基準周波数７は位相比較器１へ人力
される。位相比較器１の出力はローパスフィルタ２を介
して電圧制御発振器３へ人力される。ローパスフィルタ
２は抵抗５．９と容量６およびトランスファーゲー）１
０より構成されている。時定数切換信号発生回路５の時
定数切換信号およびインバータ１１によるその反転信号
はトランスファーゲートｌＯへ人力される。電圧制御発
振器３の出力周波数８は分周回路４へ人力されループが
形成される。ここで、ローパスフィルタ２を構成する抵
抗５の抵抗値はロック時の系の雑音を少なくすることを
重視して決定する。また、抵抗９はロックするまでの時
間を短くすることを重視して抵抗５の抵抗値より小さい
値にしておく。
される。位相比較器１の出力はローパスフィルタ２を介
して電圧制御発振器３へ人力される。ローパスフィルタ
２は抵抗５．９と容量６およびトランスファーゲー）１
０より構成されている。時定数切換信号発生回路５の時
定数切換信号およびインバータ１１によるその反転信号
はトランスファーゲートｌＯへ人力される。電圧制御発
振器３の出力周波数８は分周回路４へ人力されループが
形成される。ここで、ローパスフィルタ２を構成する抵
抗５の抵抗値はロック時の系の雑音を少なくすることを
重視して決定する。また、抵抗９はロックするまでの時
間を短くすることを重視して抵抗５の抵抗値より小さい
値にしておく。
次に、本実施例の動作について説明する。
位相比較器１は分周回路４の出力周波数と基準周波数７
の位相あるいは周波数の差を検出し、誤差信号を出す。
の位相あるいは周波数の差を検出し、誤差信号を出す。
誤差信号出力はローパスフィルタ２で積分され、位相差
の量に応じた直流電圧に変換される。その直流電圧が電
圧制御発振器３の出力周波数８を変化させる。電源立上
げ時、あるいは分周回路４の分周比の変化時のロックが
はずれた状態では、時定数切換信号発生回路１２から時
定数切換信号が発生し、トランスファーゲートｌＯをオ
ンさせる。トランスファーゲー）１０がオンするとロー
パスフィルタ２の時定数は抵抗９と容量６で決まるため
、ＰＬＬ回路の応答が速くなる６０ツクされた時、時定
数切換信号発生回路１２から再び時定数切換信号が発生
し、トランスファーゲート１０をオフさせる。トランス
ファーゲート１０がオフするとローパスフィルタ２の時
定数は抵抗５と容量６で決まるため、ＰＬＬ回路の系の
雑音が減少する。
の量に応じた直流電圧に変換される。その直流電圧が電
圧制御発振器３の出力周波数８を変化させる。電源立上
げ時、あるいは分周回路４の分周比の変化時のロックが
はずれた状態では、時定数切換信号発生回路１２から時
定数切換信号が発生し、トランスファーゲートｌＯをオ
ンさせる。トランスファーゲー）１０がオンするとロー
パスフィルタ２の時定数は抵抗９と容量６で決まるため
、ＰＬＬ回路の応答が速くなる６０ツクされた時、時定
数切換信号発生回路１２から再び時定数切換信号が発生
し、トランスファーゲート１０をオフさせる。トランス
ファーゲート１０がオフするとローパスフィルタ２の時
定数は抵抗５と容量６で決まるため、ＰＬＬ回路の系の
雑音が減少する。
なお、時定数切換信号発生回路１２は、ロックがはずれ
た時トランスファーゲートｔｏをオンさせる信号を発生
し、一定時間後にトランスファーゲート１０をオフさせ
る信号を発生させるシステムにしても良い。
た時トランスファーゲートｔｏをオンさせる信号を発生
し、一定時間後にトランスファーゲート１０をオフさせ
る信号を発生させるシステムにしても良い。
第２図は本発明のＰＬＬ回路の他の実施例のブロック図
である。
である。
第１図はローパスフィルタが抵抗と容量のみからなる受
動フィルタを用いた場合の実施例であるのに対し、第２
図は有限な増幅率を持つ演算増幅器を用いた場合の実施
例である。ＰＬＬ回路がロックするまでの時間は演算増
幅器１５に直列に接続される抵抗によって決まるため、
抵抗９をロックするまでの時間短縮を重視して抵抗５の
抵抗値より小さい値にしておく。また、抵抗５と抵抗１
３はロック時の系の雑音減少を重視して決定する。
動フィルタを用いた場合の実施例であるのに対し、第２
図は有限な増幅率を持つ演算増幅器を用いた場合の実施
例である。ＰＬＬ回路がロックするまでの時間は演算増
幅器１５に直列に接続される抵抗によって決まるため、
抵抗９をロックするまでの時間短縮を重視して抵抗５の
抵抗値より小さい値にしておく。また、抵抗５と抵抗１
３はロック時の系の雑音減少を重視して決定する。
電源立上げ時、あるいは分周回路４の分周比の変化時の
ロックがはずれた状態では、時定数切換信号発生回路Ｉ
２から時定数切換信号が発生し、トランスファーゲート
ｌＯをオンさせる。トランスファーゲートｌＯがオンす
ると抵抗９が選択され、抵抗９と容量１４の時定数によ
りＰＬＬ回路の応答が速くなる。ロックされた時、時定
数切換信号発生回路１２から再び時定数切換信号が発生
し、トランスファーゲート１０をオフさせる。トランス
ファーゲートｌＯがオフするとローパスフィルタ２Ａは
抵抗５と抵抗１３と容量１４と演算増幅器１５で構成さ
れるため、ＰＬＬ回路の系の雑音が減少する。
ロックがはずれた状態では、時定数切換信号発生回路Ｉ
２から時定数切換信号が発生し、トランスファーゲート
ｌＯをオンさせる。トランスファーゲートｌＯがオンす
ると抵抗９が選択され、抵抗９と容量１４の時定数によ
りＰＬＬ回路の応答が速くなる。ロックされた時、時定
数切換信号発生回路１２から再び時定数切換信号が発生
し、トランスファーゲート１０をオフさせる。トランス
ファーゲートｌＯがオフするとローパスフィルタ２Ａは
抵抗５と抵抗１３と容量１４と演算増幅器１５で構成さ
れるため、ＰＬＬ回路の系の雑音が減少する。
なお、時定数切換信号発生回路１２は、第１図の実施例
と同様に、ロックがはずれた時トランスファーゲートｌ
Ｏをオンさせる信号を発生し、一定時間後にトランスフ
ァーゲートｌＯをオフさせる信号を発生させるシステム
にしても良い。
と同様に、ロックがはずれた時トランスファーゲートｌ
Ｏをオンさせる信号を発生し、一定時間後にトランスフ
ァーゲートｌＯをオフさせる信号を発生させるシステム
にしても良い。
以上説明したように本発明は、ローパスフィルタの抵抗
に新たに別の抵抗を接続し、その抵抗の選択回路を設け
ることにより、ロックするまでの時間を短くし、かつロ
ック時の系の雑音を少なくすることができる効果がある
。従来、ロックするまでの時間の短縮とロック時の系の
雑音の減少は相反する特性であり同時に満足することは
不可能であったが、本発明により２つの特性を同時に満
足することが可能となったことは非常に大きな効果であ
る。
に新たに別の抵抗を接続し、その抵抗の選択回路を設け
ることにより、ロックするまでの時間を短くし、かつロ
ック時の系の雑音を少なくすることができる効果がある
。従来、ロックするまでの時間の短縮とロック時の系の
雑音の減少は相反する特性であり同時に満足することは
不可能であったが、本発明により２つの特性を同時に満
足することが可能となったことは非常に大きな効果であ
る。
第１図、第２図は本発明のＰＬＬ回路の一実施例のブロ
ック図、第３図は従来例のブロック図である。 １・・・位相比較器、 ２．２Ａ−・・ローパスフィルタ、 ３・・・電圧制御発振器、 ４・・・分周回路、５．１
３−・・ロック時の雑音減少を重視した抵抗、６．１４
−・・容量、 ７・・・基準周波数、８・・・出
力周波数、 ９・・・ロックするまでの時間短縮を考慮した抵抗値の
小さい抵抗、 １０−・・トランスファーゲート、 １１・・・インバータ、 １２・・・時定数切換信号発生回路、 １５・・・演算増幅器。
ック図、第３図は従来例のブロック図である。 １・・・位相比較器、 ２．２Ａ−・・ローパスフィルタ、 ３・・・電圧制御発振器、 ４・・・分周回路、５．１
３−・・ロック時の雑音減少を重視した抵抗、６．１４
−・・容量、 ７・・・基準周波数、８・・・出
力周波数、 ９・・・ロックするまでの時間短縮を考慮した抵抗値の
小さい抵抗、 １０−・・トランスファーゲート、 １１・・・インバータ、 １２・・・時定数切換信号発生回路、 １５・・・演算増幅器。
Claims (1)
- 【特許請求の範囲】 ＰＬＬ回路において、 ローパスフィルタの抵抗に並列に前記抵抗より抵抗値が
小さい抵抗が接続され、後者の抵抗を前者の抵抗に接続
し、あるいは接続を解除する切換回路を有することを特
徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124782A JPS63288518A (ja) | 1987-05-20 | 1987-05-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124782A JPS63288518A (ja) | 1987-05-20 | 1987-05-20 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288518A true JPS63288518A (ja) | 1988-11-25 |
Family
ID=14893983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124782A Pending JPS63288518A (ja) | 1987-05-20 | 1987-05-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466067B2 (en) | 2000-08-04 | 2002-10-15 | Nec Corporation | PLL circuit with shortened lock-up time |
| KR100798768B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 최적화된 저역통과여파기를 갖는 ｐｌｌ회로 |
| JP2010200383A (ja) * | 1998-08-07 | 2010-09-09 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
-
1987
- 1987-05-20 JP JP62124782A patent/JPS63288518A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010200383A (ja) * | 1998-08-07 | 2010-09-09 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
| JP2010233248A (ja) * | 1998-08-07 | 2010-10-14 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
| US6466067B2 (en) | 2000-08-04 | 2002-10-15 | Nec Corporation | PLL circuit with shortened lock-up time |
| KR100798768B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 최적화된 저역통과여파기를 갖는 ｐｌｌ회로 |
| US7864910B2 (en) | 2006-06-29 | 2011-01-04 | Hynix Semiconductor Inc. | Phase locked loop |
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