JP6227952B2 - 位相同期回路、位相同期方法及びプログラム - Google Patents

Description

本発明は、位相同期回路、位相同期方法及びプログラムに関する。

入力信号と出力信号とを同期させる位相同期回路において、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）における同期（周波数引き込み）に要する時間を短縮する技術が知られている。

特許文献１には、三角波型位相比較器を含む位相同期回路において、ＶＣＯに対して、入力信号と出力信号との同期に必要な情報（信号）に相反する情報（信号）を伝達せず、必要な情報（信号）のみを伝達することにより、同期に必要な時間を短縮する技術が開示されている。

図１５は、特許文献１に記載の位相同期回路の構成を示す図である。図１５に示すように、特許文献１に記載の位相同期回路は、三角波型位相比較器１００と、ループフィルタ１０１と、ＶＣＯ１０２とを含む。特許文献１において、三角波型位相比較器１００は、入力信号１０３と、出力信号１０４の位相差を検出し、位相差信号１０５を出力する。ループフィルタ１０１は、この位相差信号１０５に含まれる直流成分及び位相に対応する低域通過信号１０６を出力する。ＶＣＯ１０２は、低域通過信号１０６によって発振周波数を制御する。

図１６は、特許文献１に記載の位相同期回路に含まれる三角波型位相比較器１００から出力される信号の特性を示す図である。特許文献１に記載のように、図１６に示される三角波特性において、０〜π／２及び３π／２〜２πの信号成分は、ＶＣＯからの出力信号を入力信号と遠ざけようとする信号成分（三角波の負となる部分）である。そのため、０〜π／２及び３π／２〜２πの信号成分を用いると、同期に要する時間が長くなってしまう。

そこで、特許文献１の位相同期回路は、三角波型位相比較器１００から出力される位相差信号１０５の特性が３π／２になった時点を検出し、その時点で回路の切り替え等を実行し、当該３π／２からπ／２へと位相ジャンプを行う。その結果、当該位相同期回路では、０〜π／２及び３π／２〜２πの信号成分以外の三角波の正の部分だけをＶＣＯに入力し、発振周波数を制御している。したがって、特許文献１に記載の位相同期回路は、同期に要する時間を短縮できる。

また、特許文献２にも、三角波型位相比較器を含む位相同期回路において、特許文献１と同様に、三角波型位相比較器から出力される信号の特性が３π／２になった時点で、π／２に位相ジャンプを行う技術を開示する。これにより、特許文献２に記載の位相同期回路も、特許文献１に記載の位相同期回路と同様に、同期に要する時間を短縮することができる。

特開平４−９２５１２号公報 特開平８−３４０２５３号公報

上記のとおり、特許文献１及び２に記載の位相同期回路では、三角波型位相比較器から出力される信号の特性が３π／２になったときに、当該３π／２からπ／２へと位相ジャンプを行っている。すなわち、特許文献１及び２に記載の位相同期回路は、π／２〜３π／２の範囲の信号をＶＣＯに入力して、同期を実行している。

しかしながら、三角波型位相比較器から出力される信号の特性における３π／２及びπ／２の付近は、過渡変動を含んでいる。過渡変動の領域は信号が安定していないため、ＶＣＯにおける発振周波数の制御には適さない信号である。

すなわち、特許文献１及び２に記載の位相同期回路は、三角波型位相比較器の出力信号における３π／２及びπ／２の付近の成分、つまり、ＶＣＯにおける発振周波数の制御には適さない信号を当該ＶＣＯに入力しており、その分、同期に要する時間が増大してしまうという問題がある。

本発明の目的は、上記課題を解決し、位相同期回路に含まれるＶＣＯに対して、過渡変動を含む信号を入力せず、当該ＶＣＯにおける信号の同期に要する時間を短縮できる位相同期回路等を提供することである。

本発明の位相同期回路は、入力信号が入力され出力信号が出力される位相同期回路であって、前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力する位相弁別器と、前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力する発振部と、前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記位相差が減少するように、かつ、前記低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力するスイッチとを備えていることを特徴とする。

本発明の位相同期方法は、入力信号が入力され出力信号が出力される位相同期回路において、前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力し、前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力し、前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記位相差が減少するように、かつ、前記低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力することを特徴とする。

本発明のプログラムは、入力信号が入力され出力信号が出力される位相同期回路において、前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力する処理と、前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力する処理と、前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記位相差が減少するように、かつ、前記低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力する処理とをコンピュータに実行させることを特徴とする。

本発明は、位相同期回路に含まれるＶＣＯに対して、過渡変動を含む信号を入力せず、当該ＶＣＯにおける信号の同期に要する時間を短縮可能な位相同期回路等を提供できるという効果がある。

本発明の第１の実施形態における位相同期回路の構成例を示す図である。 本発明の第１の実施形態における信号２ａと、信号５ａ、５ｂ、６ａ、６ｂ、８ａ及び８ｂの関係を示す図である。 本発明の第１の実施形態における信号２ａと、信号５ｃ、５ｄ、６ｃ、７ａ、７ｂ、８ｃ及び８ｄの関係を示す図である。 本発明の第１の実施形態における信号３ａ、信号３ｄ及び信号４ａの関係を示す図である。 本発明の第１の実施形態における信号３ｂ、信号３ｃ及び信号４ｂの関係を示す図である。 本発明の第１の実施形態における信号３ｂ、信号３ｃ、信号３ｅ及び信号４ｃの関係を示す図である。 本発明の第１の実施形態における信号３ａ、信号３ｆ、信号３ｄ及び信号４ｄの関係を示す図である。 本発明の第１の実施形態における信号２ａ、信号６ａと信号４ｃ、信号６ｂと信号４ａ、信号８ａと信号４ｂ、及び、信号８ｂと信号４ｄ信号の関係を示す図である。 本発明の第１の実施形態におけるＳＷ２１が信号６ａを出力するように切り替えた場合の、信号６ａ、信号４ｃ、信号２ａ’を示す図である。 本発明の第１の実施形態におけるＷ２１が信号６ｂを出力するように切り替えた場合の、信号６ｂ、信号４ａ、信号２ａ’を示す図である。 本発明の第１の実施形態におけるＳＷ２１が信号８ａを出力するように切り替えた場合の、信号８ａ、信号４ｂ、信号２ａ’を示す図である。 本発明の第１の実施形態におけるＳＷ２１が信号８ｂを出力するように切り替えた場合の、信号８ｂ、信号４ｄ、信号２ａ’を示す図である。 本発明の第２の実施形態における位相同期回路の構成例を示す図である。 本発明の第３の実施形態における位相同期回路の構成例を示す図である。 特許文献１に記載の位相同期回路の構成例を示す図である。 特許文献１に記載の位相同期回路に含まれる三角波型位相比較器から出力される信号の特性を示す図である。

＜第１の実施形態＞
本発明の第１の実施形態について、図面を用いて説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

図１は、本発明の第１の実施形態における、位相同期回路の構成例を示す図である。また、図２は、図１に示す位相同期回路における、入力信号Ｙ_ＩＮを三角波位相比較器１０−１に入力した場合の信号２ａ、信号５ａ、５ｂ、６ａ、６ｂ、８ａ及び８ｂの関係を示す図である。

なお、本発明の第１の実施形態の位相同期回路では、図１に示すように、位相比較器１０と、ループフィルタ１１とは異なる構成であるが、当該位相比較器１０とループフィルタ１１とを含む位相弁別器（図１には図示していない）を設けるように構成してもよい。

本発明の第１の実施形態において、位相同期回路は、入力信号Ｙ_ＩＮを出力信号Ｙ_ＯＵＴに同期させるための回路である。位相同期回路は、入力信号Ｙ_ＩＮと、出力信号Ｙ_ＯＵＴと位相差を一定の大きさ（例えば、π／２）で安定させるための回路である。

なお、図２に示す信号２ａは、ループフィルタ１１−１の出力信号であり、本来は、位相比較器１０−１から入力された信号の直流成分を積分した波形となるが、以下の説明では、ＶＣＯ（２）１７−１又はＶＣＯ（４）１９の出力信号と同様の波形として記載する。

特許文献１及び２に記載のとおり、図２に示す信号２ａのうち０〜π／２及び３π／２〜５π／２の信号成分は、ＶＣＯからの出力信号を入力信号と遠ざけようとする信号成分（三角波の負となる部分）である。すなわち、図２に示す信号２ａのうち０〜π／２及び３π／２〜５π／２の信号成分は、ＶＣＯにおける発振周波数の制御には適さない信号である。したがって、出力信号Ｙ_ＯＵＴを入力信号Ｙ_ＩＮに早く追随させるためには、ＶＣＯ（２）１７及びＶＣＯ（４）１９に対して、信号２ａのうちπ／２〜３π／２の信号成分を入力させることが必要である。

さらに、本発明の第１の実施形態では、信号２ａのうちπ／２及び３π／２付近の過渡変動が含まれる信号成分についても、ＶＣＯにおける発振周波数の制御には適さない信号であるため、ＶＣＯ（２）１７及びＶＣＯ（４）１９には入力しない。

すなわち、本発明の第１の実施形態では、信号２ａのうち３π／４〜５π／４の信号成分をＶＣＯ（２）１７及びＶＣＯ（４）１９に対して入力するようにして、出力信号Ｙ_ＯＵＴを入力信号Ｙ_ＩＮに短時間で追随させる。なお、本発明の第１の実施形態における位相同期回路は、例えば、入力信号Ｙ_ＩＮの数十周期〜数千周期分程度の時間をかけて、出力信号Ｙ_ＯＵＴを入力信号Ｙ_ＩＮに追随させる。

図１に示すように、本発明の第１の実施形態における位相同期回路は、位相比較器１０−１〜１０−４（以下、特に区別する必要が無い場合は「位相比較器１０」と記載する）を含む。位相比較器１０は、入力された２つの信号の位相差を検出し、位相差信号を出力する。位相比較器１０は、例えば、三角波型位相比較器である。三角波型位相比較器は、三角波特性により、入力された２つの位相差を出力する。

本発明の第１の実施形態において、位相比較器１０への入力信号Ｙ_ＩＮは、例えば、基準となる信号（以下、「基準信号」と記載する）である。基準信号は、例えば、周波数の変動が少ない信号である。位相比較器１０は、入力信号Ｙ_ＩＮと、他の入力信号との位相差を検出し、当該位相差に応じた出力信号を出力する。

また、当該位相同期回路は、ループフィルタ１１−１〜１１−４（以下、特に区別する必要が無い場合は「ループフィルタ１１」と記載する）を含む。ループフィルタ１１は、位相比較器１０が出力した電圧波形１ａを入力として、当該電圧波形１ａに含まれる直流成分及びビート波形を出力する。ループフィルタ１１は、例えばローパスフィルタでありＶＣＯ（２）１７及びＶＣＯ（４）に入力する信号の電圧の変化を平坦にすることにより、当該ＶＣＯ（２）１７及びＶＣＯ（４）１９の誤動作を防止する。なお、図２に示す信号２ａは、ループフィルタ１１−１の出力信号であり、本来は、入力信号１ａの直流成分を積分した波形となるが、本発明の第１の実施形態では、ＶＣＯ（２）１７−１又はＶＣＯ（４）１９の出力信号と同様の波形として説明する。

ルーパスフィルタ１１−１は、例えば、信号１ａを入力すると、図２に示す波形である信号２ａを出力する。

また、当該位相同期回路は、比較器１２−１〜１２−４（以下、特に区別する必要が無い場合は「比較器１２」と記載する）を含む。比較器１２は、所定の閾値以上の信号に対して「１」を出力し、所定の閾値未満の信号に対して「０」を出力する装置である。

また、当該位相同期回路は、ＶＣＯ（２）１７−１及び１７−２とＶＣＯ（４）１（以下、特に区別する必要が無い場合は、「ＶＣＯ」と記載する）を含む。ＶＣＯは、入力された信号の電圧によって、発振する信号の周波数を変えることが可能な発振器である。ＶＣＯは、例えば、入力された信号の電圧が高いと、発振周波数が高くなる。

本発明の第１の実施形態において、ＶＣＯは、予め把握している入力信号Ｙ_ＩＮの周波数の範囲に基づいて、当該入力信号Ｙ_ＩＮの周波数の２倍又は４倍の周波数の範囲の信号を発振可能な発振器である。なお、本発明の第１の実施形態において、入力信号Ｙ_ＩＮは、例えば基準信号であり、周波数の範囲が予め把握できる。

ＶＣＯ（２）１７−１及び１７−２は、入力信号Ｙ_ＩＮの周波数の２倍の周波数の信号を発振する発振器である。ＶＣＯ（４）１９は、入力信号Ｙ_ＩＮの周波数の４倍の周波数の信号を発振する発振器である。

また、当該位相同期回路は、２分周回路１８−１〜１８−４（以下、特に区別する必要が無い場合は「２分周回路１８」と記載する）と、４分周回路２０とを含む。分周回路は、入力された信号の周波数を分割する（下げる）回路である。２分周回路１８は、周波数を１／２にする。４分周回路２０は、周波数を１／４にする。

また、当該位相同期回路は、インバータ１５−１〜１５−７（以下、特に区別する必要が無い場合は「インバータ１５」と記載する）を含む。インバータ１５は、入力された信号を反転する。

また、当該位相同期回路は、ＡＮＤ回路１３−１〜１３−３（以下、特に区別する必要が無い場合は「ＡＮＤ回路１３」と記載する）を含む。ＡＮＤ回路１３は、２個以上の入力端子と１個の出力端子を備え、全ての入力端子に信号が加えられたときだけ、出力端子に出力信号が現れる回路である。

また、当該位相同期回路は、ＮＡＮＤ回路１４を含む。ＮＡＮＤ回路１４は、２個以上の入力端子と１個の出力端子を備え、全ての入力端子に信号が加えられたときだけ、出力端子に出力信号が現れず、少なくとも１個の入力端子に信号が加わらないときに、出力信号が現れる回路である。

本発明の第１の実施形態の位相同期回路は、制御回路１６と、スイッチ（ＳＷ）２１とを含む。制御回路１６は、入力された信号４ａ、４ｂ、４ｃ及び４ｄを、ＳＷ２１に出力する。

ＳＷ２１は、入力された信号４ａ、４ｂ、４ｃ及び４ｄのそれぞれの立ち上がりを検知し、当該立ち上がりを検知した信号に基づいて、出力する信号を切り替える。ＳＷ２１は、信号４ａの立ち上がりを検知したことに応じて、出力する信号を６ｂに切り替える。また、ＳＷ２１は、信号４ｂの立ち上がりを検知したことに応じて、出力する信号を８ａに切り替える。また、ＳＷ２１は、信号４ｃの立ち上がりを検知したことに応じて、出力する信号を６ａに切り替える。さらに、ＳＷ２１は、信号４ｄの立ち上がりを検知したことに応じて、出力する信号を８ｂに切り替える。

図２は、上述した通り、図１に示す位相同期回路における、信号２ａと、信号５ａ、５ｂ、６ａ、６ｂ、８ａ及び８ｂの関係を示す図である。

上述したとおり、図２に示す信号２ａは、本来は、入力信号１ａの直流成分を積分した波形となるが、本発明の第１の実施形態では、ＶＣＯ（２）１７−１又はＶＣＯ（４）１９の出力信号と同様の波形として説明する。

図２に示すように、信号２ａをＶＣＯ（２）１７−１に入力すると、周波数が２倍である信号５ａが出力される。信号５ａをインバータ１５−３に入力すると、反転されて信号５ｂが出力される。

図２に示すように、信号５ａを２分周回路１８−１に入力すると、周波数が１／２となる信号６ａが出力される。また、信号５ｂを２分周回路１８−２に入力すると、周波数が１／２となる信号６ｂが出力される。

図２に示すように、信号６ａをインバータ１５−５に入力すると、反転されて信号８ａが出力される。また、信号６ｂをインバータ１５−６に入力すると、反転されて信号８ｂが出力される。

本発明の第１の実施形態の位相同期回路では、図２に示すように、信号２ａに対して、信号６ｂの位相はπ／２遅く、信号８ａの位相はπ遅く、信号８ｂの位相は３π／２遅い。ただし、ＶＣＯが位相の同期処理を実行するので、信号６ａ、信号６ｂ、信号８ａ及び信号８ｂは、信号２ａに比べて、位相の遅れが補償されている。したがって、実際は、信号６ｂ、信号８ａ及び信号８ｂの位相の遅れは、信号２ａに対して、それぞれπ／２、π及び３π／２よりも小さい値となっている。

本発明の第１の実施形態において、ＳＷ２１は、図２に示す信号６ａ、６ｂ、８ａ及び８ｂのいずれかを出力する。

図３は、図１に示す位相同期回路における、信号２ａと、信号５ｃ、５ｄ、６ｃ、７ａ、７ｂ、８ｃ及び８ｄの関係を示す図である。図３に示すように、信号２ａをＶＣＯ（４）１９に入力すると、周波数が４倍である信号５ｃが出力される。信号５ｃをインバータ１５−４に入力すると、反転されて信号５ｄが出力される。

図３に示すように、信号５ｄを４分周回路２０に入力すると、周波数が１／４となる信号６ｃが出力される。

図３に示すように、信号６ｃをＶＣＯ（２）１７−２に入力すると、周波数が２倍である信号７ａが出力される。信号７ａをインバータ１５−７に入力すると、反転されて信号７ｂが出力される。

図３に示すように、信号７ａを２分周回路１８−３に入力すると、周波数が１／２となる信号８ｃが出力される。信号７ｂを２分周回路１８−４に入力すると、周波数が１／２となる信号８ｄが出力される。

本発明の第１の実施形態の位相同期回路では、図３に示すように、信号８ｃの位相はπ／４遅く、信号８ｄの位相は３π／４遅い。

図４は、図１に示す位相同期回路における、信号３ａ、信号３ｄ及び信号４ａの関係を示す図である。信号３ａは、入力信号Ｙ_ＩＮと位相差が無い信号である。信号３ｄは、信号入力信号Ｙ_ＩＮと、入力信号Ｙ_ＩＮに比べて位相が３π／４遅い信号８ｄとを入力とした場合の、位相比較器１０−４からの出力信号である。すなわち、信号３ｄは、入力信号Ｙ_ＩＮに対して位相が３π／４遅い信号である。

そのため、信号３ａと信号３ｄとをＡＮＤ１３−１に入力すると、図４に示すように、両者の信号が入力されている「５π／４〜３π／２」において、信号が出力される。したがって、信号４ａは、図４に示すように、５π／４において立ち上がる波形となる。

図５は、図１に示す位相同期回路における、信号３ｂ、信号３ｃ及び信号４ｂの関係を示す図である。信号３ｂは、入力信号Ｙ_ＩＮと、入力信号Ｙ_ＩＮに対して位相がπ／４遅い信号８ｃとを入力とした場合の、位相比較器１０−２からの出力信号である。すなわち、信号３ｂは、入力信号Ｙ_ＩＮに対して位相がπ／４遅い信号である。また、信号３ｃは、入力信号と、入力信号Ｙ_ＩＮに対して位相がπ遅い信号６ｂとを入力とした場合の、位相比較器１０−３からの出力信号である。すなわち、信号３ｃは、入力信号Ｙ_ＩＮに対して位相がπ遅い信号である。

そのため、信号３ｂと信号３ｃとをＮＡＮＤ１４に入力すると、図５に示すように、両者の信号の少なくとも１つが入力されている「７π／４〜２π」において、信号が出力される。したがって、信号４ｂは、図５に示すように、７π／４において立ち上がる波形となる。

図６は、図１に示す位相同期回路における、信号３ｂ、信号３ｃ、信号３ｅ及び信号４ｃの関係を示す図である。信号３ｅは、信号３ｃをインバータ１５−１に入力し、反転させた信号である。したがって、信号３ｅは、入力信号Ｙ_ＩＮに対して位相が３π／２遅い信号となる。

そのため、信号３ｂと信号３ｅとをＡＮＤ１３−２に入力すると、図６に示すように、両者の信号が入力されている「３π／４〜π」において、信号が出力される。したがって、信号４ｃは、図６に示すように、３π／４において立ち上がる波形となる。

図７は、図１に示す位相同期回路における、信号３ａ、信号３ｆ、信号３ｄ及び信号４ｄの関係を示す図である。信号３ｆは、信号３ａをインバータ１５−２に入力し、反転させた信号である。したがって、信号３ｆは、入力信号Ｙ_ＩＮに対して位相がπ遅い信号となる。

そのため、信号３ｄと信号３ｆとをＡＮＤ１３−３を入力すると、図７に示すように、両者の信号が入力されている「π／４〜π／２」において、信号が出力される。したがって、信号４ｄは、図７に示すように、５π／４において立ち上がる波形となる。

図８は、図１に示す位相同期回路における、信号２ａ、信号６ａと信号４ｃ、信号６ｂと信号４ａ、信号８ａと信号４ｂ、及び、信号８ｂと信号４ｄ信号の関係を示す図である。

上述したとおり、ＳＷ２１は、入力された信号４ａ、４ｂ、４ｃ及び４ｄのそれぞれの立ち上がりを検知し、出力する信号を切り替える。

図９は、信号４ｃが立ち上がるタイミング（３π／４において立ち上がる）で、ＳＷ２１が信号６ａを出力するように切り替えた場合の、信号６ａ、信号４ｃ、信号１ａ’、信号２ａ’を示す図である。

信号６ａは、信号２ａと位相差がない信号である。したがって、当該信号６ａを出力信号Ｙ_ＯＵＴとして位相比較器１０−１に入力し、ループフィルタ１１−１に入力すると、図９にしめす出力信号２ａ’が出力される。図９に示すように、信号２ａ’は、図２に示す信号２ａと同じ波形となる。

ここで、当該信号２ａ’をＶＣＯに入力し続けると、図９における３π／２の付近及び３π／２〜５π／２の範囲の信号２ａ’、すなわちＶＣＯにおける発振周波数の制御には適さない信号を当該ＶＣＯに入力することになり、その分、同期に要する時間が増大してしまう
そこで、本発明の第１の実施形態では、信号４ａが立ち上がるタイミング（５π／４において立ち上がる）で、ＳＷ２１が信号６ｂを出力するように切り替える。

図１０は、信号４ａが立ち上がり、ＳＷ２１が信号６ｂを出力するように切り替えた場合の、信号６ｂ、信号４ａ、信号２ａ’を示す図である。信号６ｂは、信号２ａに対して位相がπ／２遅れている。すなわち、信号６ｂは、入力信号Ｙ_ＩＮから、信号２ａよりもさらにπ／２だけ位相が遅れている。したがって、当該信号６ｂが、出力信号Ｙ_ＯＵＴとして位相比較器１０−１に入力すると、ループフィルタ１１−１の出力信号２ａ’は、図１０に示す波形となり、三角波型位相比較器の三角波特性のうち、三角波の正の部分だけをＶＣＯに入力することができる。

しかし、図１０に示す信号２ａ’をＶＣＯに入力し続けると、図１０の信号２’における２π付近及び２π〜３πの範囲の信号２ａ’、すなわちＶＣＯにおける発振周波数の制御には適さない信号を当該ＶＣＯに入力することになり、その分、同期に要する時間が増大してしまう
そこで、本発明の第１の実施形態では、信号４ｂが立ち上がるタイミング（７π／４において立ち上がる）で、ＳＷ２１が信号８ａを出力するように切り替える。

図１１は、信号４ｂが立ち上がり、ＳＷ２１が信号８ａを出力するように切り替えた場合の、信号８ａ、信号４ｂ、信号２ａ’を示す図である。信号８ａは、信号２ａに対して位相が３π／２遅れている。すなわち、信号８ａは、入力信号Ｙ_ＩＮから、信号２ａよりもさらに３π／２だけ位相が遅れている。したがって、当該信号８ａが、出力信号Ｙ_ＯＵＴとして位相比較器１０−１に入力すると、ループフィルタ１１−１の出力信号２ａ’は、図１１に示す波形となる。したがって、図１１の２ａ’のうち矢印で示す範囲がＶＣＯに入力されるため、三角波型位相比較器の三角波特性のうち、三角波の正の部分だけをＶＣＯに入力することができる。

しかし、図１１に示す信号２ａ’をＶＣＯに入力し続けると、図１１の信号２’における５π／２付近及び５π／２〜７π／２の範囲の信号２ａ’、すなわちＶＣＯにおける発振周波数の制御には適さない信号を当該ＶＣＯに入力することになり、その分、同期に要する時間が増大してしまう
そこで、本発明の第１の実施形態では、信号４ｂが立ち上がるタイミング（９π／４において立ち上がる）で、ＳＷ２１が信号８ｂを出力するように切り替える。

図１２は、信号４ｂが立ち上がり、ＳＷ２１が信号８ｂを出力するように切り替えた場合の、信号８ｂ、信号４ｄ、信号２ａ’を示す図である。信号８ｂは、信号２ａに対して位相が５π／２遅れている。すなわち、信号８ａは、入力信号Ｙ_ＩＮから、信号２ａよりもさらに５π／２だけ位相が遅れている。したがって、当該信号８ａが、出力信号Ｙ_ＯＵＴとして位相比較器１０−１に入力すると、ループフィルタ１１−１の出力信号２ａ’は、図１２に示す波形となる。したがって、図１２の２ａ’のうち矢印で示す範囲がＶＣＯに入力されるので、三角波型位相比較器の三角波特性のうち、三角波の正の部分だけをＶＣＯに入力することができる。

上述した通り、図２に示す信号２ａのうち０〜π／２及び３π／２〜２πの信号成分は、ＶＣＯ（２）１７及びＶＣＯ（４）１９における発振周波数の制御には適さない信号であり、当該信号を当該ＶＣＯに入力すると、同期に要する時間が増大してしまう。したがって、出力信号Ｙ_ＯＵＴを入力信号Ｙ_ＩＮに早く追随させるためには、ＶＣＯ（２）１７及びＶＣＯ（４）１９に対して、信号２ａのうちπ／２〜３π／２の信号成分を入力させることが必要である。

さらに、本発明の第１の実施形態では、信号２ａのうちπ／２及び３π／２付近の過渡変動が含まれる信号成分についても、ＶＣＯにおける発振周波数の制御には適さない信号であることから、ＶＣＯ（２）１７及びＶＣＯ（４）１９に対して入力しない。

そこで、本発明の第１の実施形態では、信号２ａの３π／４〜５π／４の信号成分に該当する信号成分をＶＣＯ（２）１７及びＶＣＯ（４）１９に対して入力するようにして、出力信号Ｙ_ＯＵＴを入力信号Ｙ_ＩＮに追随させる。

＜第２の実施形態＞
本発明の第２の実施形態について、図面を用いて説明する。なお、本発明の第２の実施形態において、本発明の第１の実施形態と同様の構成については、説明を省略する。

図１３は、本発明の第２の実施形態における位相同期回路の構成例を示す図である。

図１３に示すように、本発明の第２の実施形態における位相同期回路は、入力信号が入力され出力信号が出力される回路である。そして、当該位相同期回路は、位相弁別器１と、ＳＷ２１と、ＶＣＯ（発振部）１７０とを含む。なお、位相弁別器１は、本発明の第１の実施形態における位相比較器１０と、ループフィルタ１１とを含む手段として機能する。また、ＶＣＯ１７０は、本発明の第１の実施形態におけるＶＣＯ（２）１７又はＶＣＯ（４）１９に対応する。

位相弁別器１は、当該入力信号と当該出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力する。

ＶＣＯ（発振部）１７０は、当該低域通過信号のレベルに対応する発振周波数を有する発振信号を出力する。

ＳＷ２１は、当該発振信号とπ／２の整数倍の位相差を有する複数の信号から、当該位相差が減少するように、かつ、当該低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力する。

上記のとおり、本発明の第２の実施形態において、ＳＷ２１は、当該発振信号とπ／２の整数倍の位相差を有する複数の信号から、当該位相差が減少するように、かつ、当該低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力する。したがって、本発明の第２の実施形態では、位相同期回路に含まれるＶＣＯに対して、過渡変動を含む信号を入力せず、当該ＶＣＯにおける信号の同期に要する時間を短縮できる位相同期回路等を提供することができる。

＜第３の実施形態＞
本発明の第３の実施形態について、図面を用いて説明する。なお、本発明の第３の実施形態において、上記の各実施形態と同様の構成については、説明を省略する。

図１４は、本発明の第３の実施形態における位相同期回路の構成例を示す図である。

図１４に示すように、本発明の第２の実施形態における位相同期回路は、入力信号が入力され出力信号が出力される回路である。そして、図１４に示すように、本発明の第２の実施形態における位相同期回路は、制御回路１６と、位相弁別器１と、ＳＷ２１と、ＶＣＯ（発振部）１７０とを含む。なお、ＶＣＯ１７０は、本発明の第１の実施形態におけるＶＣＯ（２）１７又はＶＣＯ（４）１９に対応する。

図１４に示すように、本発明の第２の実施形態において、位相弁別器１は、位相比較器１０と、ループフィルタ１１とを含み、当該入力信号と当該出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力する。

ＳＷ２１は、例えば、当該発振信号と同位相の第１の信号、当該発振信号から位相がπ／２遅れた第２の信号、当該発振信号から位相がπ遅れた第３の信号及び当該発振信号から位相が３π／２遅れた第４の信号のいずれかを、当該出力信号として選択する。

ＳＷ２１は、例えば、当該第１乃至第４の信号のうち当該出力信号として選択する信号を、当該制御回路からの制御信号に基づいて、当該第１乃至第４の信号のいずれかに切り替える。

ＳＷ２１は、例えば、当該制御信号を入力する毎に、当該第１の信号から当該第２の信号へ、当該第２の信号から当該第３の信号へ、当該第３の信号から当該第４の信号へ、又は、当該第４の信号から当該第１の信号へ、当該出力信号として選択する信号を切り替える。

ＳＷ２１は、例えば、当該制御信号を入力する毎に、当該第１の信号から当該第２の信号へ、当該第２の信号から当該第３の信号へ、当該第３の信号から当該第４の信号へ、又は、当該第４の信号から当該第１の信号へ、当該出力信号として選択する信号を切り替える。

本発明の第３の実施形態において、ＶＣＯ（発振部）１７０は、例えば、当該位相差信号の周波数を２倍にした発振信号を発振する。

ここで、本発明の第３の実施形態において、当該第１の信号は、当該発振信号を、周波数を２分割する２分周回路に入力して得た信号であり、当該第２の信号は、当該発振信号を当該２分周回路に入力して得た信号を反転させた信号である。また、当該第３の信号は、当該発振信号を反転させた信号を、当該２分周回路に入力して得た信号であり、当該第４の信号は、当該発振信号を反転させた信号を、当該２分周回路に入力して得た信号を反転させた信号である。

本発明の第３の実施形態において、制御回路１６は、所定の間隔で制御信号を出力する。

制御回路１６は、例えば、当該位相差からπ／４減じたタイミングで当該制御信号の出力を開始し、当該開始後はπ／２毎に、当該制御信号を出力する。

制御回路１６は、例えば、当該位相差信号と、当該位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第１の制御信号を出力する。また、制御回路１６は、例えば、当該位相差信号との位相差がπ／４の信号と、当該位相差信号との位相差がπ／２との信号とをＮＡＮＤ回路に入力し、当該ＮＡＮＤ回路から出力された第２の制御信号を出力する。制御回路１６は、例えば、当該位相差信号との位相差がπ／４の信号と、当該位相差信号との位相差がπ／２との信号を反転させた信号とをＡＮＤ回路に入力して得た第３の制御信号を出力する。また、制御回路１６は、例えば、当該位相差信号を反転させた信号と、当該位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第４の制御信号を出力する。

なお、ＳＷ２１は、例えば、当該第１乃至第４の制御信号のいずれかが立ち上がったことに応じて、当該立ち上がった制御信号に対応する当該第１乃至第４の信号のいずれかを当該出力として選択する。また、ＳＷ２１は、例えば、当該第１の制御信号と当該第２の信号とを対応付け、当該第２の制御信号と当該第３の信号とを対応付け、当該第３の制御信号と当該第１の信号とを対応付け、かつ、当該第４の制御信号と当該第４の信号とを対応付ける。

上記のとおり、本発明の第３の実施形態において、ＳＷ２１は、当該発振信号とπ／２の整数倍の位相差を有する複数の信号から、当該位相差が減少するように、かつ、当該低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力する。したがって、本発明の第３の実施形態では、位相同期回路に含まれるＶＣＯに対して、位相弁別器１の出力信号における過渡変動を含む領域の成分を入力せず、当該ＶＣＯにおける信号の同期に要する時間を短縮できる位相同期回路等を提供することができる。

＜第４の実施形態＞
本発明の第４の実施形態について説明する。第４の実施形態において、上記各実施形態における位相同期回路を実現するサーバ等のコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）又はＭＰＵ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等は、上述した各実施形態の機能を実現するソフトウェア（プログラム）を実行する。

本発明の第４の実施形態において、当該位相同期回路を実現するサーバ等は、例えばＣＤ−Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅｃｏｒｄａｂｌｅ）等の各種記憶媒体又はネットワークを介して、上述した各実施形態の機能を実現するソフトウェア（プログラム）を取得する。当該位相同期回路を実現するサーバ等が取得するプログラム、又は、該プログラムを記憶した記憶媒体は、本発明を構成することになる。なお、該ソフトウェア（プログラム）は、例えば、当該位相同期回路を実現するサーバ等に含まれる所定の記憶部に、予め記憶されていてもよい。

当該位相同期回路を実現するサーバ等のコンピュータ、ＣＰＵ又はＭＰＵ等は、取得したソフトウェア（プログラム）のプログラムコードを読み出して実行する。したがって、当該位相同期回路を実現するサーバ等は、上述した各実施形態における位相同期回路の処理と同一の処理を実行する。

本発明の第４の実施形態によれば、上記各実施形態における位相同期回路を実現するサーバ等コンピュータ、ＣＰＵ又はＭＰＵ等に実現するためのプログラムといった用途に適用できる。

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

［付記１］
入力信号が入力され出力信号が出力される位相同期回路であって、
前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力する位相弁別器と、
前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力する発振部と、
前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記位相差が減少するように、かつ、前記低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力するスイッチと
を備えていることを特徴とする位相同期回路。

［付記２］
前記複数の信号は、前記発振信号と同位相の第１の信号、前記発振信号から位相がπ／２遅れた第２の信号、前記発振信号から位相がπ遅れた第３の信号及び前記発振信号から位相が３π／２遅れた第４の信号であり、
前記スイッチは、前記第１乃至第４の信号のいずれかを前記出力信号として選択する
ことを特徴とする付記１に記載の位相同期回路。

［付記３］
前記発振部は、前記位相差信号の周波数を２倍にした発振信号を発振し、
前記第１の信号は、前記発振信号を、周波数を２分割する２分周回路に入力して得た信号であり、
前記第２の信号は、前記発振信号を前記２分周回路に入力して得た信号を反転させた信号であり、
前記第３の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号であり、
前記第４の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号を反転させた信号である付記２に記載の位相同期回路。

［付記４］
所定の間隔で制御信号を出力する制御回路をさらに備え、
前記スイッチは、前記第１乃至第４の信号のうち前記出力信号として選択する信号を、前記制御回路からの制御信号に基づいて、前記第１乃至第４の信号のいずれかに切り替える
ことを特徴とする付記２又は３に記載の位相同期回路。

［付記５］
前記制御回路は、π／２毎に、前記制御信号を出力し、
前記スイッチは、前記制御信号を入力する毎に、前記第１の信号から前記第２の信号へ、前記第２の信号から前記第３の信号へ、前記第３の信号から前記第４の信号へ、又は、前記第４の信号から前記第１の信号へ、前記出力信号として選択する信号を切り替える
ことを特徴とする付記４に記載の位相同期回路。

［付記６］
前記制御回路は、前記位相差からπ／４減じたタイミングで前記制御信号の出力を開始し、前記開始後はπ／２毎に、前記制御信号を出力することを特徴とする付記４又は５に記載の位相同期回路。

［付記７］
前記制御回路は、
前記位相差信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第１の制御信号と、
前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号とをＮＡＮＤ回路に入力し、前記ＮＡＮＤ回路から出力された第２の制御信号と、
前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号を反転させた信号とをＡＮＤ回路に入力して得た第３の制御信号と、
前記位相差信号を反転させた信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第４の制御信号と、を出力し、
前記スイッチは、前記第１乃至第４の制御信号のいずれかが立ち上がったことに応じて、前記立ち上がった制御信号に対応する前記第１乃至第４の信号のいずれかを前記出力として選択する
ことを特徴とする付記４乃至６のいずれかに記載の位相同期回路。

［付記８］
前記スイッチは、前記第１の制御信号と前記第２の信号とを対応付け、前記第２の制御信号と前記第３の信号とを対応付け、前記第３の制御信号と前記第１の信号とを対応付け、かつ、前記第４の制御信号と前記第４の信号とを対応付けることを特徴とする付記７に記載の位相同期回路。

［付記９］
前記位相弁別器は、位相比較器と、ループフィルタとを含むことを特徴とする付記１乃至８のいずれかに記載の位相同期回路。

［付記１０］
入力信号が入力され出力信号が出力される位相同期回路において、
前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力し、
前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力し、
前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記位相差が減少するように、かつ、前記低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力する
ことを特徴とする位相同期方法。

［付記１１］
前記複数の信号は、前記発振信号と同位相の第１の信号、前記発振信号から位相がπ／２遅れた第２の信号、前記発振信号から位相がπ遅れた第３の信号及び前記発振信号から位相が３π／２遅れた第４の信号であり、前記第１乃至第４の信号のいずれかを前記出力信号として選択する
ことを特徴とする付記１０に記載の位相同期方法。

［付記１２］
前記位相差信号の周波数を２倍にした発振信号を発振し、
前記第１の信号は、前記発振信号を、周波数を２分割する２分周回路に入力して得た信号であり、
前記第２の信号は、前記発振信号を前記２分周回路に入力して得た信号を反転させた信号であり、
前記第３の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号であり、
前記第４の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号を反転させた信号であることを特徴とする付記１１に記載の位相同期方法。

［付記１３］
所定の間隔で制御信号を出力し、
前記第１乃至第４の信号のうち前記出力信号として選択する信号を、前記制御信号に基づいて、前記第１乃至第４の信号のいずれかに切り替える
ことを特徴とする付記１１又は１２に記載の位相同期方法。

［付記１４］
π／２毎に前記制御信号を出力し、
前記制御信号を入力する毎に、前記第１の信号から前記第２の信号へ、前記第２の信号から前記第３の信号へ、前記第３の信号から前記第４の信号へ、又は、前記第４の信号から前記第１の信号へ、前記出力信号として選択する信号を切り替える
ことを特徴とする付記１３に記載の位相同期方法。

［付記１５］
前記位相差からπ／４減じたタイミングで前記制御信号の出力を開始し、前記開始後はπ／２毎に、前記制御信号を出力することを特徴とする付記１３又は１４に記載の位相同期方法。

［付記１６］
前記位相差信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第１の制御信号と、
前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号とをＮＡＮＤ回路に入力し、前記ＮＡＮＤ回路から出力された第２の制御信号と、
前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号を反転させた信号とをＡＮＤ回路に入力して得た第３の制御信号と、
前記位相差信号を反転させた信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第４の制御信号と、を出力し、
前記第１乃至第４の制御信号のいずれかが立ち上がったことに応じて、前記立ち上がった制御信号に対応する前記第１乃至第４の信号のいずれかを前記出力として選択する
ことを特徴とする付記１３乃至１５のいずれかに記載の位相同期方法。

［付記１７］
前記第１の制御信号と前記第２の信号とを対応付け、前記第２の制御信号と前記第３の信号とを対応付け、前記第３の制御信号と前記第１の信号とを対応付け、かつ、前記第４の制御信号と前記第４の信号とを対応付けることを特徴とする付記１６に記載の位相同期方法。

［付記１８］
入力信号が入力され出力信号が出力される位相同期回路において、
前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力する処理と、
前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力する処理と、
前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記位相差が減少するように、かつ、前記低域通過信号が過渡変動を含まないように選択された信号を前記出力信号として出力する処理と
をコンピュータに実行させることを特徴とするプログラム。

［付記１９］
前記複数の信号は、前記発振信号と同位相の第１の信号、前記発振信号から位相がπ／２遅れた第２の信号、前記発振信号から位相がπ遅れた第３の信号及び前記発振信号から位相が３π／２遅れた第４の信号であり、前記第１乃至第４の信号のいずれかを前記出力信号として選択する
ことを特徴とする付記１８に記載のプログラム。

［付記２０］
前記位相差信号の周波数を２倍にした発振信号を発振する処理を含み、
前記第１の信号は、前記発振信号を、周波数を２分割する２分周回路に入力して得た信号であり、
前記第２の信号は、前記発振信号を前記２分周回路に入力して得た信号を反転させた信号であり、
前記第３の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号であり、
前記第４の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号を反転させた信号であることを特徴とする付記１８に記載の位相同期方法。

［付記２１］
所定の間隔で制御信号を出力する処理と、
前記第１乃至第４の信号のうち前記出力信号として選択する信号を、前記制御信号に基づいて、前記第１乃至第４の信号のいずれかに切り替える処理とを
含むことを特徴とする付記１９又は２０に記載のプログラム。

［付記２２］
π／２毎に前記制御信号を出力する処理と、
前記制御信号を入力する毎に、前記第１の信号から前記第２の信号へ、前記第２の信号から前記第３の信号へ、前記第３の信号から前記第４の信号へ、又は、前記第４の信号から前記第１の信号へ、前記出力信号として選択する信号を切り替える処理と
を含むことを特徴とする付記２１に記載のプログラム。

［付記２３］
前記位相差からπ／４減じたタイミングで前記制御信号の出力を開始し、前記開始後はπ／２毎に、前記制御信号を出力する処理を含むことを特徴とする付記２１又は２２に記載のプログラム。

［付記２４］
前記位相差信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第１の制御信号と、
前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号とをＮＡＮＤ回路に入力し、前記ＮＡＮＤ回路から出力された第２の制御信号と、
前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号を反転させた信号とをＡＮＤ回路に入力して得た第３の制御信号と、
前記位相差信号を反転させた信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第４の制御信号と、を出力する処理と、
前記第１乃至第４の制御信号のいずれかが立ち上がったことに応じて、前記立ち上がった制御信号に対応する前記第１乃至第４の信号のいずれかを前記出力として選択する処理と
を含むことを特徴とする付記２１乃至２３のいずれかに記載のプログラム。

［付記２５］
前記第１の制御信号と前記第２の信号とを対応付け、前記第２の制御信号と前記第３の信号とを対応付け、前記第３の制御信号と前記第１の信号とを対応付け、かつ、前記第４の制御信号と前記第４の信号とを対応付けることを特徴とする付記２４に記載のプログラム。

１０、１０−１、１０−２、１０−３、１０−４ 位相比較器
１１、１１−１、１１−２、１１−３、１１−４ ループフィルタ
１２、１２−１、１２−２、１２−３、１２−４ 比較器
１３、１３−１、１３−２、１３−３ ＡＮＤ回路
１４ ＮＡＮＤ回路
１５、１５−１、１５−２、１５−３、１５−４、１５−５、１５−６、１５−７ インバータ
１６ 制御装置
１７、１７−１、１７−２ ＶＣＯ（２）
１８、１８−１、１８−２、１８−３、１８−４ ２分周回路
１９ ＶＣＯ（４）
２０ ４分周回路
２１ ＳＷ
１００ 三角波型位相比較器
１０１ ループフィルタ
１ 位相弁別器
１０２、１７０ ＶＣＯ

Claims (10)

1. 入力信号が入力され出力信号が出力される位相同期回路であって、
   前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力する位相弁別器と、
   前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力する発振部と、
   前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記低域通過信号と前記出力信号との位相差が３π／４乃至５π／４となるように選択された信号を前記出力信号として出力するスイッチと
   を備えていることを特徴とする位相同期回路。
2. 前記複数の信号は、前記発振信号と同位相の第１の信号、前記発振信号から位相がπ／２遅れた第２の信号、前記発振信号から位相がπ遅れた第３の信号及び前記発振信号から位相が３π／２遅れた第４の信号であり、前記スイッチは、前記第１乃至第４の信号のいずれかを前記出力信号として選択する
   ことを特徴とする請求項１に記載の位相同期回路。
3. 前記発振部は、前記位相差信号の周波数を２倍にした発振信号を発振し、
   前記第１の信号は、前記発振信号を周波数を２分割する２分周回路に入力して得た信号であり、
   前記第２の信号は、前記発振信号を前記２分周回路に入力して得た信号を反転させた信号であり、
   前記第３の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号であり、
   前記第４の信号は、前記発振信号を反転させた信号を、前記２分周回路に入力して得た信号を反転させた信号である請求項２に記載の位相同期回路。
4. 所定の間隔で制御信号を出力する制御回路をさらに備え、
   前記スイッチは、前記第１乃至第４の信号のうち前記出力信号として選択する信号を、前記制御回路からの制御信号に基づいて、前記第１乃至第４の信号のいずれかに切り替える
   ことを特徴とする請求項２又は３に記載の位相同期回路。
5. 前記制御回路は、π／２毎に、前記制御信号を出力し、
   前記スイッチは、前記制御信号を入力する毎に、前記第１の信号から前記第２の信号へ、前記第２の信号から前記第３の信号へ、前記第３の信号から前記第４の信号へ、又は、前記第４の信号から前記第１の信号へ、前記出力信号として選択する信号を切り替える
   ことを特徴とする請求項４に記載の位相同期回路。
6. 前記制御回路は、前記位相差からπ／４減じたタイミングで前記制御信号の出力を開始し、前記開始後はπ／２毎に、前記制御信号を出力することを特徴とする請求項４又は５に記載の位相同期回路。
7. 前記制御回路は、
   前記位相差信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第１の制御信号と、
   前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号とをＮＡＮＤ回路に入力し、前記ＮＡＮＤ回路から出力された第２の制御信号と、
   前記位相差信号との位相差がπ／４の信号と、前記位相差信号との位相差がπ／２との信号を反転させた信号とをＡＮＤ回路に入力して得た第３の制御信号と、
   前記位相差信号を反転させた信号と、前記位相差信号との位相差が３π／４である信号とをＡＮＤ回路に入力して得た第４の制御信号と、を出力し、
   前記スイッチは、前記第１乃至第４の制御信号のいずれかが立ち上がったことに応じて、前記立ち上がった制御信号に対応する前記第１乃至第４の信号のいずれかを前記出力として選択する
   ことを特徴とする請求項４乃至６のいずれかに記載の位相同期回路。
8. 前記スイッチは、前記第１の制御信号と前記第２の信号とを対応付け、前記第２の制御信号と前記第３の信号とを対応付け、前記第３の制御信号と前記第１の信号とを対応付け、かつ、前記第４の制御信号と前記第４の信号とを対応付けることを特徴とする請求項７に記載の位相同期回路。
9. 前記位相弁別器は、位相比較器と、ループフィルタとを含むことを特徴とする請求項１乃至８のいずれかに記載の位相同期回路。
10. 入力信号が入力され出力信号が出力される位相同期回路において、
    前記入力信号と前記出力信号の位相差に対し、そのレベルが周期２πの三角波状に変化する低域通過信号を出力し、
    前記低域通過信号のレベルに対応する発振周波数を有する発振信号を出力し、
    前記発振信号とπ／２の整数倍の位相差を有する複数の信号から、前記低域通過信号と前記出力信号との位相差が３π／４乃至５π／４となるように選択された信号を前記出力信号として出力する
    ことを特徴とする位相同期方法。
    

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