TWI779853B - 時脈校準模組、高速接收器及與其相關的校準方法 - Google Patents

時脈校準模組、高速接收器及與其相關的校準方法 Download PDF

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Abstract

本發明係為一種時脈校準模組、高速接收器及與其相關的校準方法。將校準方法應用於具有時脈校準模組與取樣器的高速接收器。取樣器利用取樣器輸入時脈對等化資料信號進行取樣。時脈校準模組包含多個時脈產生電路與一個時脈校準電路。各個時脈產生電路包含：相位內插器、工作週期校正器，以及相位校正器。在校準模式中，相位內插器對參考輸入時脈進行內插，據以產生內插後時脈。工作週期校正器根據內插後時脈產生工作週期校正後時脈，且相位校正器根據工作週期校正後時脈產生取樣器輸入時脈。相位內插器由相位內插器校準信號控制，且相位校正器由相位校正器校準信號控制。

Description

時脈校準模組、高速接收器及與其相關的校準方法
本發明是有關於一種時脈校準模組、高速接收器及與其相關的校準方法，且特別是有關於一種可精確地對伴隨著分數倍率之時脈信號而產生的相位失真加以調整的時脈校準模組、高速接收器及與其相關的校準方法。
請參見第1圖，其係高速通訊系統中的信號傳輸之示意圖。時至今日，高速通訊系統(例如：串列器(serializer)/解串列器(deserializer)(簡稱為SerDes)系統)的使用相當廣泛。高速通訊系統包含傳送器11與接收器15。在高速SerDes電路中，接收器15所接收的時脈信號內嵌在輸入資料(inDAT)內，且接收器15利用時脈資料還原電路(clock data recovery circuit，簡稱為CDR)159還原時脈信號。
傳送器11所傳送的信號，經過通道13而傳送至接收器15。但是，信號經由通道13傳送時，可能受影響而失真。因此，接收器15需將輸入資料(inDAT)還原。為減少不必要的失真，現已於接收器15開發並採用類比前端(analog front end，簡稱為AFE)151(或稱為，連續時間線性等化器 (continuous-time linear equalizer，簡稱為CTLE)與決策回饋等化器(decision feedback equalizer，簡稱為DFE)155。
接收器15包含AFE 151、取樣模組153、決策回饋等化器155、時脈資料還原電路159與解串列器157。在接收器15中，取樣模組153、決策回饋等化器155與時脈資料還原電路159共同形成一個迴路。取樣模組153利用時脈資料還原電路159提供的還原後時脈(edgCLK_cdr、datCLK_cdr)，對等化資料信號(eqDAT)進行取樣。接著，取樣模組153將產生的取樣後邊緣輸出(sampled edge output)(edgSMP)以及取樣後資料輸出(datSMP)提供予決策回饋等化器155作為取樣後輸出。其後，決策回饋等化器155將包含串列邊緣輸入(serEDGin)與串列資料輸入(serDATin)的串列輸入(serIN)傳送至解串列器157。時脈資料還原電路159根據串列邊緣輸入(serEDGin)產生還原後時脈(edgCLK_cdr、datCLK_cdr)。接著，時脈資料還原電路159進一步將還原後時脈(edgCLK_cdr、datCLK_cdr)傳送至取樣模組153。在某些應用中，可不採用決策回饋等化器155，而是自取樣模組153直接將取樣後邊緣輸出(edgSMP)與取樣後資料輸出(datSMP)傳送至時脈資料還原電路159及/或解串列器157。
基於技術的速度、功率與面積等考量下，當前技術的發展趨勢是，採用分數倍率(例如，二分之一倍率、四分之一倍率)的架構以提升處理速度。例如，第2圖所示為採用四分之一倍率的架構的情形。
請參見第2圖，其係採用四分之一倍率架構而提升處理速度之示意圖。在時脈資料還原電路159與取樣模組153間，設置四個並列的路 徑(P=4)。這四個並列的路徑包含：第一路徑(PATH1)(p=1)、第二路徑(PATH2)(p=2)、第三路徑(PATH3)(p=3)，以及第四路徑(PATH4)(p=4)。
在本文中，變數p、P為正整數，且變數P等於2的冪次。變數P代表邊緣-資料時脈配對的總數量。變數p代表選定的邊緣-資料時脈配對(或稱為時脈產生路徑，以下稱為路徑)。因此，變數p小於或等於變數P(p
Figure 110136219-A0305-02-0006-17
P)。
如表1所示，每一個路徑對應於一個還原後的邊緣-資料時脈配對與一個取樣器輸入邊緣-資料的時脈配對。
Figure 110136219-A0305-02-0006-1
每一個還原後的邊緣-資料時脈配對包含一個還原後的邊緣時脈與一個還原後的資料時脈，且每一個取樣器輸入的邊緣-資料時脈配對包含一個邊緣取樣器的輸入時脈與一個資料取樣器的輸入時脈。例如，與 第一路徑(PATH1)對應的邊緣-資料時脈配對包含：還原後的邊緣時脈(edg1CLK_cdr)與還原後的資料時脈(dat1CLK_cdr)。與第一路徑(PATH1)對應的取樣器輸入的邊緣-資料時脈配對包含：邊緣取樣器的輸入時脈(edg1CLK_in)與資料取樣器的輸入時脈(dat1CLK_in)。
請參見第3圖，其係採用四分之一倍率的架構時，還原後的邊緣/資料時脈的相位之波形圖。其中，橫軸代表時間，縱軸代表四個還原後的邊緣-資料時脈配對。在各個時點t1~t9之間的間距彼此等長。
在四分之一倍率的架構中，等化資料信號(eqDAT)的週期長度(TeqDAT)，等於還原後的邊緣/資料時脈(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的週期長度(TCLK)的四分之一。即，TCLK=4*TeqDAT。
還原後的邊緣/資料時脈(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的週期長度(TCLK)雖然彼此等長，但彼此間存在45°的相位間隔。例如，還原後的邊緣時脈edg1CLK_cdr在時點t1為上升緣(相位=0°)；還原後的資料時脈dat1CLK_cdr在時點t2為上升緣(相位=45°)；還原後的邊緣時脈edg2CLK_cdr在時點t3為上升緣(相位=90°)，其餘類推。
請參見第4圖，其係採用四分之一倍率的架構時，理想取樣器輸入時脈edg1CLK_in(IDEAL)~edg4CLK_in(IDEAL)、dat1CLK_in(IDEAL)~dat4CLK_in(IDEAL)，以及失真取樣器輸入時脈edg1CLK_in(DIST)~edg4CLK_in(DIST)、dat1CLK_in(DIST)~dat4CLK_in(DIST)的相位平面之示意圖。如第4圖所示，相位平面被縱軸、橫軸、左上-右下的斜線， 以及右上-左下的斜線區分為2*R=8個相位等份。這8個相位等份的每一個相位等份所對應的相位均為360°/(2*R)=45°。
第4圖繪式採用四分之一倍率的架構時，理想取樣器輸入時脈edg1CLK_in(IDEAL)、dat1CLK_in(IDEAL)、edg2CLK_in(IDEAL)、dat2CLK_in(IDEAL)、edg3CLK_in(IDEAL)、dat3CLK_in(IDEAL)、edg4CLK_in(IDEAL)、dat4CLK_in(IDEAL)，以及失真取樣器輸入時脈edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)。
請同時參見第3、4圖。為確保等化資料信號(eqDAT)可被準確的取樣，理想取樣器輸入時脈edg1CLK_in(IDEAL)、dat1CLK_in(IDEAL)、edg2CLK_in(IDEAL)、dat2CLK_in(IDEAL)、edg3CLK_in(IDEAL)、dat3CLK_in(IDEAL)、edg4CLK_in(IDEAL)、dat4CLK_in(IDEAL)的相位，均等於還原後的邊緣/資料時脈(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的相位。
由於時脈資料還原電路159與取樣模組153之間的四個路徑的實體佈局並不完全相同，故存在路徑不匹配的情況。因此，失真取樣器輸入時脈(edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST))彼此間的相位關係，也與還原後的邊緣/資料時脈(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、 edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)彼此間的相位關係不同。此外，沿著個別路徑傳送的失真取樣器輸入時脈edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST))也可能存在其他失真。此處以粗線(L1~L4)表示失真取樣器輸入時脈edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)的相位。
由於失真取樣器輸入時脈edg1CLK_in(DIST)、edg3CLK_in(DIST)彼此具有180度的相位差而彼此反向，粗線L1可同時代表失真取樣器輸入時脈edg1CLK_in(DIST)、edg3CLK_in(DIST)。且，失真取樣器輸入時脈edg1CLK_in(DIST)、edg3CLK_in(DIST)的相位失真彼此相等。同理，粗線L2同時代表失真取樣器輸入時脈dat1CLK_in(DIST)、dat3CLK_in(DIST)；粗線L3同時代表失真取樣器輸入時脈edg2CLK_in(DIST)、edg4CLK_in(DIST)；粗線L4同時代表失真取樣器輸入時脈dat2CLK_in(DIST)、dat4CLK_in(DIST)。
表2彙整並比較理想取樣器輸入時脈edg1CLK_in(IDEAL)、dat1CLK_in(IDEAL)、edg2CLK_in(IDEAL)、dat2CLK_in(IDEAL)、edg3CLK_in(IDEAL)、dat3CLK_in(IDEAL)、edg4CLK_in(IDEAL)、dat4CLK_in(IDEAL)的相位，以及失真取樣器輸入時脈edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in (DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST))的相位。
Figure 110136219-A0305-02-0010-3
在四分之一倍率的架構中，對時序/相位對齊的要求相當嚴格。若失真取樣器輸入時脈edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)的相位不準確時，取樣模組153無法正確地對等化資料信號(eqDAT)進行取樣。因此，應於取樣模組153採用取樣器輸入時脈(smpINCLK[r])進行取樣前，預先對失真取樣器輸入時脈edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)進行校準。否則，接收器15將無法正常運作。
本揭露係為可在分數倍率的架構中，產生具有精準相位取樣器輸入時脈之時脈校準模組、高速接收器，以及與其相關的校準方法。此處的時脈校準模組、高速接收器，以及與其相關的校準方法，依照個別路線的不同而對相位誤差分別進行校準，還可同時解決在不同路徑間潛在的不匹配現象。
根據本發明之第一方面，提出一種時脈校準模組。時脈校準模組電連接於取樣器。取樣器利用取樣器輸入時脈對等化資料信號進行取樣，並據以產生取樣後輸出。時脈校準模組包含時脈產生模組與相位控制電路。時脈產生模組包含R個時脈產生電路。時脈產生電路包含：相位內插器、工作週期校正器，以及相位校正器。相位內插器對參考輸入時脈進行內插後，據以產生內插後時脈。相位內插器校準信號用於調整內插後時脈的時脈。工作週期校正器電連接於相位內插器。工作週期校正器基於內插後時脈，產生工作週期校正後時脈。相位校正器電連接於工作週期校正器與取樣器。相位校正器基於工作週期校正後時脈，產生取樣器輸入時脈。相位校正器校準信號用於調整取樣器輸入時脈的相位。相位控制電路包含：相位內插器設定元件與相位校正器設定元件。相位內插器設定元件電連接於相位內插器。相位內插器設定元件因應迴授輸出的狀態，產生相位內插器校準信號。相位校正器設定元件電連接於相位校正器。相位校正器設定元件因應迴授輸出的狀態，產生相位校正器校準信號。迴授輸出源自於取樣後輸出。
根據本發明之第二方面，提出一種包含取樣器與時脈校準模組的高速接收器。
根據本發明之第三方面，提出一種應用於高速接收器的校準方法。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
11:傳送器
13:通道
inDAT:輸入資料
AFE,151:類比前端
eqDAT:等化資料信號
153:取樣模組
edgSMP:取樣後邊緣輸出
datSMP:取樣後資料輸出
DFE,155,26:決策回饋等化器
serIN:串列輸入
serEDGin:串列邊緣輸入
serDATin:串列資料輸入
157,28:解串列器
15:接收器
edgCLK_cdr,datCLK_cdr:還原後時脈
CDR,159,33a,33,93:時脈資料還原電路
edg1CLK_cdr,edg2CLK_cdr,edg3CLK_cdr,edg4CLK_cdr:還原後的邊緣時脈
dat1CLK_cdr,dat2CLK_cdr,dat3CLK_cdr,dat4CLK_cdr:還原後的資料時脈
PATH1:第一路徑
PATH2:第二路徑
PATH3:第三路徑
PATH4:第四路徑
edg1CLK_in,edg2CLK_in,edg3CLK_in,edg4CLK_in:邊緣取樣器輸入時脈
dat1CLK_in,dat2CLK_in,dat3CLK_in,dat4CLK_in:資料取樣器輸入時脈
TeqDAT:等化資料信號的週期長度
TCLK:還原後的邊緣/資料時脈的週期長度
t1~t9:時點
edg1CLK_in(DIST)~edg4CLK_in(DIST),dat1CLK_in(DIST)~dat4CLK_in(DIST):失真取樣器輸入時脈
edg1CLK_in(IDEAL)~edg4CLK_in(IDEAL),dat1CLK_in(IDEAL)~dat4CLK_in(IDEAL):理想取樣器輸入時脈
20:時脈校準模組
21:時脈產生模組
refCLK[r],refCLK[1]~refCLK[4]:參考輸入時脈
213,clkGenCKT[r],311,313,315,317,51,71,911,913,915:時脈產生電路
SpiCDR[r],SpiCDR[1]~SpiCDR[4]:PI設定信號
pcCLKp[r],pcCLKp[1],pcCLKp[r]:正向相位校準後時脈
pcCLKn[r],pcCLKn[1],pcCLKn[r]:負向相位校準後時脈
25,35a,95:取樣模組
fbkOUT[r],fbkOUT[1]~fbkOUT[4],fbkOUT[2]':迴授輸出
27,97:時脈校準電路
PI[r],213a,PI[1],3111a,PI[2],3131a,PI[3],3151a,PI[4],3171a,3111,3131,3151,3171,511,711,811,PI[2]’,9111,9131,9151:相位內插器
piCLKp[r],piCLKp[1]~piCLKp[4]:正向內插後時脈
piCLKn[r],piCLKn[1]~piCLKn[4]:負向內插後時脈
DCC[r],213c,DCC[1],3113,DCC[2],3133,DCC[3],3153,DCC[4],3173,513,713,813,9113,9133,DCC[2]’,9153:工作週期校正器
SDCC[r]:工作週期校正器設定信號
dccCLKp[r],dccCLKp[1]:正向工作週期校正後時脈
dccCLKn[r],dccCLKn[1]:負向工作週期校正後時脈
PC[r],213e,PC[1],3115,PC[2],3135,PC[3],3155,PC[4],3175,515,61,715,815,9115,9135,PC[2]’,9155:相位校正器
SPC[r]:PC校準信號
smpINCLK[r],smpINCLK[1],smpINCLK[3]:取樣器輸入時脈
△PIstep:內插器步階
seg1~seg8:相位等份
eqDAT_cal:校準模式等化資料信號
eqDAT_rx:正常模式等化資料信號
D1~D8:資料內容
TeqDAT_cal:校準模式等化資料信號的週期長度
TeqDAT_rx:正常模式等化資料信號的週期長度
refCLK_src:原始時脈
b1~b8:位元
clk1~clk8:原始時脈的位元
cdrPICD:還原器設定編碼
SpiCAL[1]~SpiCAL[4]:PI校準信號
reg[1],32a,reg[2],32b,reg[3],32c,reg[4],32d:暫存器
SPL[1],38a,SPL[2],38b,SPL[3],38c,SPL[4],38d,53:取樣器
cal_PICD[r],cal_PICD[1]:校準後PI編碼
cal_PCCD[r],cal_PCCD[1]:校準後PC編碼
373,973:相位控制電路
373a:PI設定元件
373c:PC設定元件
373e:邊緣偵測元件
373g:儲存元件
ScmpN:計數比較信號
Sequiv:計數等量信號
eSPL1,351a,351b,eSPL2,353a,353b,eSPL3,355a,355b,eSPL4,357a,357b,95a,95c:邊緣取樣器
dSPL1,352a,352b,dSPL2,354a,354b,dSPL3,356a,356b,dSPL4,358a,358b,95b,95d:資料取樣器
edgSMP1,edgSMP2,edgSMP3,edgSMP4:取樣後邊緣輸出
datSMP1,datSMP2,datSMP3,datSMP4:取樣後資料輸出
30:時脈校準模組
371,971:工作週期控制模組
MUX,371a:多工器
DEMUX,371c:解多工器
371e:工作週期控制電路
dccCAL_ctl:工作週期控制信號
pcCLK_det:工作週期感測信號
△Trt:跨路線間的不匹配時間
S401,S403,S405,S406,S407,S409,S411,S413,S415,S501,S502,S503,S503a,S503c,S503e,S503g,S503i,S551,S553,S555,S557,S557a,S557c,S557e,S557g,S557i,S557k,S559,S559a,S559c,S559e,S559g,S559i:步驟
STG1a,STG2a:初始階段
STG1b,STG2c:粗略校準階段
STG1c,STG2d:精細校準階段
prelim smpINCLK[1]:初步取樣器輸入時脈
Φprelim[1]:初步相位
cr-cal smpINCLK[1]:粗略校準取樣器輸入時脈
Φcr[1]:粗略校準相位
f-cal smpINCLK[1]:精細校準取樣器輸入時脈
Φf[1]:精細校準相位
STG2b:前移階段
STG2e:後移階段
preset smpINCLK[r]:預設取樣器輸入時脈
Φpreset[r],Φpreset[2],Φpreset[3],Φpreset[4]:預設相位
f-shft smpINCLK[r]:前移取樣器輸入時脈
Φfshft[r],Φfshft[3],Φfshft[4],Φfshft-f[r]:前移相位
f-shft & cr-cal smpINCLK[r]:前移暨粗略校準取樣器輸入時脈
Φfshft-cr[r],Φfshft-cr[2],Φfshft-cr[3],Φfshft-cr[4]:前移暨粗略校準相位
f-shft & f-cal smpINCLK[r]:前移暨精細校準取樣器輸入時脈
Φfshft-f[r]:前移暨精細校準相位
b-shft smpINCLK[r]:後移取樣器輸入時脈
Φbshft[r]:後移相位
cycRNGpi:循環PI編碼範圍
cmp_X[1],cmp_X[3],cmp_X[4],cmp_X[r]:補償用PI編碼
tsmp:取樣時點
ideal smpINCLK[1]:理想取樣器輸入時脈
prelimPICD:初步PI編碼
δprelim[1]:相位誤差
Φideal[1],Φideal[2],Φideal[3],Φideal[4]:理想相位
dlyU:延遲單元
sw:開關
sweepRNGpc:PC搜索範圍
△TdlyU:延遲間隔
presetPICD:預設PI編碼
dfltPCCD:預設PC編碼
tmpPICD[r],tmpPICD[2],tmpPICD[3],tmpPICD[4]:暫時性PI編碼
ΦOFST2ogn[r],ΦOFST2ogn[2],ΦOFST2ogn[3],ΦOFST2ogn[4]:目標往原點的相位位移
IIa,IIb,IIa',IIb':虛線框選處
δpreset[2],δpreset[3],δpreset[4]:個別路線的相位誤差
cmp_Y[r]:補償用PC編碼
ΦOFST2tgt[r]:原點往目標的相位位移
95e,95f:誤差取樣器
errSMP1,errSMP2:取樣後誤差輸出
第1圖，其係傳送器與接收器之間的信號傳輸的示意圖。
第2圖，其係採用四分之一倍率的架構而提升信號處理速度之示意圖。
第3圖，其係在四分之一倍率的架構中，還原後時脈的相位之波形圖。
第4圖，其係在四分之一倍率的架構中，理想取樣器輸入時脈edg1CLK_in(IDEAL)~edg4CLK_in(IDEAL)，以及失真取樣器輸入時脈edg1CLK_in(DIST)~edg4CLK_in(DIST)的相位平面之示意圖。
第5圖，其係根據本揭露實施例之基於分數倍率架構的高速接收器所採用的時脈校準模組的方塊圖。
第6圖，其係以相位平面說明與PI[1]~PI[4]對應之相位等份(seg1~seg8)中的內插器步階(△PIstep)之示意圖。
第7圖，其係在具有四分之一倍率的架構的高速接收器中，校準模式等化資料信號(eqDAT_cal)的週期長度，與正常模式等化資料信號(eqDAT_rx)的週期長度之示意圖。
第8圖，其係PI[1]~PI[4]的信號與功能之示意圖。
第9圖，其係在四分之一倍率的架構中，SPL[1]~SPL[4]與相位控制電路的信號關係之方塊圖。
第10A圖，其係於高速接收器採用四分之一倍率的架構時，一種時脈校準模組之實施例的方塊圖。
第10B圖，其係於高速接收器採用四分之一倍率的架構時，另一種時脈校準模組之實施例的方塊圖。
第11圖，其係說明對個別路線進行相位校準之優點的波形圖。
第12圖，其係採用分數倍率的架構之高速接收器，在校準模式(M1)下操作的流程圖。
第13圖，其係於時脈產生電路(clkGenCKT[1])進行非移位校準程序的狀態圖。
第14圖，其係於時脈產生電路(clkGenCKT[2]~clkGenCKT[R])進行移位校準程序的狀態圖。
第15圖，其係與在初始階段(STG1a)之時脈產生電路(clkGenCKT[1])相關的信號之示意圖。
第16A、16B、16C圖，其係等化資料信號(eqDAT)的"0→1"轉換與取樣器輸入時脈(smpINCLK[1])的上升緣間，可能存在的不同時序關係之波形圖。
第17圖，其係產生粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])之波形圖。
第18圖，其係與PI[1]對應之粗略校準階段(STG1b)的流程圖。
第19圖，其係與在粗略校準階段(STG1b)的時脈產生電路(clkGenCKT[1])相關的信號之示意圖。
第20A圖，其係舉例說明PC[1]之設計的示意圖。
第20B圖，其係延遲間隔(△TdlyU)與PC搜索範圍(sweepRNGpc)的關係之示意圖。
第20C圖，其係依據粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])之上升緣，定義取樣時點(tsmp)與PC搜索範圍(sweepRNGpc)之示意圖。
第21A、21B圖，其係在精細校準階段(STG1c)調整PC[1]的PC編碼之示意圖。
第22A、22B圖，其係與時脈產生電路(clkGenCKT[1])對應的精細校準階段(STG1c)之流程圖。
第23圖，其係與在精細校準階段(STG1c)的時脈產生電路(clkGenCKT[1])相關的信號之示意圖。
第24A圖，其係與在初始階段(STG2a)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。
第24B圖，其係與在前移階段(STG2b)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。
第25A圖，其係說明前移暨粗略校準取樣器輸入時脈(f-shft & cr-cal smpINCLK[2])如何產生的波形圖。
第25B圖，其係說明如何取得PI補償相位(θPI[2])之水平長條圖。
第26圖，其係說明如何取得PI補償相位(θPI[3])之水平長條圖。
第27圖，其係說明如何取得PI補償相位(θPI[4])之水平長條圖。
第28A圖，其係與在粗略校準階段(STG2c)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。
第28B圖，其係與在精細校準階段(STG2d)的時脈產生電路 (clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。
第28C圖，其係與在後移階段(STG2e)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。
第29圖，其係高速接收器在正常模式(M2)運作時，與時脈產生電路(clkGenCKT[1]~clkGenCKT[R])相關的信號之示意圖。
第30圖，其係採用二分之一的架構並具有誤差取樣器之高速接收器的實施例之示意圖。
為確保取樣器所接收之取樣器輸入時脈具有準確的相位，本文提供一種時脈校準模組、高速接收器，以及與其相關的校準方法。請參見第5圖，其係根據本揭露實施例之基於分數倍率架構的高速接收器所採用的時脈校準模組的方塊圖。在本揭露中，設置在時脈資料還原電路23與取樣模組25之間的時脈校準模組20包含：時脈產生模組21與時脈校準電路27。
請同時參見第2、4、5圖。如第4圖所示，基於相位對稱的緣故，與第一路徑(PATH1)(p=1)對應之失真取樣器輸入時脈edg1CLK_in(DIST)、dat1CLK_in(DIST)的相位，和與第三路徑(PATH3)(p=3)對應的失真取樣器輸入時脈dg3CLK_in(DIST)、dat3CLK_in(DIST)彼此反向；且，與第二路徑(PATH2)(p=2)對應之失真取樣器輸入時脈edg2CLK_in(DIST)、dat2CLK_in(DIST)的相位，和與第四路徑(PATH4)(p=4)對應的失真取樣器輸入時脈edg4CLK_in(DIST)、dat4CLK_in(DIST)彼此反向。因此，僅需針對沿著第一路徑PATH1(p=1)與第二路徑PATH2(p=2)傳送的失真取樣器輸入時脈進行校準。
根據本揭露的實施例，時脈校準模組20包含R個時脈產生電路(clkGenCKT[r]，r=1~R)213。其中，每個時脈產生電路(clkGenCKT[r])213皆同時與正向相位校準後時脈(pcCLKp[r])與負向相位校準後時脈(pcCLKn[r])的產生/校準相關。R個時脈產生電路(clkGenCKT[r])213可各自視為一個時脈校準路線，且在同一個時脈校準路線(第r個時脈校準路線)中，正向相位校準後時脈(pcCLKp[r])的相位與負向相位校準後時脈(pcCLKn[r])的相位相隔180°。
在本文中，定義區別信號和元件所用的變數r、R。變數R代表時脈校準路線的總數量，變數r代表所選定之時脈產生路線(或時脈產生電路(clkGenCKT[r]))。因此，變數r、R為正整數，且變數r小於或等於變數R(r
Figure 110136219-A0305-02-0016-18
R)。
請留意，變數p、r的意涵並不相同。例如，取樣器輸入時脈(edg1CLK_in、dat1CLK_in)對應於p=1的邊緣-資料時脈配對；而取樣器輸入時脈(edg1CLK_in、edg3CLK_in)對應於r=1的時脈校準路線。根據本揭露的實施例，若不考慮誤差時脈的校準程序時，變數R與變數P彼此相等(R=P)。或者，若考慮誤差時脈的校準程序時，變數R等於1.5倍的變數P(R=1.5*P)。
時脈產生電路(clkGenCKT[r]，r=1~R)213的運作方式類似，此處利用變數"r"代表時脈產生電路(clkGenCKT[1]~clkGenCKT[R])213的其中一者。時脈產生電路(clkGenCKT[1]~clkGenCKT[R])213自參考時脈源接收與其對應的參考輸入時脈(refCLK[r])，以及自時脈資料還原電路23接收與其對應的PI設定信號(SpiCDR[r])。參考時脈源提供原始時脈(refCLK_src)，且原始時脈(refCLK_src)被轉換為參考輸入時脈(refCLK[1]~refCLK[R])。原始時脈(refCLK_src)與參考輸入時脈(refCLK[1]~refCLK[R])的週期長度均等於TCLK。參考時脈源可為，例如，鎖相迴路(phase-locked loop，簡稱為PLL)、 延遲鎖定迴路(loop(hereinafter，簡稱為PLL)等。第8圖將說明如何基於原始時脈(refCLK_src)而產生參考輸入時脈(refCLK[1]~refCLK[R])的相關細節。
取樣模組25更包含2*R個取樣器(SPL[1]~SPL[2*R])。取樣模組25的取樣後輸出包含：取樣後邊緣輸出(edgSMP)以及取樣後資料輸出(datSMP)。將取樣後邊緣輸出(edgSMP)以及取樣後資料輸出(datSMP)輸出至決策回饋等化器26或解串列器28。若採用決策回饋等化器26時，決策回饋等化器26根據取樣後邊緣輸出(edgSMP)與取樣後資料輸出(datSMP)，產生包含串列邊緣輸入(serEDGin)與串列資料輸入(serDATin)的串列輸入(serIN)。串列邊緣輸入(serEDGin)與串列資料輸入(serDATin)將進一步被傳送至解串列器28與時脈校準電路27。再者，串列邊緣輸入(serEDGin)同時被傳送至時脈資料還原電路23，作為時脈/資料還原操作使用。串列資料輸入(serDATin)可能被傳送或不被傳送至時脈資料還原電路23。
另一方面，若未採用決策回饋等化器26時，則將取樣後邊緣輸出(edgSMP)與取樣後資料輸出(datSMP)直接傳送至解串列器28與時脈校準電路27。此外，同時將取樣後邊緣輸出(edgSMP)傳送至時脈資料還原電路23作為時脈/資料還原操作使用。取樣後資料輸出(datSMP)可被傳送或不被傳送至時脈資料還原電路23。
在本文中，迴授輸出(fbkOUT[r]，r=1~R)代表饋送至時脈校準電路27的信號。採用決策回饋等化器26時，迴授輸出(fbkOUT[r])的來源為串列邊緣輸入serEDGin及/或串列資料輸入serDATin。若未採用決策回饋等化器26時，直接以取樣後邊緣輸出edgSMP及/或取樣後資料輸出datSMP作為迴授輸出(fbkOUT[r])。
第5圖的下方為時脈產生電路(clkGenCKT[r]，r=1~R)213之內部設計放大圖。時脈產生電路(clkGenCKT[r]，r=1~R)213接收參考輸入 時脈refCLK[r]並產生取樣器輸入時脈smpINCLK[r]。時脈產生電路(clkGenCKT[r])213包含由時脈校準電路27控制的相位內插器(phase interpolator，簡稱為PI)PI[r]213a、工作週期校正器(duty cycle corrector，簡稱為DCC)DCC[r]213c，以及相位校正器(phase corrector，簡稱為PC)PC[r]213e。簡言之，PI[r]213a與PC[r]213e用於直接或間接調整取樣器輸入時脈(smpINCLK[r])的相位，而DCC[r]213c用於間接調整取樣器輸入時脈(smpINCLK[r])的工作週期。
PI[r]213a分別自時脈資料還原電路23接收PI設定信號(SpiCDR[r])；自參考時脈源接收參考輸入時脈(refCLK[r])，以及自時脈校準電路27接收PI校準信號(SpiCAL[r])。接著，PI[r]213a對參考輸入時脈(refCLK[r])進行內插，據以產生並傳送一對內插後時脈(包含正向內插後時脈(piCLKp[r])與負向內插後時脈(piCLKn[r]))至DCC[r]213c。正向內插後時脈(piCLKp[r])與負向內插後時脈(piCLKn[r])具有180°的反向相位。正向內插後時脈(piCLKp[r])與負向內插後時脈(piCLKn[r])的相位，係由PI設定信號(SpiCDR[r])所設定，以及由PI校準信號(SpiCAL[r])所調整。
DCC[r]213c根據正向內插後時脈(piCLKp[r])與負向內插後時脈(piCLKn[r])，產生一對工作週期校正後時脈(包含正向工作週期校正後時脈(dccCLKp[r])與負向工作週期校正後的時脈(dccCLKn[r]))。正向工作週期校正後時脈(dccCLKp[r])與負向工作週期校正後時脈(dccCLKn[r])具有180°的反向相位。DCC[r]213c自時脈校準電路27接收工作週期校正器設定信號SDCC[r]，用以調整正向工作週期校正後時脈(dccCLKp[r])與負向工作週期校正後時脈(dccCLKn[r])的工作週期。
PC[r]213e自DCC[r]213c接收正向工作週期校正後的時脈(dccCLKp[r])與負向工作週期校正後的時脈(dccCLKn[r])。此外，PC[r]213e 自時脈校準電路27接收PC校準信號(SPC[r])。接著，PC[r]213e產生一組相位校準後時脈配對(包含：正向相位校準後時脈(pcCLKp[r])與負向相位校準後時脈(pcCLKn[r])。正向相位校準後時脈(pcCLKp[r])與負向相位校準後時脈(pcCLKn[r])被進一步傳送至取樣模組25，供其使用。
由於正向相位校準後時脈(pcCLKp[r])與負向相位校準後時脈(pcCLKn[r])的相位之間具有180°的反向相位，對正向相位校準後時脈(pcCLKp[r])進行的相位校準結果，可以直接套用至負向相位校準後時脈(pcCLKn[r])，反之亦然。因此，僅需對正向相位校準後時脈(pcCLKp[r])與負向相位校準後時脈(pcCLKn[r])的其中一者進行相位校準即可。換言之，每個時脈校準路線包含一個產生正向取樣器輸入時脈(smpINCLKp[r])的正向信號分道(lane)(對應於piCLKp[r]、dccCLKp[r]與pcCLKp[r])與一個產生負向取樣器輸入時脈(smpINCLKn[r])的負向信號分道(對應於piCLKn[r]、dccCLKn[r]與pcCLKn[r])，且適用於正向信號分道與負向信號分道其中一者的校準設定，可直接適用於另一個信號分道。
本文可基於第5圖的一般方塊圖，提供不同的實施例。第10A、10B圖為應用至具有四分之一倍率之架構的實施例；第30圖為應用至具有二分之一倍率之架構的實施例。
請參見第6圖，其係與PI[1]~PI[4]對應之相位等份(seg1~seg8)的內插器步階(△PIstep)。如上所述，相位平面可被區分為2*R個相位等份(seg)，且每個相位等份(seg)對應於360°/(2*R)的相位。例如，在四分之一倍率的架構(R=4)中，每一個相位等份(seg1~seg8)對應的相位為360°/8=45°。在本文中，假設每個相位等份(seg1~seg8)對應於16個內插器步階(△PIstep)，且與每個內插器PI[1]~PI[4]對應的循環PI編碼範圍(cycRNGpi)具有128個內插器步階(△PIstep)。即，cycRNGpi=128*△PIstep。
根據本案的實施例，在粗略校準階段對PI[1]~PI[4]的PI編碼加以調整，以及，在精細校準階段對PC[1]~PC[4]的PC編碼加以調整。在粗略校準階段中，PI[1]~PI[4]的PI編碼係以內插器步階(△PIstep)為單位進行調整。在精細校準階段中，PC[1]~PC[4]係以延遲間隔(△TdlyU)為單位進行調整。在精細校準階段對PC[1]~PC[4]的調整，可抵銷PI[1]~PI[4]的非線性特性，以及在粗略校準階段進行判斷時的誤差。PI[1]~PI[4]的相位精確度(即，內插器步階△PIstep)，低於PC[1]~PC[4]的相位精確度(即，延遲間隔△TdlyU)。
根據本揭露實施例的高速接收器，可在校準模式(M1)或正常模式(M2)下操作。在校準模式(M1)中，時脈校準模組20對輸入至取樣模組25的時脈信號之工作週期與相位進行校準。在校準模式(M1)下，時脈校準電路27搜尋並取得適合PI[r]、DCC[r]、PC[r]的設定值。且，在校準模式(M1)取得的設定值，將進一步於正常模式(M2)中採用。校準模式(M1)結束後，高速接收器進入正常模式(M2)。高速接收器可在電源開啟後立刻進入校準模式(M1)，或視需要而轉換至校準模式(M1)。
依據高速接收器所處的操作模式，等化資料信號(eqDAT)的週期可被設定為不同的長度。在校準模式(M1)下，定義校準模式等化資料信號(eqDAT_cal)的週期長度為TeqDAT_cal；在正常模式(M2)下，定義正常模式等化資料信號(eqDAT_rx)的週期長度為TeqDAT_rx。
校準模式等化資料信號(eqDAT_cal)的週期長度，等於R倍的正常模式等化資料信號週期長度(TeqDAT_rx)。即，TeqDAT_cal=R*TeqDAT_rx。例如，在具有四分之一倍率(R=4)之架構的高速接收器中，校準模式等化資料信號(eqDAT_cal)的週期長度(TeqDAT_cal)，等於正常模式等化資料信號(eqDAT_rx)的週期長度(TeqDAT_rx)的四倍。即，TeqDAT_cal=4*TeqDAT_rx。
請參見第7圖，其係在具有四分之一倍率(R=4)架構的高速接收器中，校準模式等化資料信號(eqDAT_cal)的週期長度，與正常模式等化資料信號(eqDAT_rx)的週期長度之示意圖。根據本揭露的實施例，校準模式等化資料信號(eqDAT_cal)包含預定義的資料態樣(交替的"1"與"0"的序列)。例如，在第7圖中，假設校準模式等化資料信號(eqDAT_cal)在第一個1/2週期的資料內容為“1”(D1=”1”)，以及在第二個1/2週期的資料內容為“0”(D2=”0”)。或者，在某些應用中，可假設校準模式等化資料信號(eqDAT_cal)在第一個半週期的資料內容為“0”，以及在第二個半週期的資料內容為“1”。校準模式等化資料信號eqDAT_cal可來自原始時脈refCLK_src。因此，無須採用額外的電路即可產生校準模式等化資料信號eqDAT_cal，且校準模式等化資料信號eqDAT_cal的週期長度(TeqDAT_cal)等於原始時脈refCLK_src的週期長度(TCLK)。
另一方面，正常模式等化資料信號(eqDAT_rx)來自傳送器與AFE，且正常模式等化資料信號(eqDAT_rx)的內容依照週期長度(TeqDAT_rx)而改變。正常模式等化資料信號(eqDAT_rx)的週期長度(TeqDAT_rx)等於1/4倍的原始時脈refCLK_src的週期長度(TCLK)。在第7圖中，資料內容(D1~D8)分別對應於正常模式等化資料信號(eqDAT_rx)的8個連續週期。由於正常模式等化資料信號(eqDAT_rx)來自傳送器的緣故，時脈校準電路27無法預知正常模式等化資料信號(eqDAT_rx)的資料內容。
請參見第8圖，其係PI[1]~PI[4]的信號與功能之示意圖。第8圖的左側部分說明參考輸入時脈(refCLK[1]~refCLK[4])的產生，右側部分說明如何參酌參考輸入時脈(refCLK[1]~refCLK[4])而設定PI[1]~PI[4]。
首先說明第8圖的左側部分。如前所述，原始時脈refCLK_src用於產生參考輸入時脈(refCLK[1]~refCLK[4])。原始時脈refCLK_src與參考 輸入時脈(refCLK[1]~refCLK[4])的長度均為8位元(b1~b8)。原始時脈(refCLK_src)的最高有效位元(most significant bit，簡稱為MSB)(b8)標示為clk8；原始時脈(refCLK_src)的次高有效位元(b7)標示為clk7，其餘類推。
根據本揭露的實施例，隨著時脈產生電路(clkGenCKT[1]~clkGenCKT[4])213的不同，參考輸入時脈(refCLK[1]~refCLK[4])的8個位元，與原始時脈(refCLK_src)的8個位元之間的連接方式也不同。由於原始時脈refCLK_src的位元順序隨著時脈產生電路(clkGenCKT[1]~clkGenCKT[4])213的不同而移位的緣故，即便以相同的PI編碼設定PI[1]~PI[4]，參考輸入時脈(refCLK[1]~refCLK[4])的相位仍自然地存在相位偏移。
據此，假設時脈資料還原電路33a以相同的PI編碼設定PI[1]~PI[4]，且不考慮通道損失所引起之路徑不匹配的情況下，參考輸入時脈(refCLK[1]~refCLK[4])之間的相位彼此相差45°。連帶的，正向內插後時脈(piCLKp[1]~piCLKp[4])之間的相位差亦等於45°。在第8圖中，時脈資料還原電路33a透過PI設定信號(SpiCDR[1]、SpiCDR[2]、SpiCDR[3]、SpiCDR[4])，傳送還原器設定編碼(cdrPICD)至全部的PI[1]~PI[4]。在時脈資料還原電路33a與PI[1]~PI[4]之間的虛線箭頭代表時脈資料還原電路33a僅在正常模式(M2)傳送PI設定信號(SpiCDR[1]、SpiCDR[2]、SpiCDR[3]、SpiCDR[4])。表3列示在第8圖的右側部分所繪式之，與PI[1]~PI[4]相關的信號。
Figure 110136219-A0305-02-0022-4
Figure 110136219-A0305-02-0023-5
由於PI[1]3111a~PI[4]3171a的信號與操作方式相似，此處僅以PI[1]3111a舉例說明。PI[1]3111a接收參考輸入時脈refCLK[1]作為其參考時脈源。與PI[1]3111a對應的PI編碼同時由來自時脈資料還原電路33a的PI設定信號(SpiCDR[1])，以及來自相位控制電路39a的PI校準信號(SpiCAL[1])所設定。接著，基於參考輸入時脈(refCLK[1])以及PI[1]3111a的PI編碼，PI[1]3111a將產生正向內插後時脈(piCLKp[1])與負向內插後時脈(piCLKn[1])。PI[1]3111a的PI編碼可儲存在暫存器(reg[1])32a。後續將說明關於PI[1]3111a的PI編碼如何產生的細節。
請參見第9圖，其係說明在四分之一倍率的架構中，取樣器SPL[1]~SPL[4]與相位控制電路的信號關係之方塊圖。為便於說明，此處假設R=4，且相位控制電路373電連接於取樣器SPL[1]38a~SPL[4]38d。取樣器SPL[1]38a~SPL[4]38d各自接收等化資料信號(eqDAT)以及取樣器輸入時脈(smpINCLK[1]~smpINCLK[4])的其中一者。隨著時脈校準模組20所處的操作模式不同，等化資料信號(eqDAT)可以是校準模式等化資料信號(eqDAT_cal)，或是正常模式等化資料信號(eqDAT_rx)。此外，取樣器SPL[1]38a~SPL[4]38d的輸出可直接或間接作為迴授輸出(fbkOUT[r]，r=1~4)。
相位控制電路373包含儲存元件373g、PI設定元件373a、邊緣偵測元件373e，以及PC設定元件373c。儲存元件373g電連接於PI設定元件373a與PC設定元件373c。儲存元件373g用於儲存(包含cal_PICD[1]~calPICD[R]與cal_PCCD[1]~cal_PCCD[R]的)校準結果。實際應用時，無須限定儲存元件373g的實現方式。例如，儲存元件373g可包含分別內建於PI設定元件373a與PC設定元件373c的儲存電路。
PI設定元件373a、邊緣偵測元件373e，以及PC設定元件373c係藉由硬體、軟體或其組合，以有限狀態機(finite state machine，簡稱為FSM)方式實現。由於本案所提供的設計直接採用高速接收器內部的既有電路而判斷路徑不匹配的情況，並不需要額外的電路。
PI設定元件373a用於調整PI[1]~PI[4]的PI編碼。PI設定元件373a電連接於PI[1]~PI[4]與SPL[1]38a~SPL[4]38d。PI設定元件373a根據迴授輸出(fbkOUT[1]~fbkOUT[4])，產生PI校準信號(SpiCAL[1]~SpiCAL[4])至PI[1]~PI[4]。
邊緣偵測元件373e與PC設定元件373c直接用於調整PC[1]~PC[4]的PC編碼。邊緣偵測元件373e電連接於SPL[1]38a~SPL[4]38d 與PC設定元件373c，且PC設定元件373c電連接於PC[1]~PC[4]。邊緣偵測元件373e接收迴授輸出(fbkOUT[1]~fbkOUT[4])進行邊緣偵測，並產生計數比較信號(ScmpN)或計數等量信號(Seqiv)至PC設定元件373c。接著，PC設定元件373c根據計數比較信號(ScmpN)與計數等量信號(Sequiv)，產生PC校準信號(SPC[r])。關於如何產生計數比較信號(ScmpN)與計數等量信號(Sequiv)的相關細節，將於下方說明。
根據本揭露的實施例，時脈校準模組不需要使用額外的相位偵測電路。相反的，本案直接基於SPL[r]的操作進行相位偵測。再者，由於在SPL[r]與相位控制電路373之間並無其他傳遞延遲的緣故，本案提出的相位控制電路373的成本低廉且高效。
第10A、10B圖為兩個採用四分之一倍率的架構實現之時脈校準模組的舉例。惟，時脈產生模組的實現方式並不限於本揭露的舉例。時脈校準模組30包含四個時脈產生電路(clkGenCKT[1]~clkGenCKT[4])。採用四分之一倍率架構的高速接收器具有四個資料取樣器(dSPL1~dSPL4)與四個邊緣取樣器(eSPL1~eSPL4)，該些取樣器係依據彼此相差45°的取樣器輸入時脈(smpINCLK[1]~smpINCLK[8])而操作。時脈校準模組30用於補償伴隨參考輸入時脈(refCLK[1]~refCLK[4])的相位失真。
在四分之一倍率的架構中，時脈產生模組搭配8個取樣器使用。在第10A、10B圖中，這8個取樣器(eSPL1~eSPL4、dSPL1~dSPL4)分別產生取樣後邊緣輸出(edgSMP1~edgSMP4)與取樣後資料輸出(datSMP1~datSMP4)。將與路徑(PATH1~PATH4)分別對應的取樣後邊緣輸出(edgSMP)定義為取樣後邊緣輸出(edgSMP1、edgSMP2、edgSMP3、edgSMP4)；以及，將與路徑(PATH1~PATH4)分別對應的取樣後資料輸出(datSMP)定義為取樣後資料輸出(datSMP1、datSMP2、datSMP3、datSMP4)。
請參見第10A圖，其係於高速接收器採用四分之一倍率的架構時，一種時脈校準模組之實施例的方塊圖。表4彙整與取樣模組35a內的取樣器相關的信號。基於相位對稱的緣故，僅需迴授取樣後邊緣輸出(edgSMP1)、取樣後資料輸出(datSMP1)、取樣後邊緣輸出(edgSMP2)，以及取樣後資料輸出(datSMP2)。
Figure 110136219-A0305-02-0026-6
請同時參見第10A圖與表4。此處依照由上而下的順序，說明邊緣取樣器(eSPL1~eSPL4)的輸入和輸出，以及資料取樣器(dSPL1~dSPL4)的輸入和輸出。
除等化資料信號(eqDAT)外，邊緣取樣器(eSPL1)351a還接收時脈產生電路(clkGenCKT[1])311的正向相位校準後時脈(pcCLKp[1])作為取樣器輸入時脈(smpINCLK[1]=pcCLKp[1])。接著，邊緣取樣器(eSPL1)351a利用取樣器輸入時脈(smpINCLK[1])對等化資料信號(eqDAT)的邊緣進行採樣後所產生的取樣後邊緣輸出(edgSMP1)，則被用來作為迴授輸出(fbkOUT[1])。
除等化資料信號(eqDAT)外，資料取樣器(dSPL1)352a還接收時脈產生電路(clkGenCKT[2])313的正向相位校準後時脈(pcCLKp[2])作為取樣器輸入時脈(smpINCLK[2]=pcCLKp[2])。接著，資料取樣器(dSPL1)352a利用取樣器輸入時脈(smpINCLK[2])對等化資料信號(eqDAT)的資料進行取樣後所產生的取樣後資料輸出(datSMP1)，則用來作為迴授輸出(fbkOUT[2])。
除等化資料信號(eqDAT)外，邊緣取樣器(eSPL2)353a還接收時脈產生電路(clkGenCKT[3])315的正向相位校準後時脈(pcCLKp[3])作為取樣器輸入時脈(smpINCLK[3]=pcCLKp[3])。接著，邊緣取樣器(eSPL2)353a利用取樣器輸入時脈(smpINCLK[3])對等化資料信號(eqDAT)的邊緣進行取樣後所產生的取樣後邊緣輸出(edgSMP2)，則用來作為迴授輸出(fbkOUT[3])。
除等化資料信號(eqDAT)外，資料取樣器(dSPL2)354a還接收時脈產生電路(clkGenCKT[4])317的正向相位校準後時脈(pcCLKp[4])作為取樣器輸入時脈(smpINCLK[4]=pcCLKp[4])。接著，資料取樣器(dSPL2)354a 利用取樣器輸入時脈(smpINCLK[4])對等化資料信號(eqDAT)的資料進行取樣後所產生的取樣後資料輸出(datSMP2)，則用來作為迴授輸出(fbkOUT[4])。
除等化資料信號(eqDAT)外，邊緣取樣器(eSPL3)355a還接收時脈產生電路(clkGenCKT[1])311的負向相位校準後時脈(pcCLKn[1])作為取樣器輸入時脈(smpINCLK[5]=pcCLKn[1])。接著，邊緣取樣器(eSPL3)355a利用取樣器輸入時脈(smpINCLK[5])對等化資料信號(eqDAT)的邊緣進行取樣後，產生取樣後邊緣輸出(edgSMP3)。
除等化資料信號(eqDAT)外，資料取樣器(dSPL3)356a還接收時脈產生電路(clkGenCKT[2])313的負向相位校準後時脈(pcCLKn[2])作為取樣器輸入時脈(smpINCLK[6]=pcCLKn[2])。接著，資料取樣器(dSPL3)356a利用取樣器輸入時脈(smpINCLK[6])對等化資料信號(eqDAT)的資料進行取樣後，產生取樣後資料輸出(datSMP3)。
除等化資料信號(eqDAT)外，邊緣取樣器(eSPL4)357a還接收時脈產生電路(clkGenCKT[3])315的負向相位校準後時脈(pcCLKn[3])作為取樣器輸入時脈(smpINCLK[7]=pcCLKn[3])。接著，邊緣取樣器(eSPL4)357a利用取樣器輸入時脈(smpINCLK[7])對等化資料信號(eqDAT)的邊緣進行取樣後，產生取樣後邊緣輸出(edgSMP4)。
除等化資料信號(eqDAT)外，資料取樣器(dSPL4)358a還接收時脈產生電路(clkGenCKT[4])317的負向相位校準後時脈(pcCLKn[4])作為取樣器輸入時脈(smpINCLK[8]=pcCLKn[4])。接著，資料取樣器(dSPL4)358a利用取樣器輸入時脈(smpINCLK[8])對等化資料信號(eqDAT)的資料進行取樣後，產生取樣後資料輸出(datSMP4)。
在第10A圖中，工作週期控制模組371包含多工器(MUX)371a、解多工器(DEMUX)371c，以及工作週期控制電路371e。多工器371a自時脈產生電路(clkGenCKT[1]311~clkGenCKT[4]317)接收正向相位校準後時脈(pcCLKp[1]~pcCLKp[4])，並依據所選擇之用於校準的時脈產生電路(clkGenCKT[1]311~clkGenCKT[4]317)的不同，傳送正向相位校準後時脈(pcCLKp[1]~pcCLKp[4])的其中一者至工作週期控制電路371e，作為工作週期感測信號(pcCLK_det)使用。接著，工作週期控制電路371e產生工作週期控制信號(dccCAL_ctl)至DEMUX 371c，再由DEMUX 371c將工作週期校正器設定信號(SDCC[1]~SDCC[4])傳送至時脈產生電路(clkGenCKT[1]311~clkGenCKT[4]317)的其中一者。
在某些應用中，時脈校準模組30可能藉由額外採用多工器與解多工器的方式，減少相位控制電路373所需的接腳數量。本文不再詳述該些應用。
請參見第10B圖，其係於高速接收器採用四分之一倍率的架構時，另一種時脈校準模組之實施例的方塊圖。表5彙整第10B圖所示的信號關係。
Figure 110136219-A0305-02-0029-7
Figure 110136219-A0305-02-0030-8
由第10A、10B圖可以得知，針對R(例如，R=4)個時脈產生電路clkGenCKT[1]~clkGenCKT[R]，提供2*R(例如，8)個取樣器SPL[1]~SPL[8]。因此，每個時脈產生電路電連接於兩個取樣器。
請同時參見第9、10A、10B圖。第9圖的SPL[1]38a對應於第10A、10B圖的邊緣取樣器(eSPL1)351a、351b；第9圖的SPL[2]38b對應於第10A、10B圖的資料取樣器(dSPL1)352a、352b；第9圖的SPL[3]38c對應於第10A、10B圖的邊緣取樣器(eSPL2)353a、353b；第9圖的SPL[4]38d對應於第10A、10B圖的資料取樣器(dSPL2)354a、354b。
請留意，在第10A、10B圖中，將邊緣取樣器(eSPL1、eSPL2)與資料取樣器(dSPL1、dSPL2)的輸出傳導至相位控制電路373，作為迴授輸出(fbkOUT[1]~fbkOUT[4])使用。另一方面，邊緣取樣器(eSPL3、eSPL4)與資料取樣器(dSPL3、dSPL4)的輸出，則未被傳導相位控制電路373。
時脈校準模組30分別對各個時脈產生電路(clkGenCKT[1]~clkGenCKT[4])進行校準。採用對時脈產生電路(clkGenCKT[1]~clkGenCKT[4]分別校準的作法，即便邊緣/資料取樣器(eSPL1、eSPL2、eSPL3、eSPL4、dSPL1、dSPL2、dSPL3、dSPL4)在不同的時點接收等化資料信號(eqDAT)，因路徑不匹配而衍生的失真，並不至於影響取樣後的邊緣/資料輸出(edgSMP1、edgSMP2、edgSMP3、edgSMP4、datSMP1、datSMP2、datSMP3、datSMP4)。因此，對邊緣取樣器(eSPL1~eSPL4)而言，經過校準後的取樣器輸入時脈(smpINCLK[r])的上升緣與等化資料信號(eqDAT)的轉換邊緣對齊。此外，對資料取樣器(dSPL1~dSPL4)而言，經過校準後的取樣器輸入時脈(smpINCLK[r])的上升緣對齊於等化資料信號(eqDAT)的資料內容的中心。
由於路徑不匹配的緣故，儘管AFE同時傳出等化資料信號(eqDAT)至SPL[1]~SPL[4]，不同的SPL[1]~SPL[4]實際接收等化資料信號(eqDAT)的時點卻可能不同。路徑不匹配的存在，代表針對某一個時脈校準路線進行校準而得的PI校準信號SpiCAL[r]與PC校準信號SPC[r]，並不適用於另一個時脈校準路線。為便於說明，第11圖討論SPL[1]、SPL[3]未同步接收正常模式等化資料信號(eqDAT_rx)的情況。
請參見第11圖，其係說明採用個別路線的相位校準作法之優點的波形圖。第11圖的橫軸代表時間。
第一個波形和第二個波形分別代表SPL[1]、SPL[3]在不同的時點接收正常模式等化資料信號(eqDAT_rx)。請留意，第一個波形和第二個波形代表的是同一個正常模式等化資料信號(eqDAT_rx)，惟，SPL[1]、SPL[3]實際接收/取樣正常模式等化資料信號(eqDAT_rx)的時點並不相同。
為便於說明，假設正常模式等化資料信號(eqDAT_rx)在第一個週期的資料內容等於“1”(D1=1)、在第二個週期的資料內容等於“0”(D2=0)，以及在第三個週期的資料內容等於“1”(D3=1)。在第11圖中，由SPL[1]接收之正常模式等化資料信號(eqDAT_rx)的第一個週期的上升緣位於時點t1，且由SPL[3]接收之正常模式等化資料信號(eqDAT_rx)的第一個週期的上升緣位於時點t2。此處將時間差(t2-t1)定義為，跨路線間的不匹配時間△Trt。
此處雖以第11圖的波形為例，但在某些情況下，SPL[1]接收正常模式等化資料信號(eqDAT_rx)的時點，也可能略晚於SPL[3]接收正常模式等化資料信號(eqDAT_rx)的時點。此外，任兩個路線中的SPL[1]38a、SPL[2]38b、SPL[3]38c、SPL[4]38d，可能存在跨路線間的不匹配。
在上方虛線框選處中的第三個波形與第四個波形，代表取樣器輸入時脈(smpINCLK[1]、smpINCLK[3])是由具有相同PI編碼的PI[1]、PI[3]所產生。即，採用相同的設定值對時脈產生電路(clkGenCKT[1]、clkGenCKT[3])進行校準。
由第11圖的第一個波形和第三個波形可以看出，SPL[1]38a在時點t1以取樣器輸入時脈(smpINCLK[1])對正常模式等化資料信號(eqDAT_rx)(D1=1)的第一個週期進行取樣，且正常模式等化資料信號(eqDAT_rx)的"0→1"轉換與時點t1對齊。由第11圖的第二個波形和第四個波形可以看出，SPL[3]在時點t3以取樣器輸入時脈(smpINCLK[3])對正常模式等化資料信號(eqDAT_rx)的第一個週期進行取樣，但正常模式等化資料信號(eqDAT_rx)的"1→0"轉換卻與時點t4對齊。據此，當時脈產生電路(clkGenCKT[1]、clkGenCKT[3])採用相同的相位設定時，由SPL[1]產生的取 樣後邊緣輸出edgSMP1雖然是準確的，但由SPL[3]產生的取樣後邊緣輸出edgSMP2並不準確。
在下方圈選處的第五個波形和第六個波形，代表PI[1]、PI[3]的PI編碼不同時，所產生的取樣器輸入時脈(smpINCLK[1]、smpINCLK[3])。即，時脈產生電路(clkGenCKT[1]、clkGenCKT[3])係以不同的設定值進行校準。
由第一個波形和第五個波形可以看出，SPL[1]38a在時點t1以取樣器輸入時脈(smpINCLK[1])對正常模式等化資料信號(eqDAT_rx)(D1=1)的第一個週期進行取樣，且正常模式等化資料信號(eqDAT_rx)的"0→1"轉換與時點t1對齊。由第11圖的第二個波形和第六個波形可以看出，SPL[3]在時點t4以取樣器輸入時脈(smpINCLK[3])對正常模式等化資料信號(eqDAT_rx)的第一個週期進行取樣，且正常模式等化資料信號(eqDAT_rx)的"1→0"轉換與時點t4對齊。據此，若時脈產生電路(clkGenCKT[1]、clkGenCKT[3])採用不同的設定進行校準，則可使SPL[1]、SPL[3]均具有精準的取樣後邊緣輸出edgSMP1、edgSMP2。
請參見第12圖，其係具分數倍率架構的高速接收器在校準模式(M1)下操作的流程圖。時脈校準模組20在具分數倍率架構的高速接收器進入正常模式(M2)前，執行第12圖所示的步驟。在校準模式(M1)下，時脈校準模組20對取樣器輸入時脈(smpINCLK[r]，r=1~R)的相位與工作週期進行校準。本揭露的實施例著重在相位校正。
實際設計時，同一個取樣器SPL[1]~SPL[2*R]的兩個輸入間，可能因為製程的緣故而存在先天的不匹配(內部輸入位移)。為避免此種先天的不匹配影響SPL[1]~SPL[2*R]的精確度，首先對全部SPL[1]~SPL[2*R]的內部輸入位移進行校正(步驟S401)。接著，持續將具有 預定義之資料態樣的校準模式等化資料信號(eqDAT_cal)(例如，“0101”的序列或“1010”的序列)提供予SPL[1]~SPL[2*R](步驟S403)。
其後，初始化路線計數參數(r=1)(步驟S405)，並藉由PC校準信號SPC[r]，將PC[r]的PC編碼設定為一預設PC編碼(dfltPCCD)(SPC[r]=dfltPCCD)(步驟S406)。根據本揭露的實施例，隨著路線計數參數(r)的不同，時脈產生電路(clkGenCKT[r])所採用的相位校準程序也不相同。
在步驟S407中，判斷路線計數參數(r)是否等於1(r==1？)(步驟S407)。若r=1，於時脈產生電路clkGenCKT[1]執行非移位校準程序(如第13圖所示)，並據以產生精細校準取樣器輸入時脈(f-cal smpINCLK[1](步驟S409)。接著，將路線計數參數(r)遞增(r++)(步驟S411)後，重複執行步驟S406。
另一方面，針對r=2~R的情況，時脈產生電路clkGenCKT[r](r=2~R)則進行移位校準程序(請參見第14圖)，並產生後移取樣器輸入時脈(b-shft smpINCLK[r])(步驟S413)。
步驟S413結束後，判斷是否全部的時脈產生電路(clkGenCKT[1]~clkGenCKT[R])均已完成校準(r==R？)(步驟S415)。若步驟S415的判斷結果為肯定，便結束個別路線的相位校準程序。若步驟S415的判斷結果為否定，在累加路線計數參數(r)(r++)(步驟S411)後，對另一個時脈產生電路(clkGenCKT[r]，r=3~R)重複執行步驟S413。
請參見第13圖，其係於時脈產生電路(clkGenCKT[1])進行非移位校準程序的狀態圖。非移位校準程序包含三個階段：初始階段(STG1a)、粗略校準階段(STG1b)以及精細校準階段(STG1c)。
在初始階段(STG1a)，產生具有初步相位(Φprelim[1])的初步取樣器輸入時脈(prelim smpINCLK[r])(如第15圖所示)。在粗略校準階段 (STG1b)，產生具有粗略校準相位(Φcr[1])的粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])(如第18、19圖所示)。在精細校準階段(STG1c)，產生具有精細校準相位(Φf[1])的精細校準取樣器輸入時脈(f-cal smpINCLK[1])(如第22A、22B、23圖所示)。當精細校準階段(STG1c)結束時，定義並儲存校準後PI編碼(cal_PICD[1])與校準後PC編碼(cal_PCCD[1])。之後，將在正常模式(M2)下，使用所儲存之校準後PI編碼(cal_PICD[1])與校準後PC編碼(cal_PCCD[1])。
請參見第14圖，其係於時脈產生電路(clkGenCKT[2]~clkGenCKT[R])進行移位校準程序的狀態圖。移位校準程序包含五個階段：初始階段(STG2a)、前移階段(STG2b)、粗略校準階段(STG2c)、精細校準階段(STG2d)，以及後移階段(STG2e)。
在初始階段(STG2a)，利用PI校準信號SpiCAL[r]將PI[r]預設為校準後PI編碼(cal_PICD[1])，據以產生具有預設相位(Φpreset[r])的預設取樣器輸入時脈(preset smpINCLK[r])(如第24A圖所示)。在前移階段(STG2b)中，產生具有前移相位(Φfshft[r])的前移取樣器輸入時脈(f-shft smpINCLK[r])(如第24B圖所示)。在粗略校準階段(STG2c)，產生具有前移暨粗略校準相位(Φfshft-cr[r])的前移暨粗略校準取樣器輸入時脈(f-shift & cr-cal smpINCLK[r])(如第28A圖所示)。在精細校準階段(STG2d)中，產生具有前移暨精細校準相位(Φfshft-f[r])的前移暨精細校準的時脈(f-shift & f-cal smpINCLK[r])(如第28B圖所示)。在後移階段(STG2e)中，產生具有後移相位(Φbshft[r])的後移取樣器輸入時脈(b-shft smpINCLK[r])(如第28C圖所示)。後移階段(STG2e)結束時，定義並儲存校準後PI編碼(cal_PICD[r])與校準後PC編碼(cal_PCCD[r])。之後，在正常模式(M2)下使用校準後PI編碼(cal_PICD[r])與校準後PC編碼(cal_PCCD[r])。
接著，以第15~23圖先說明在時脈產生電路clkGenCKT[1]51進行的非移位校準程序，且以第24A~28C圖說明在時脈產生電路clkGenCKT[2]~clkGenCKT[R]進行的移位校準程序。
第15、19、23圖以方塊圖說明，在不同階段中，對時脈產生電路clkGenCKT[1]51以不同方式設定。在這些圖式中，時脈產生電路clkGenCKT[1]51包含PI[1]511、DCC[1]513和PC[1]515。時脈產生電路clkGenCKT[1]51接收參考輸入時脈refCLK[1]、PI校準信號SpiCAL[1]和PC校準信號SPC[1]。時脈產生電路(clkGenCKT[1])51的輸出包含正向相位校準後時脈(pcCLKp[1])與負向相位校準後時脈(pcCLKn[1])，將兩者的其中之一者提供至SPL[1]53作為取樣器輸入時脈(smpINCLK[1])。SPL[1]53以取樣器輸入時脈(smpINCLK[1])對校準模式等化資料信號(eqDAT_cal)進行取樣，且將SPL[1]53的取樣結果視為迴授輸出(fbkOUT[1])。
請參見第15圖，其係與在初始階段(STG1a)之時脈產生電路(clkGenCKT[1])相關的信號之示意圖。PI[1]具有初步PI編碼(prelimPICD)，且將PC[1]設為預設PC編碼(dfltPCCD)。例如，初步PI編碼(prelimPICD)可為0(prelimPICD=0)。
由於初步相位(Φprelim[1])並不精準，須對初步取樣器輸入時脈(prelim smpINCLK[1])加以補償。在本文中，將對初步相位(Φprelim[1])和理想相位(Φideal[1]=0°)之間的相位差進行補償的過程分為兩個階段，包含第16A、16B、16C、17、18、19圖所述的粗略校準階段(STG1b)，以及第20A、20B、20C、21A、21B、22A、22B、23圖所述的精細校準階段(STG1c)。
請參見第16A、16B、16C圖，其係等化資料信號(eqDAT)的"0→1"轉換與取樣器輸入時脈(smpINCLK[1])的上升緣間，可能存在的不同時序關係之波形圖。第16A、16B、16C圖分別代表取樣器輸入時脈 smpINCLK[1]的上升緣領先、落後、對齊於校準模式等化資料信號(eqDAT_cal)的“0→1”轉換的情形。在第16A、16B、16C圖中，將取樣器輸入時脈(smpINCLK[1])上升的時點定義為取樣時點(tsmp)。取樣時點(tsmp)可被視為是，與PI[1]相對應之循環PI編碼範圍(cycRNGpi)的中心。
在第16A圖中，當取樣時點tsmp領先校準模式等化資料信號(eqDAT_cal)的“0→1”轉換時，迴授輸出(fbkOUT[1])等於“0”。針對此種情況，取樣時點(tsmp)應向後移動，並應增加PI[1]的PI編碼。將PI[1]的PI編碼增量定義為補償用PI編碼(cmp_X[1])，且將與補償用PI編碼(cmp_X[1])對應的相位增量定義為PI補償相位(θPI[1])。接著，對循環PI編碼範圍(cycRNGpi)的上半部(0~64)進行輪流選取與測試，直到迴授輸出(fbkOUT[1])顯示取樣時點(tsmp)與校準模式等化資料信號(eqDAT_cal)的“0→1”轉換對齊為止。
如第16B圖所示，當取樣時點(tsmp)落後校準模式等化資料信號(eqDAT_cal)的“0→1”轉換時，迴授輸出(fbkOUT[1])等於“1”。基於此種情況，取樣時點(tsmp)應向前移動，並應減少PI[1]的PI編碼。將PI[1]的PI編碼減少幅度定義為，補償用PI編碼(cmp_X[1])，且將與補償用PI編碼(cmp_X[1])對應的相位減少幅度定義為PI補償相位(θPI[1])。接著，對循環PI編碼範圍(cycRNGpi)的下半部(-64~0)進行輪流選取與測試，直到迴授輸出(fbkOUT[1])顯示取樣時點(tsmp)對齊於校準模式等化資料信號(eqDAT_cal)的“0→1”轉換為止。
如第16C圖所示，當取樣時點(tsmp)與校準模式等化資料信號(eqDAT_cal)的“0→1”轉換對齊時，迴授輸出(fbkOUT[1])處於轉換狀態。因此，處於轉換狀態的迴授輸出(fbkOUT[1])可用於代表，取樣時點(tsmp)與校準模式等化資料信號(eqDAT_cal)的“0→1”轉換對齊的情況。
如第16A~16C圖所述，PI設定元件373a可根據狀態為"0"的迴授輸出(fbkOUT[1])(fbkOUT[1]=“0”)得知取樣時點tsmp領先校準模式等化資料信號(eqDAT_cal)的“0→1”轉換(如第16A圖所示)；根據狀態為"1"的迴授輸出(fbkOUT[1])(fbkOUT[1]=“1”)得知取樣時點tsmp落後校準模式等化資料信號(eqDAT_cal)的“0→1”轉換(如第16B圖所示)；以及，根據處於轉換狀態的迴授輸出(fbkOUT[1](fbkOUT[1]=”0→1”轉換)得知取樣時點(tsmp)對齊於校準模式等化資料信號(eqDAT_cal)的“0→1”轉換(如第16C圖所示)。再者，基於迴授輸出(fbkOUT[1])的狀態，PI設定元件373a可以得知相位關係，且，PI設定元件373a可藉由對PI[1]的PI編碼加以調整的方式，改變校準模式等化資料信號(eqDAT_cal)和初步取樣器輸入時脈(prelim smpINCLK[1])之間的相位關係。第17、18圖說明如何基於第16A~16C圖的歸納而進行粗略校準階段(STG1b)。
請留意，在第16A、16B、16C圖中，假設取樣時點(tsmp)接近的是校準模式等化資料信號(eqDAT_cal)的“0→1”轉換。然而，若取樣時點tsmp接近的是校準模式等化資料信號(eqDAT_cal)“1→0”轉換時，也同樣可用於判斷取樣器輸入時脈(smpINCLK[1])與校準模式等化資料信號(eqDAT_cal)之間的相位關係。基於此種情況，根據迴授輸出(fbkOUT[1])所做的判斷也需因應修改。
請參見第17圖，其係產生粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])之波形圖。在第17圖中，理想取樣器輸入時脈(ideal smpINCLK[1])的上升緣與校準模式等化資料信號(eqDAT_cal)的“0→1”轉換對齊。即，Φideal[1]=0°。但，預設取樣器輸入時脈(smpINCLK[1])的上升緣落後校準模式等化資料信號(eqDAT_cal)的“0→1”轉換。在本文中，將初 步相位(Φprelim[1])與理想相位(Φideal[1])之間的相位差，定義為個別路線的相位誤差δprelim[1]=Φprelim[1]-Φideal[1]。
在第17圖中，初步取樣器輸入時脈(prelim smpINCLK[1])與校準模式等化資料信號(eqDAT_cal)之間的關係與第16B圖的說明類似。因此，PI設定元件373a可以得知應減少補償用PI編碼(cmp_X[1])的數值。逐漸地將補償PI用編碼(cmp_X[1])減少，直到與其對應的PI補償相位(θPI[1])接近反向的個別路線的相位誤差(δprelim[1])為止。即，
Figure 110136219-A0305-02-0039-19
。第18圖說明補償用PI編碼(cmp_X[1])的取得過程。粗略校準階段(STG1b)結束時，產生等於初步相位(Φprelim[1])和PI補償相位(θPI[1])之總和的粗略校準相位(Φcr[1])。即，Φcr[1]=Φprelim[1]+θPI[1]。
請參見第18圖，其係與PI[1]對應之粗略校準階段(STG1b)的流程圖。首先，將補償用PI編碼(cmp_X[1])初始化為0(步驟S501)。接著，SPL[1]利用初步取樣器輸入時脈(prelim smpINCLK[1])，對校準模式等化資料信號(eqDAT_cal)進行取樣，並據以產生迴授輸出(fbkOUT[1])(步驟S502)。根據迴授輸出(fbkOUT[1])，PI設定元件373a選擇性修改PI[1]的PI編碼(步驟S503)。
步驟S503進一步包含以下步驟。PI設定元件373a判斷迴授輸出(fbkOUT[1])是否處於轉換狀態(步驟S503a)。若步驟S503a的判斷結果為肯定，PI設定元件373a確認取樣器輸入時脈(smpINCLK[1])的上升緣，與校準模式等化資料信號(eqDAT_cal)的“0→1”轉換對齊(請參見第16C圖)，並產生粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])(步驟S503c)，且流程結束。待流程結束後，所採用之補償用PI編碼(cmp_X[1])的數值對應於PI補償相位(θPI[1])。
若步驟S503a的判斷結果為否定，PI設定元件373a判斷迴授輸出(fbkOUT[1])是否等於“0”(步驟S503e)。
若步驟S503e的判斷結果為肯定，PI設定元件373a可得知取樣器輸入時脈(smpINCLK[1])的上升緣，領先校準模式等化資料信號(eqDAT_cal)的“0→1”轉換(請參見第16A圖)。接著，PI設定元件373a增加PI[1]的補償用PI編碼(cmp_X[1]++)(步驟S503g)，並重複執行步驟S502。
若步驟S503e的判斷結果為否定，PI設定元件373a可得知取樣器輸入時脈(smpINCLK[1])的上升緣，落後校準模式等化資料信號(eqDAT_cal)的“0→1”轉換(請參見第16B圖)。接著，PI設定元件373a減少PI[1]的補償用PI編碼(cmp_X[1]--)(步驟S503i)，並重複執行步驟S502。
請參見第19圖，其係與在粗略校準階段(STG1b)的時脈產生電路(clkGenCKT[1])相關的信號之示意圖。在粗略校準階段(STG1b)，以初步PI編碼(prelimPICD)與補償用PI編碼(cmp_X[1])的總和(prelimPICD+cmp_X[1])設定PI[1]511的PI編碼，且PC[1]的PC編碼維持等於預設PC編碼(dfltPCCD)。
粗略校準相位(Φcr[1])等於初步相位(Φprelim[1])與PI補償相位(θPI[1])的總和。即，Φcr[1]=Φprelim[1]+θPI[1]。囿於PI[1]的相位精準度，在粗略校準相位(Φcr[1])與理想相位(Φideal[1])之間仍存在一個微小的相位誤差。即，
Figure 110136219-A0305-02-0040-21
。之後，這個微小的相位誤差係由PC[1]於精細校準階段(STG1c)消除。
請參見第20A圖，其係舉例說明PC[1]之設計的示意圖。PC[1]~PC[4]採用相同的設計方式實現。PC[1]接收正向工作週期校正後時脈(dccCLKp[1])和負向工作週期校正後時脈(dccCLKn[1])的其中一者，並輸出正向相位校準後時脈(pcCLKp[1])與負向相位校準後時脈(pcCLKn[1])的其 中一者。PC[1]包含2*N個延遲單元(dlyU)與2*N個開關(sw)。各個延遲單元(dlyU)具有延遲間隔(△TdlyU)。PC[1]之PC編碼對應於延遲單元的數量。因此，PC[1]的PC編碼範圍為0~2*N。
開關sw的導通與否，取決於PC校準信號(SPC[1])。根據開關(sw)的導通狀態的不同，可以調整在PC[1]61的輸入與輸出之間的延遲期間。越多開關(sw)導通時，代表越多延遲單元(dlyU)被致能，且PC[1]61提供至取樣器輸入時脈(smpINCLK[1])的延遲期間也越長。
為涵蓋元件間的長短不等的延遲，以及在粗略校準階段(STG1b)的誤差，此處定義PC搜索範圍(sweepRNGpc)，用以代表可利用PC[1]進行校準的相位範圍。請參見第20B圖，其係延遲間隔(△TdlyU)與PC搜索範圍(sweepRNGpc)的關係之示意圖。PC搜索範圍(sweepRNGpc)被區分為2*N個延遲間隔(△TdlyU)。即，sweepRNGpc=2*N*△TdlyU。
理想狀況下，PC搜索範圍(sweepRNGpc)可能等於1個PI步階(sweepRNGpc=△PIstep)。然而，為能涵蓋在粗略校準階段(STG1b)的誤差，若PC搜索範圍(sweepRNGpc)可大於1個PI步階(sweepRNGpc>△PIstep)的範圍時較佳。例如，可假設sweepRNGpc=2*△PIstep，或假設sweepRNGpc=3*△PIstep。實際應用時，PC搜索範圍(sweepRNGpc)不須限定為內插器步階(△PIstep)的整數倍。
在第20B圖中，PC[1]之PC編碼的最小值等於0、最大值等於2*N。由於對PI[1]之PI編碼進行鎖定的過程，以及PI[1]和SPL[1]之間的信號傳遞均可能衍生額外的延遲。透過將PC[1]的預設PC編碼(dfltPCCD)初始化為中間值PC編碼(dftPCCD=N)的作法，可藉由縮短PC[1]所提供的延遲而補償這些額外的延遲。簡言之，藉由將預設PC編碼(dfltPCCD)設定為中間值PC編碼(dftPCCD=N)的方式，可提升PC[1]調整相位時的彈性。
請參見第20C圖，其係依據粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])之上升緣而定義取樣時點(tsmp)與PC搜索範圍(sweepRNGpc)之示意圖。精細校準階段(STG1c)剛開始時，SPL[1]以粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])對校準模式等化資料信號(eqDAT_cal)進行取樣。此處定義一個代表粗略校準取樣器輸入時脈(cr-cal smpINCLK[1])之上升時點的取樣時點(tsmp)。取樣時點(tsmp)相當於PC搜索範圍(sweepRNGpc)的中心，且在精細校準階段(STG1c)中，PC搜索範圍(sweepRNGpc)涵蓋時點(tsmp-N*△TdlyU)至時點(tsmp+N*△TdlyU)的期間。此處將PC搜索過程中，PC[1]之PC編碼的改變量定義為補償用PC編碼(cmp_Y[1])，以及將在精細校準階段(STG1c)產生的取樣器輸入時脈(cr-cal smpINCLK[1])定義為測試用取樣器輸入時脈(tst smpINCLK[1])。測試用取樣器輸入時脈(tst smpINCLK[1])因應各個補償用PC編碼(cmp_Y[1])的數值而重複產生。因此，時點(tsmp-N*△TdlyU)對應於補償用PC編碼的最小值(cmp_Y[1]=-N)，且時點(tsmp+N*△TdlyU)對應於補償用PC編碼的最大值(cmp_Y[1]=N)。
粗略校準階段(STG1b)結束後，取樣時點(tsmp)已經非常接近校準模式等化資料信號(eqDAT_cal)的“0→1”轉換。但是，在粗略校準取樣器輸入相位(Φcr[1])與理想相位(Φideal[1]=0°)之間仍存在很小的相位誤差(Φcr[1]≠Φideal[1]=0°)。根據本文的構想，可藉由逐漸改變致能的延遲單元(dlyU)的數量的方式消除這個很小的相位誤差。
請參見第21A、21B圖，其係在精細校準階段(STG1c)，對PC[1]的PC編碼進行調整之示意圖。第21A圖為，當取樣時點tsmp落後校準模式等化資料信號(eqDAT_cal)之“0→1”轉換的情況；第21B圖為，當取樣時點tsmp領先校準模式等化資料信號(eqDAT_cal)之“0→1”轉換的情況。
在第21A圖中，當取樣時點tsmp落後校準模式等化資料信號(eqDAT_cal)之0→1”轉換時，與PC搜索範圍(sweepRNGpc)的下半部((tsmp-1/2*sweepRNGpc)~tsmp)對應的PC[1]的PC編碼被輪流選取並反覆測試，並產生多個(例如，M個)測試用取樣器輸入時脈(tst smpINCLK[1])。
在第21B圖中，當取樣時點(tsmp)領先校準模式等化資料信號(eqDAT_cal)的“0→1”轉換時，與PC搜索範圍(sweepRNGpc)的上半部(tsmp~(tsmp+1/2*sweepRNGpc))對應的PC[1]的PC編碼被輪流選取並反覆測試，並產生多個(例如，M個)測試用取樣器輸入時脈(tst smpINCLK[1])。
在第21A、21B圖中，每次設定一個補償用PC編碼(cmp_Y[1])時，需要產生M個週期的測試用取樣器輸入時脈(tst smpINCLK[1])，才能決定測試用取樣器輸入時脈(tst smpINCLK[1])的上升緣與校準模式等化資料信號(eqDAT_cal)的上升緣之間的關係。換言之，SPL[1]需要利用相同的測試用取樣器輸入時脈(tst smpINCLK[1])，重複對校準模式等化資料信號(eqDAT_cal)進行取樣M個週期後，產生M筆取樣結果。邊緣偵測元件373e再基於該M筆取樣結果，判斷取樣時點(tsmp)與校準模式等化資料信號(eqDAT_cal)的“0→1”轉換何者較早發生。
經過M個週期後，產生M個迴授輸出(fbkOUT[1])。在M個迴授輸出(fbkOUT[1])中，分別計算迴授輸出fbkOUT[1]等於"0"(fbkOUT[1]="0")的數量(即，累計計數參數CNT_0)，以及迴授輸出fbkOUT[1]等於"1"(fbkOUT[1]="1")的數量(即，累計計數參數CNT_1)。接著，比較累計計數參數(CNT_0、CNT_1)。其中，累計計數參數(CNT_0、CNT_1)的總和等於M(CNT_0+CNT_1=M)。
根據第21A圖，當取樣時點tsmp位在校準模式等化資料信號(eqDAT_cal)之“0→1”轉換之後，迴授輸出(fbkOUT[1])等於"1"。因此，當累 計計數參數CNT_0小於累計計數參數CNT_1(CNT_0<CNT_1)時，邊緣偵測元件373e確認在M個週期中的大多數週期中，取樣時點tsmp晚於校準模式等化資料信號(eqDAT_cal)之“0→1”轉換。據此，PC設定元件373c應逐漸減少致能的延遲單元(dlyU)的個數，藉以將取樣時點tsmp往前移動。在第21A圖中，補償用PC編碼(cmp_Y[1])逐漸減少，直到邊緣偵測元件373e確認累計計數參數CNT_0、CNT_1的數值相等(CNT_0=CNT_1)為止。
另一方面，根據第21B圖，當取樣時點tsmp位在校準模式等化資料信號(eqDAT_cal)之“0→1”轉換前，迴授輸出(fbkOUT[1])將等於"0"。因此，當累計計數參數CNT_0大於累計計數參數CNT_1(CNT_0>CNT_1)時，邊緣偵測元件373e可確認在M個週期中的大多數週期中，取樣時點tsmp早於校準模式等化資料信號(eqDAT_cal)之“0→1”轉換。據此，PC設定元件373c應逐漸增加致能的延遲單元(dlyU)的個數，藉以將取樣時點tsmp往後移動。在第21B圖中，補償用PC編碼(cmp_Y[1])逐漸增加，直到邊緣偵測元件373e確認累計計數參數CNT_0、CNT_1的數值相等(CNT_0=CNT_1)為止。
由於延遲單元(dlyU)的數量調整是基於累計計數參數CNT_0、CNT_1的何者具有較大的數值而決定，本文將此種決策過程定義為多數決途徑。每次調整/更新用於補償用PC編碼(cmp_Y[1])時，將重複產生M個週期的測試用取樣器輸入時脈(tst smpINCLK[1])，且校準模式取樣器輸入時脈(eqDAT_cal)被反覆取樣M次。此處重複採用多數決途徑，直到PC設定元件373c確認測試用取樣器輸入時脈(tst smpINCLK[1])的上升緣，對齊於校準模式取樣器輸入時脈(eqDAT_cal)的“0→1”轉換為止。接著，將上升緣與校準模式取樣器輸入時脈(eqDAT_cal)的“0→1”轉換對齊的測試用取樣器輸入時脈(tst smpINCLK[1])定義為，精細校準取樣器輸入時脈(f-cal smpINCLK[1])。其中，精細校準相位(Φf[1])等於理想相位(Φideal[1]=0°)。第22A、22B圖將說明更多與精細校準階段(STG1c)相關的細節。
請參見第22A、22B圖，其係與時脈產生電路(clkGenCKT[1])對應之精細校準階段(STG1c)的流程圖。請同時參見第9、21A、21B、22A、22B圖。
首先，PC設定元件373c初始化補償用PC編碼(cmp_Y[1]=0)(步驟S551)，且PC設定元件373c將PC[1]的PC編碼設定為，預設PC編碼(dfltPCCD)與補償用PC編碼(cmp_Y[1])的總和。即，(SPC[1]=dfltPCCD+cmp_Y[1])(步驟S553)。接著，邊緣偵測元件373e將週期計數參數(cyc_cnt)與累計計數參數(CNT_0、CNT_1)均初始化為0(cyc_cnt=CNT_0=CNT_1=0)(步驟S555)。經過初始化後，SPL[1]38a開始重複以M個週期取樣器輸入時脈(smpINCLK[1])，對校準模式等化資料信號(eqDAT_cal)進行取樣(步驟S557)。週期計數參數(cyc_cnt)隨著週期的經過而逐步上數。邊緣偵測元件373e在M個週期，反覆自SPL[1]38a接收迴授輸出(fbkOUT[1])的數值。變數M為一個預設的正整數，例如，M=1000。在M個週期中，隨著迴授輸出(fbkOUT[1])的狀態，分別對累計計數參數(CNT_0、CNT_1)加以累計。經過M個週期後，比較累計計數參數(CNT_0、CNT_1)的大小，用以決定補償用PC編碼(cmp_Y[1])是否應增加或減少(步驟S559)。
步驟S557進一步包含以下步驟。SPL[1]38a以取樣器輸入時脈(smpINCLK[1])對校準模式等化資料信號(eqDAT_cal)進行取樣，產生迴授輸出(fbkOUT[1])(步驟S557a)。接著，根據迴授輸出(fbkOUT[1])的數值(步驟S557c)，邊緣偵測元件373e將累計計數參數(CNT_0、CNT_1)的其中一者上數。若迴授輸出(fbkOUT[1])等於“0”，便將累計計數參數(CNT_0)加1(步驟S557e)。若迴授輸出(fbkOUT[1])等於“1”，便將累計計數參數(CNT_1)加 1(步驟S557g)。其後，邊緣偵測元件373e確認是否經過M個週期(步驟S557i)。若步驟S557已經重複執行M次，便執行步驟S559。否則，便在週期計數參數(cyc_cnt)遞增1(cyc_cnt++)(步驟S557k)後，重複執行步驟S557。
若測試用取樣器輸入時脈(tst smpINCLK[1])的上升緣，對齊於校準模式等化資料信號(eqDAT_cal)的“0→1”轉換時，則迴授輸出fbkOUT[1]=”0”的機率與迴授輸出fbkOUT[1]=”1”的機率相等。據此，若累計計數參數(CNT_0)與累計計數參數(CNT_1)相等時(CNT_0=CNT_1=M/2)，代表測試用取樣器輸入時脈(tst smpINCLK[1])的上升緣確實與校準模式等化資料信號(eqDAT_cal)的“0→1”轉換對齊，無須再對取樣器輸入時脈(smpINCLK[1])進行校準。因此，可以確認已經取得精細校準取樣器輸入時脈(f-cal smpINCLK[1])。因此，若步驟S559a的判斷結果為肯定，邊緣偵測元件373e產生計數等量信號(Sequiv)至PC設定元件373c，用以指示精細校準階段(STG1c)結束。接著，PC設定元件373c產生設定PC[1]用的PC校準信號(SPC[1]=dfltPCCD+cmp_Y[1])，進而產生精細校準取樣器輸入時脈(f-cal smpINCLK[1])。
另一方面，若步驟S559a的判斷結果為否定，邊緣偵測元件373e將進一步判斷累計計數參數(CNT_0、CNT_1)中的何者的數值較大(步驟S559e)。
若邊緣偵測元件373e判斷累計計數參數(CNT_0)小於累計計數參數(CNT_1)(CNT_0<CNT_1)時，邊緣偵測元件373e產生計數比較信號(ScmpN=1)至PC設定元件373c。根據計數比較信號(ScmpN=1)，PC設定元件373c得知取樣時點(tsmp)落後校準模式等化資料信號(eqDAT_cal)的“0→1”轉換(請參見第21A圖)。為提前產生取樣時點(tsmp)，PC設定元件373c應遞減補償用PC編碼(cmp_Y[1])的數值(即，cmp_Y[1]--)(步驟S559g)。且，根據更新後 的補償用PC編碼(cmp_Y[1])，對另一個測試用取樣器輸入時脈(tst smpINCLK[1])重複執行步驟S553、S555、557。
若邊緣偵測元件373e判斷累計計數參數(CNT_0)大於累計計數參數(CNT_1)(CNT_0>CNT_1)時，邊緣偵測元件373e產生計數比較信號(ScmpN=0)至PC設定元件373c。根據計數比較信號(ScmpN=0)，PC設定元件373c得知取樣時點(tsmp)領先校準模式等化資料信號(eqDAT_cal)的“0→1”轉換(請參見第21B圖)。為延遲產生取樣時點(tsmp)，PC設定元件373c應遞增補償用PC編碼(cmp_Y[1])的數值(即，cmp_Y[1]++)(步驟S559i)。且，根據更新後的補償用PC編碼(cmp_Y[1])，對另一個測試用取樣器輸入時脈(tst smpINCLK[1])重複執行步驟S553、S555、S557。
精細校準階段(STG1c)結束時，PC[1]的相位設定，由預設PC編碼(dfltPCCD)與補償用PC編碼(cmp_Y[1])一起決定。因此，精細校準相位(Φf[1])等於粗略校準相位(Φcr[1])與PC補償相位(θPC[1])的總和。即，Φf[1])=Φcr[1]+θPC[1]。
請留意，在第21A、21B、22A、22B圖中，假設取樣時點(tsmp)接近校準模式等化資料信號(eqDAT_cal)的“0→1”轉換。若取樣時點(tsmp)接近的是校準模式等化資料信號(eqDAT_cal)的“1→0”轉換時，多數決途徑的判斷基礎也會不同，且關於PC[1]如何校準的做法也需對應修改。惟，此處不再詳細說明此種情況的相關細節。
請參見第23圖，其係與在精細校準階段(STG1c)的時脈產生電路(clkGenCKT[1])相關的信號之示意圖。在精細校準階段(STG1c)，PI[1]511的PI編碼維持與粗略校準階段(STG1c)的PI編碼相同，且PC[1]的PC編碼等於預設PC編碼(dfltPCCD)與補償用PC編碼(cmp_Y[1])的總和。即，dfltPCCD+cmp_Y[1]。據此，精細校準相位(Φf[1])等於粗略校準相位(Φcr[1]) 與PC補償相位(θPC[1])的總和。此外，精細校準相位(Φf[1])等於0°。即，Φf[1]=Φcr[1]+θPC[1]=0°。
在精細校準階段(STG1c)結束時，將PI[1]的PI編碼定義為校準後PI編碼(cal_PICD[1])，以及將PC[1]的PC編碼定義為校準後PC編碼(cal_PCCD[1])。將校準後PI編碼(cal_PICD[1])與校準後PC編碼(cal_PCCD[1])儲存後，後續將於正常模式(M2)使用。
表6簡要比較在非移位校準程序(r=1)中，PI[1]與PC[1]在不同階段的設定。表6的內容可參見第15~23圖的說明。
Figure 110136219-A0305-02-0048-9
如第12圖所述，將非移位校準程序應用於r=1的情況，以及將移位校準程序應用於r=2~R的情況。接著，以第24A~28圖說明r=2~R的移位校準程序。
第24A、24B、28A、28B、28C圖以方塊圖呈現在不同階段下，具有不同設定值的時脈產生電路clkGenCKT[r](r=2~R)71。在這些圖式中，時脈產生電路clkGenCKT[r]71包含PI[r]711、DCC[r]713與PC[r]715。時脈產生電路(clkGenCKT[r])71接收參考輸入時脈refCLK[r]、PI校準信號SpiCAL[r]，以及PC校準信號SPC[r]。時脈產生電路(clkGenCKT[r])71的輸出包含正向相位校準後時脈(pcCLKp[r])與負向相位校準後時脈(pcCLKn[r])，且兩者的其中之一者提供予SPL[r]作為取樣器輸入時脈(smpINCLK[r])。SPL[r]73利用取樣器輸入時脈(smpINCLK[r])，對校準模式取樣器輸入時脈(eqDAT_cal)進行取樣，且取樣結果視為迴授輸出(fbkOUT[r])。
請參見第24A圖，其係與在初始階段(STG2a)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。在初始階段(STG2a)，將PI[r]的PI編碼設定為預設PI編碼(presetPICD)，並將PC[r]的PC編碼設定為預設PC編碼(dfltPCCD)。根據本揭露的實施例，預設PI編碼(presetPICD)等於校準後PI編碼(cal_PICD[1])。即，presetPICD=cal_PICD[1])。因為以同樣的預設PI編碼(presetPCCD)設定PI[2]~PI[R]的緣故，可以將不同路線之間的延遲不匹配幅度限縮在一個時脈相位週期內。在第24A圖中，預設相位(Φpreset[r])與預設PI編碼(presetPICD)和預設PC編碼(dfltPCCD)有關。
請同時參見第15、24A圖。第15圖對應於r=1的初始階段；第24A圖對應於r=2~R的初始階段。當r=1時，以初步PI編碼(prelimPICD)設定PI[1]。當r=2~R時，以預設PI編碼(presetPICD)設定PI[2]~PI[R]。另一方面，無論r的數值為何，均以預設PC編碼(dfltPCCD)設定PC[1]~PC[R]。
初始階段(STG2a)結束後，時脈產生電路(clkGenCKT[r]，r=2~R)進入前移階段(STG2b)。前移階段(STG2b)並不適用於r=1的情況。在 前移階段(STG2b)中，利用暫時性PI編碼(tmpPICD[r]，r=2~R)調整PI[r]的PI編碼。因為加入暫時性PI編碼(tmpPICD[r]，r=2~R)的緣故，取樣器輸入時脈(smpINCLK[r]，r=2~R)的相位在前移階段(STG2b)中的改變幅度相當顯著。此處，將與暫時性PI編碼(tmpPICD[r]，r=2~R)對應的相位改變幅度定義為目標往原點的相位位移(ΦOFST2ogn[r]，r=2~R)。
請參見第24B圖，其係與在前移階段(STG2b)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。在前移階段(STG2b)中，將PI[r]711的PI編碼設定為，預設PI編碼(presetPICD)與暫時性PI編碼(tmpPICD[r])的總和；此階段並不調整PC[r]715的PC編碼。根據本揭露的實施例，定義與目標往原點的相位位移(ΦOFST2ogn[r])對應的暫時性PI編碼(tmpPICD[r])。在第24B圖中，前移相位(Φfshft[r])係由預設PI編碼(presetPICD)、暫時性PI編碼(tmpPICD[r])，以及預設PC編碼(dfltPCCD)的總和決定。
在本文中，針對r=2~R的情況，在相位位移的基礎上進行粗略校準階段(STG2c)與精細校準階段(STG2d)。即，在粗略校準階段(STG2c)中，並不是對預設取樣器輸入時脈(preset smpINCLK[r])進行校準，而是對前移取樣器輸入時脈(f-shft smpINCLK[r])進行校準。此外，在精細校準階段(STG2d)中，並不是針對粗略校準取樣器輸入時脈(cr-cal smpINCLK[r])進行校準，而是對前移暨粗略校準取樣器輸入時脈(f-shft & cr-cal smpINCLK[r])進行校準。
為具體說明在位移校準程序中的初始階段(STG2a)、前移階段(STG2b)與粗略校準階段(STG2c)，第25A、25B圖分別繪式取樣器輸入時脈(smpINCLK[2])在不同階段的波形與相位。
請參見第25A圖，其係說明前移暨粗略校準取樣器輸入時脈(f-shft & cr-cal smpINCLK[2])如何產生的波形圖。第25A圖繪式的波形為，校準模式等化資料信號(eqDAT_cal)、理想取樣器輸入時脈(ideal smpINCLK[2])、預設取樣器輸入時脈(preset smpINCLK[2])、前移取樣器輸入時脈(f-shft smpINCLK[2])，以及前移暨粗略校準取樣器輸入時脈(f-shft & cr-cal smpINCLK[2])。
上方的虛線圈選處IIa所框選的波形為，理想取樣器輸入時脈(ideal smpINCLK[2])與預設取樣器輸入時脈(preset smpINCLK[2])。下方的虛線圈選處IIb所框選的波形為，前移取樣器輸入時脈(f-shft smpINCLK[2])與前移暨粗略校準取樣器輸入時脈(f-shft & cr-cal smpINCLK[2])。
請參見第25B圖，其係說明如何取得PI補償相位(θPI[2])之水平長條圖。第25B圖所示的相位對應於第25A圖所示的波形。第25B圖的虛線框選處IIa’、IIb’，分別對應於第25A圖的虛線框選處IIa、IIb。
請同時參見第24A圖、第25A圖之虛線框選處IIa的波形，以及第25B圖虛線框選處IIa’的水平長條圖。在初始階段(STG2a)，PI校準信號(SpiCAL[2])以預設PI編碼(presetPICD)設定PI[2]，且預設PI編碼等於校準後PI編碼cal_PICD[1](即，SpiCAL[2]=presetPICD=cal_PICD[1])。虛線框選處IIa內的波形對應於理想取樣器輸入時脈(ideal smpINCLK[2])與預設取樣器輸入時脈(preset smpINCLK[2])。在虛線框選處IIa、IIa’的下方，朝左的小箭頭代表預設相位(Φpreset[2])與理想相位(Φideal[2])之間的相位差，將其定義為個別路線的相位誤差(δpreset[2]=Φpreset[2]-Φideal[2])。
請同時參見第24B圖、第25A圖之虛線框選處IIb的波形，以及第25B圖虛線框選處IIb’的水平長條圖。在前移階段(STG2b)中，PI[2]的PI 編碼被設定為，預設PI編碼(presetPICD)與暫時性PI編碼(tmpPICD[2])的總和。因此，前移取樣器輸入時脈(f-shft smpINCLK[2])相當於，將預設取樣器輸入時脈(preset smpINCLK[2])移動目標往原點的相位位移(ΦOFST2ogn[2]=-45°)的幅度後產生。目標往原點的相位位移(ΦOFST2ogn[2]=-45°)對應於暫時性PI編碼(tmpPICD[2]=-16)。
根據第25A、25B圖，可以歸納預設相位(Φpreset[2])與理想相位(Φideal[2])之間的相位關係，類似前移相位(Φfshft[2])與共用原點相位(0°)之間的相位關係。基於此種相似性，依據前移相位(Φfshft[2])與共用原點相位(0°)之間的比較而得到的校準設定，可直接並輕易地應用至預設相位(Φpreset[2])與理想相位(Φideal[2])的比較。
PI補償相位(θPI[2])的取得過程與第18圖的PI補償相位(θPI[1])的取得過程類似。PI補償相位(θPI[2])代表在前移相位(Φfshft[2])與共用原點相位(0°)之間的相位差。在第25A、25B圖中，以朝右的小箭頭代表PI補償相位(θPI[2])。PI補償相位(θPI[2])與個別路線的相位誤差(δpreset[2])的大小相等，且彼此反向(θPI[2]=-δpreset[2])，且PI補償相位(θPI[2])用於補償個別路線的相位誤差(δpreset[2])。
粗略校準階段(STG2c)結束時，PI設定元件373a不再調整PI[2]的PI編碼，並記錄補償用PI編碼(cmp_X[2])。接著，產生前移暨粗略校準取樣器輸入時脈(f-shft & cr-cal smpINCLK[2])，且前移暨粗略校準相位(Φfshft-cr[2])接近共用原點相位(0°)。即，Φfshft-cr[2]
Figure 110136219-A0305-02-0052-22
0°。
如第25A、25B圖所繪式，前移暨粗略校準相位(Φfshft-cr[2])等於預設相位(Φpreset[2])、目標往原點的相位位移ΦOFST2ogn[2]=-45°與PI補償相位θPI[2]的總和。即，Φfshft-cr[2]=Φpreset[2]+ΦOFST2ogn[2]+θPI[2]。
本文採用不同的網底，代表水平長條圖(第25B、26、27圖)中不同類型的相位。白色網底的水平長條圖代表理想相位(Φideal[2]~Φideal[R])。水平網底的水平長條圖代表預設相位(Φpreset[2]~Φpreset[R])。點狀網底的水平長條圖代表目標往原點的相位位移(ΦOFST2ogn[2]~ΦOFST2ogn[R])。垂直網底的水平長條圖代表前移暨粗略校準相位(Φfshft-cr[2]~Φfshft-cr[R])。
第26圖為，如何取得PI補償相位(θPI[3])的水平長條圖；第27圖為，如何取得PI補償相位(θPI[4])的水平長條圖。除了部分參數的數值(例如，ΦOFST2ogn[r]、tmpPICD[r])不同外，當r=3或r=4時，在前移階段(STG2b)與粗略校準階段(STG2c)的信號與相位改變過程，均與第25A、25B圖類似。因此，此處不再詳述關於在取樣器輸入時脈(smpINCLK[3]、smpINCLK[4])進行粗略校準階段(STG2c)的細節。
根據第25A、25B、26、27圖的說明可以得知，對時脈產生電路(clkGenCKT[2]~clkGenCKT[R])而言，並非直接以理想相位(Φideal[2]~Φideal[R])進行比較，而是以共用原點相位(0°)進行比較。在此基礎上，針對PI[2]~PI[R]進行的粗略校準階段(STG2c)，與在PI[1]進行的粗略校準階段(STG1b)類似。因為相似性的緣故，第19圖的流程圖可在修改後，應用於PI[2]~PI[R]的粗略校準階段(STG2c)。表7彙整與粗略校準階段(STG1b、STG2c)相關的參數。
Figure 110136219-A0305-02-0053-10
Figure 110136219-A0305-02-0054-11
請參見第28A圖，其係與在粗略校準階段(STG2c)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。在粗略校準階段(STG2c)中，PI[r]的PI編碼等於，預設PI編碼(presetPICD)、暫時性PI編碼(tmpPICD[r])與補償用PI編碼(cmp_X[r])的總和。即，SpiCAL[r]=presetPICD+tmpPICD[r]+cmp_X[r]。另，PC[r]的PC編碼等於預設PC編碼(dfltPCCD)。即，SPC[r]=dfltPCCD。
粗略校準階段(STG2c)結束後，進行的是精細校準階段(STG2d)。同樣地，第22A、22B圖所示的流程圖，可在經過修改後，套用 至精細校準階段(STG2d)。表8彙整與精細校準階段(STG1c、STG2d)相關的參數。
Figure 110136219-A0305-02-0055-12
請參見第28B圖，其係與在精細校準階段(STG2d)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。在精細校準階段(STG2d)，PI[r]的PI編碼等於預設PI編碼presetPICD)、暫時性PI編碼(tmpPICD[r])與補償用PI編碼(cmp_X[r])的總和。即，SpiCAL[r]=presetPICD+tmpPICD[r]+cmp_X[r]。另，PC[r]的PC編碼等於預設 PC編碼(dfltPCCD=N)與補償用PC編碼(cmp_Y[r])的總和。即，SPC[r]=dfltPCCD+cmp_Y[r]。
精細校準階段(STG2d)結束後，進行的是後移階段(STG2e)。請參見第28C圖，其係與在後移階段(STG2e)的時脈產生電路(clkGenCKT[2]~clkGenCKT[R])相關的信號之示意圖。後移階段(STG2e)是與時脈產生電路(clkGenCKT[r])對應之移位校準程序的最後一個階段。
與精細校準階段(STG2d)的PI編碼相較，PI[r]711在後移階段(STG2e)的PI編碼須扣除暫時性PI編碼(tmpPICD[r])。換言之，PI[r]在後移階段(STG2e)的PI編碼，等於將PI[r]在精細校準階段(STG2d)的PI編碼(即，presetPICD+tmpPICD[r]+cmp_X[r])，扣除暫時性PI編碼(tmpPICD[r])後，計算得出的PI編碼的差值。即，{presetPICD+tmpPICD[r]+cmp_X[r]}-tmpPICD[r]=presetPICD+cmpX[r]。將暫時性PI編碼(tmpPICD[r])扣除的計算過程，相當於加入一個與目標往原點的相位位移(ΦOFST2ogn[r])反向的相位，這個相位稱為，原點往目標的相位位移(ΦOFST2tgt[r]=-ΦOFST2ogn[r]=(r-1)*360°/(R*2))。例如，當r=2時，ΦOFST2tgt[2]=45°，且ΦOFST2ogn[2]=-45°。
據此，在後移階段(STG2e)，PI[r]711的PI編碼係由預設PI編碼(presetPICD)與補償PI用編碼(cmp_X[r])的總和決定。即，SpiCAL[r]=presetPICD+cmp_X[r]。另一方面，在後移階段(STG2e)中，PC[r]的PC編碼維持與精細校準階段(STG2d)的PC編碼相同。即，SPC[r]=dfltPCCD+cmp_Y[r]。
綜上所述，在後移階段(STG2e)中，後移取樣器輸入時脈(b-shft smpINCLK[r])相當於，將前移暨精細校準取樣器輸入時脈(f-shft & f-cal smpINCLK[r])移動原點往目標的相位位移ΦOFST2tgt[r]後的結果。因此， 在後移階段(STG2e)，後移相位Φbshft[r](r=2~R)等於前移暨精細校準相位(Φfshft-f[r])與原點往目標的相位位移(ΦOFST2tgt[r]=(r-1)*360°/(R*2))的總和。即，Φbshft[r]=Φfshft-f[r]+ΦOFST2tgt[r]=0°+(r-1)* 360°/(R*2)=(r-1)*360°/(R*2)。
在後移階段(STG2e)結束後，進一步將PI[r]的PI編碼定義為校準後PI編碼(cal_PICD[r])，以及將PC[r]的PC編碼進一步定義為校準後PC編碼(cal_PCCD[r])。暫時地將校準後PI編碼(cal_PICD[r])與校準後PC編碼(cal_PCC[r])儲存後，供高速接收器後續操作在正常模式(M2)時使用。
表9簡要比較在移位校準程序中，PI[r](r=2~R)的各個PI編碼、PC[r](r=2~R)的各個PC編碼，以及取樣器輸入時脈(smpINCLK[r]，r=2~R)的相位變化。關於表9的細節可參考第24A~28C圖的說明，此處不再重述。
Figure 110136219-A0305-02-0057-14
Figure 110136219-A0305-02-0058-16
與非移位校準程序(r=1)相較，移位校準程序(r=2~R)進一步包含前移階段(STG2b)與後移階段(STG2e)。在前移階段(STG2b)中，將相位的比較基礎由理想相位(Φideal[r])移動至共用原點相位(0°)。其後，在後移階段(STG2e)中，再將相位校準結果由共用原點相位(0°)移動至理想相位(Φideal[r])。儘管每一個時脈產生電路(clkGenCKT[r])的理想相位(Φideal[r])並不相等，但時脈產生電路clkGenCKT[2]~clkGenCKT[R])的共用原點相位(0°)均相等。
校準模式(M1)結束後，時脈校準模組進入正常模式(M2)。請參見第29圖，其係高速接收器在正常模式(M2)運作時，與時脈產生電路(clkGenCKT[1]~clkGenCKT[R])相關的信號之示意圖。
在第29圖中，時脈產生電路clkGenCKT[r](r=1~R)81包含PI[r]811、DCC[r]813與PC[r]815。時脈產生電路clkGenCKT[r]接收參考輸入時脈refCLK[r]、PI校準信號SpiCAL[r]以及PC校準信號SPC[r]。時脈產生電路(clkGenCKT[r])81的輸出包含正向相位校準後時脈(pcCLKp[r])與負向相位校準後時脈(pcCLKn[r])，並將兩者的其中之一提供予SPL[r]83作為其取樣器輸入時脈(smpINCLK[r])。SPL[r]83以取樣器輸入時脈(smpINCLK[r]) 對正常模式等化資料信號(eqDAT_rx)進行取樣，其取樣結果視為迴授輸出(fbkOUT[r])。
在正常模式(M2)下，PI[r](r=1~R)同時從時脈資料還原電路接收PI設定信號(SpiCDR[r]=cdrPICD)，以及從PI設定元件373a接收PI校準信號(SpiCAL[r]=cal_PICD[r])，且PC[r]自PC設定元件373c接收PC校準信號(SPC[r]=cal_PCCD[r])。時脈資料還原電路動態地因應取樣後邊緣輸出(edgSMP)而產生還原器設定編碼(cdrPICD)。
在正常模式M2下，將正常模式取樣器輸入時脈(nm smpINCLK[r])的相位定義為正常模式相位(Φnm[r]，r=1~R)。且，正常模式相位(Φnm[r])係由還原器設定編碼(cdrPICD)、校準後PI編碼(cal_PICD[r])以及校準後PC編碼(cal_PCCD[r])共同決定。PI[1]~PI[R]使用的還原器設定編碼(cdrPICD)的數值均相等，而校準後PI編碼(cal_PICD[1]~cal_PICD[R])分別對應於不同的PI[1]~PI[R]。另，校準後PC編碼(cal_PCCD[1]~cal_PCCD[R])分別對應於不同的PC[1]~PC[R]。
實際應用時，若不考慮誤差時脈的校準時，R等於2的冪次。本揭露的概念不但可應用至其他分數倍率的架構，還可應用至誤差時脈的校準。時脈產生電路(clkGenCKT[1]~clkGenCKT[R])213的數量，與時脈倍率、是否考慮誤差時脈等因素相關。由於誤差時脈的相位要求與資料時脈相同，與誤差時脈相關之個別路線的相位校準程序與電路設計，均與資料時脈之個別路線的相位校準程序與電路設計類似。
請參見第30圖，其係採用二分之一的架構且具有誤差取樣器之高速接收器的實施例之示意圖。與第10A、10B的方塊圖類似，時脈校準電路97電連接於時脈產生電路911、913、915、時脈資料還原電路93與取樣模組95。時脈產生電路911、913、915分別對應於邊緣時脈路線、資料時脈 路線與誤差時脈路線。時脈校準電路97包含工作週期控制模組971與相位控制電路973。
由於與誤差時脈對應之時脈產生電路915所進行的個別路線的相位校準，和與資料時脈對應的時脈產生電路913所進行的個別路線的相位校準相似，此處於時脈產生電路913、915重複使用變數“r=2”。此處以單引號(‘)代表與誤差時脈相關的信號與路線。
取樣模組95包含邊緣取樣器(eSPL1)95a、(eSPL2)95c，資料取樣器(dSPL1)95b、(dSPL2)95d，以及誤差取樣器(erSPL1)95e、(erSPL2)95f。取樣器自AFE接收等化資料信號(eqDAT)，以及自與其對應的時脈產生電路911、913、915接收相對應取樣器輸入時脈。邊緣取樣器(eSPL1)95a、(eSPL2)95c分別產生取樣後邊緣輸出edgSMP1、edgSMP2；資料取樣器(dSPL1)95b、(dSPL2)95d分別產生取樣後資料輸出datSMP1、datSMP2；且，誤差取樣器(erSPL1)95e、(erSPL2)95f分別產生取樣後誤差輸出errSMP1、errSMP2。
時脈產生電路911包含PI[1]9111、DCC[1]9113與PC[1]9115。PC[1]9115電連接於邊緣取樣器(eSPL1)95a、(eSPL2)95c。時脈產生電路913包含PI[2]9131、DCC[2]9133與PC[2]9135。PC[2]9135電連接於資料取樣器(dSPL1)95b、(dSPL2)95d。時脈產生電路915包含PI[2]’9151、DCC[2]’9153與PC[2]’9155。PC[2]’9155電連接於誤差取樣器(erSPL1)95e、(erSPL2)95。此處不再詳述關於第30圖中的元件操作。
本揭露直接利用取樣器感測路徑延遲，無須額外的相位感測電路。由於相位感測是基於個別的路線進行，不再存在路徑不匹配的現象，且可解決相位失真的問題。用於進行相位感測的類比與數位電路，均屬於 設計高速接收器時的必要元件。因此，無論是否考慮誤差時脈的校準，本案的相位校準流程均可任意地應用至具有不同分數倍率的架構。
本揭露並非在個別的路徑感測相位失真，而是針對路徑的不匹配進行感測。路徑的不匹配實為造成相位失真的根本原因。本揭露直接使用取樣器感測路徑的不匹配，可以避免為進行感測所需額外採用的路徑。據此，不但可以消除在個別的時脈產生路線內的相位失真，還可解決不同時脈產生路線之間的路徑不匹配問題。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20:時脈校準模組
21:時脈產生模組
refCLK[r]:參考輸入時脈
clkGenCKT[r],213:時脈產生電路
27:時脈校準電路
SpiCDR[r]:PI設定信號
eqDAT:等化資料信號
pcCLKp[r]:正向相位校準後時脈
pcCLKn[r]:負向相位校準後時脈
25:取樣模組
CDR,23:時脈資料還原電路
edgSMP:取樣後邊緣輸出
datSMP:取樣後資料輸出
DFE,26:決策回饋等化器
serIN:串列輸入
serEDGin:串列邊緣輸入
serDATin:串列資料輸入
28:解串列器
fbkOUT[r]:迴授輸出
PI[r],213a:相位內插器
SpiCAL[r]:PI校準信號
piCLKp[r]:正向內插後時脈
piCLKn[r]:負向內插後時脈
DCC[r],213c:工作週期校正器
SDCC[r]:工作週期校正器設定信號
dccCLKp[r]:正向工作週期校正後時脈
dccCLKn[r]:負向工作週期校正後的時脈
PC[r],213e:相位校正器
SPC[r]:PC校準信號
smpINCLK[r]:取樣器輸入時脈

Claims (20)

  1. 一種時脈校準模組，電連接於一第一取樣器，其中該第一取樣器利用一第一取樣器輸入時脈對一等化資料信號進行取樣，並據以產生一第一取樣後輸出，其中該時脈校準模組係包含：一時脈產生模組，包含R個時脈產生電路，其中該R個時脈產生電路中的一第一時脈產生電路係包含：一第一相位內插器，其係對一第一參考輸入時脈進行內插，並據以產生一第一內插後時脈，其中該第一內插後時脈的相位係由一第一相位內插器校準信號調整；一第一工作週期校正器，電連接於該第一相位內插器，其係根據該第一內插後時脈而產生一第一工作週期校正後時脈；以及一第一相位校正器，電連接於該第一工作週期校正器與該第一取樣器，其係根據該第一工作週期校正後時脈產生該第一取樣器輸入時脈，其中該第一取樣器輸入時脈的相位係由一第一相位校正器校準信號調整；以及一相位控制電路，包含：一相位內插器設定元件，電連接於該第一相位內插器，其係因應一第一迴授輸出的狀態而產生該第一相位內插器校準信號；以及 一相位校正器設定元件，電連接於該第一相位校正器，其係因應該第一迴授輸出的狀態而產生該第一相位校正器校準信號，其中該第一迴授輸出係源自於該第一取樣後輸出。
  2. 如請求項1所述之時脈校準模組，其中該時脈校準模組係電連接於一第r取樣器，且該第r取樣器係以一第r取樣器輸入時脈對該等化資料信號進行取樣，並據以產生一第r取樣後輸出，其中，在該R個時脈產生電路中的一第r時脈產生電路係包含：一第r相位內插器，電連接於該相位內插器設定元件，其係對一第r參考輸入時脈進行內插，並據以產生一第r內插後時脈，其中該第r內插後時脈的相位係由一第r相位內插器校準信號調整，其中該相位內插器設定元件係因應一第r迴授輸出而產生該第r相位內插器校準信號，且該第一參考輸入時脈與該第r參考輸入時脈係源自於一原始時脈；一第r工作週期校正器，電連接於該第r相位內插器，其係根據該第r內插後時脈而產生一第r工作週期校正後時脈；以及一第r相位校正器，電連接於該相位校正器設定元件、該第r工作週期校正器與該第r取樣器，其係根據該第r工作週期校正後時脈而產生該第r取樣器輸入時脈，其中該第r取樣器輸入時脈的相位係由一第r相位校正器校準信號調整，且該相位校正器設定元件根據該第r迴授輸出的狀態而產生該第r相位校正器校準信號，其中該第r迴授輸出係源自於該第r取樣後輸出。
  3. 如請求項2所述之時脈校準模組，其中r與R為正整數，r大於1，且r小於或等於R。
  4. 如請求項2所述之時脈校準模組，其中該時脈校準模組係操作於一校準模式，且該校準模式係包含：一第一第一階段，在該第一第一階段的期間，將該第一相位內插器的一第一相位內插器編碼設定為一初步相位內插器編碼，並將該第一相位校正器的一第一相位校正器編碼設定為一預設相位校正器編碼；一第二第一階段，在該第二第一階段的期間，該第一相位內插器編碼等於，該初步相位內插器編碼與經由該第一相位內插器校準信號所傳送之一第一補償用相位內插器編碼的總和，其中該相位內插器設定元件係根據該第一迴授輸出在一個週期的狀態而決定該第一補償用相位內插器編碼；以及一第三第一階段，在該第三第一階段的期間，該第一相位校正器編碼等於，該預設相位校正器編碼與經由該第一相位校正器校準信號所傳送之一第一補償用相位校正器編碼的總和，其中該相位校正器係根據該第一迴授輸出在複數個週期的狀態而決定該第一補償用相位校正器編碼。
  5. 如請求項4所述之時脈校準模組，其中該第一相位校正器包含2*N個延遲單元，且該預設相位校正器編碼等於N，其中N為一正整數。
  6. 如請求項4所述之時脈校準模組，其中在該第二第一階段的該第一相位內插器編碼，等於在該第三第一階段的該第一相位內插器編碼。
  7. 如請求項6所述之時脈校準模組，其中當該時脈校準模組操作於一正常模式時，該第一相位內插器係同時由一時脈資料還原電路以一還原器設定編碼所設定，以及由該第一相位內插器校準信號以在該第二第一階段的該第一相位內插器編碼所設定；以及該第一相位校正器係由該第一相位校正器校準信號以在該第三第一階段的該第一相位校正器編碼所設定。
  8. 如請求項4所述之時脈校準模組，其中該校準模式更包含：一第一第r階段，在該第一第r階段的期間，該第r相位內插器的一第r相位內插器編碼被設定為一預設相位內插器編碼，且將該第r相位校正器的一第r相位校正器編碼被設定為該預設相位校正器編碼；一第二第r階段，在該第二第r階段的期間，該第r相位內插器校準信號將該第r相位內插器編碼設定為，該預設相位內插器編碼與一第r暫時性相位內插器編碼的總和，其中該第r暫時性相位內插器編碼對應於一個-(r-1)*360°/(R*2)的相位；一第三第r階段，在該第三第r階段的期間，該第r相位內插器編碼等於該預設相位內插器編碼、該第r暫時性相位內插器編碼，以及一第r補償用相位內插器編碼的總和，其中該相位內插器設定元件 係根據該第r迴授輸出在一個週期的狀態，判斷該第r補償用相位內插器編碼；一第四第r階段，在該第四第r階段的期間，該第r相位校正器編碼等於該預設相位校正器編碼與一第r補償用相位校正器編碼的總和，其中該相位校正器設定元件係根據該第r迴授輸出在複數個週期的狀態，決定該第r補償用相位校正器編碼；以及一第五第r階段，在該第五第r階段的期間，該第r相位內插器編碼等於該預設相位內插器編碼與該第r補償用相位內插器編碼的總和。
  9. 如請求項8所述之時脈校準模組，其中該預設相位內插器編碼等於在該第二第一階段的該第一相位內插器編碼。
  10. 如請求項8所述之時脈校準模組，其中在該第五第r階段的該第r相位校正器編碼，等於在該第四第r階段的該第r相位校正器編碼。
  11. 如請求項10所述之時脈校準模組，其中當該時脈校準模組操作於一正常模式時，該第r相位內插器校準信號係以在該第五第r階段的該第r相位內插器編碼設定該第r相位內插器；以及該第r相位校正器校準信號係以在該第四第r階段的該第r相位校正器編碼設定該第r相位校正器。
  12. 如請求項2所述之時脈校準模組，其中當該時脈校準模組操作於一校準模式時，該等化資料信號具有一預定義 的資料態樣，且該等化資料信號的週期長度等於該原始時脈的週期長度。
  13. 如請求項12所述之時脈校準模組，其中該預定義的資料態樣包含交替的"1"與"0"的序列。
  14. 如請求項12所述之時脈校準模組，其中當該時脈校準模組操作於一正常模式時，該等化資料信號的內容來自一傳送器，且該原始時脈的週期長度等於R倍的該等化資料信號的週期長度。
  15. 如請求項2所述之時脈校準模組，其中該第一相位內插器與該第r相位內插器電連接於一時脈資料還原電路，且當該時脈校準模組操作在一正常模式時，該時脈資料還原電路傳送一還原器設定編碼至該第一相位內插器與該第r相位內插器。
  16. 如請求項15所述之時脈校準模組，其中該時脈資料還原電路電連接於該第一取樣器與該第r取樣器，且該時脈資料還原電路根據該第一取樣後輸出與該第r取樣後輸出而產生該還原器設定編碼。
  17. 如請求項2所述之時脈校準模組，其中該第r取樣器輸入時脈的相位大於該第一取樣器輸入時脈的相位。
  18. 如請求項2所述之時脈校準模組，其中該第一參考輸入時脈的週期長度等於該第r參考輸入時脈的週期長度，且該第一參考輸入時脈的相位與該第r參考輸入時脈的相位不相等。
  19. 一種高速接收器，包含： 一取樣模組，包含2*R個取樣器，其中該2*R個取樣器中的一取樣器係利用一取樣器輸入時脈對一等化資料信號取樣，並據以產生一取樣後輸出；以及一時脈校準模組，電連接於該取樣模組，包含：一時脈產生模組，包含R個時脈產生電路，其中各該R個時脈產生電路係電連接於2*R個取樣器中的其中二者，其中在該R個時脈產生電路中的一時脈產生電路係包含：一相位內插器，其係對一參考輸入時脈進行內插，並據以產生一內插後時脈，其中該內插後時脈的相位係由一相位內插器校準信號調整；一工作週期校正器，電連接於該相位內插器，其係根據該內插後時脈而產生一工作週期校正後時脈；以及一相位校正器，電連接於該工作週期校正器與該取樣器，其係根據該工作週期校正後時脈而產生該取樣器輸入時脈，其中該取樣器輸入時脈的相位係由一相位校正器校準信號所調整；以及一相位控制電路，包含：一相位內插器設定元件，電連接於該相位內插器，其係因應該迴授輸出的狀態而產生該相位內插器校準信號；以及，一相位校正器設定元件，電連接於該相位校正器，其係因應該迴授輸出的狀態而產生該相位校正器校準信號，其中該迴授輸出係源自於該取樣後輸出。
  20. 一種應用於一高速接收器的校準方法，包含以下步驟：利用一取樣器輸入時脈對一等化資料信號進行取樣，據以產生一取樣後輸出；對一參考輸入時脈進行內插，並據以產生一內插後時脈，其中該內插後時脈係由一相位內插器校準信號調整；根據該內插後時脈，產生一工作週期校正後時脈；根據該工作週期校正後時脈，產生該取樣器輸入時脈，其中該取樣器輸入時脈的相位係由一相位校正器校準信號調整；因應一迴授輸出的狀態而產生該相位內插器校準信號；以及因應該迴授輸出的狀態而產生該相位校正器校準信號，其中該迴授輸出係源自於該取樣後輸出。
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