CN113364450B - 校准电路与其相关的校准方法 - Google Patents

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Abstract

本发明涉及一种包含工作周期校正电路与相位校正电路的校准电路以及与其相关的校准方法。首先，工作周期校正电路分别根据第一输入时钟与第二输入时钟而分别产生第一工作周期调校时钟与第二工作周期调校时钟。接着，相位校正电路根据第一工作周期调校时钟的相位而产生第一延迟调校时钟与第二延迟调校时钟后，进而产生检测信号。检测信号是与第一输入时钟的工作周期、第二输入时钟的工作周期，以及第二延迟调校时钟和第一延迟调校时钟之间的相位差相关。其后，检测信号用于控制工作周期校正电路与相位校正电路。

Description

校准电路与其相关的校准方法
技术领域
本发明涉及一种校准电路以及与其相关的校准方法，且特别涉及一种可精确调整工作周期与相位失真的时钟信号的校准电路以及与其相关的校准方法。
背景技术
高速的串行-解串行器(Serializer/Deserializer，简称为SerDes)电路所接收的时钟信号内嵌着数据，并利用时钟-数据还原(clock-data recovery，简称为CDR)电路对时钟信号进行还原。
请参见图1，其是由时钟-数据还原电路(CDR)所输出的时钟，在时钟-数据还原电路(CDR)与取样模块之间的传送路径产生失真的示意图。时钟-数据还原电路(CDR)11接收数据信号(DATA)后，根据数据信号(DATA)而产生还原时钟errCLK_cdr、datCLK_cdr、edgCLK_cdr。还原时钟errCLK_cdr、datCLK_cdr、edgCLK_cdr将进一步传送至取样模块12。然而，因为在时钟-数据还原电路(CDR)与取样模块12之间的传输不匹配的缘故，取样模块12实际接收的时钟将呈现失真。在本文中，将因传输路径18a、18b、18c而产生失真的时钟定义为输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)。请同时参见图1、图2。
请参见图2，其是还原时钟(edgCLK_cdr、datCLK_cdr、errCLK_cdr)之间的相位关系，以及输入时钟(edgCLK_dist、datCLK_dist、errCLK_dist)之间的相位关系的波形图。在图2中，虚线矩形RCT1内为数据信号(DATA)的波形、虚线矩形RCT2内为还原后的时钟(errCLK_cdr、datCLK_cdr、edgCLK_cdr)的波形，而虚线矩形RCT3内为输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)的波形。数据信号(DATA)的周期、还原时钟(errCLK_cdr、datCLK_cdr、edgCLK_cdr)的周期与输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)的周期等长。
由于还原时钟(edgCLK_cdr、datCLK_cdr、errCLK_cdr)由时钟-数据还原电路(CDR)11直接产生，还原时钟(edgCLK_cdr、datCLK_cdr、errCLK_cdr)之间的相位关系可被精确地控制。请同时参见虚线矩形RCT1、RCT2所示的波形。还原时钟edgCLK_cdr的有效变动(significant transition)(上升缘与下降缘)与数据信号(DATA)的有效变动对齐，且还原时钟datCLK_cdr、errCLK_cdr的有效变动(上升缘与下降缘)对准于数据信号DATA的中间。因此，还原时钟edgCLK_cdr、datCLK_cdr之间的相位差等于90度，且还原时钟edgCLK_cdr、errCLK_cdr之间的相位差等于90度。
如图1所示，输入时钟edgCLK_dist、datCLK_dist、errCLK_dist经由不同的传送路径18a、18b、18c传送，而时钟-数据还原电路(CDR)与取样模块12之间存在绕线与空间的不匹配情形。连带的，基于传送路径18a、18b、18c而衍生的相位差并不相等。因此，输入时钟edgCLK_dist、datCLK_dist、errCLK_dist之间的相位关系，鲜少能维持如同还原时钟(errCLK_cdr、datCLK_cdr、edgCLK_cdr)之间的相位关系。在虚线矩形RCT3中，以虚线表示输入时钟(datCLK_dist、errCLK_dist)可能产生偏移，且输入时钟(datCLK_dist、errCLK_dist)的相位可能因此而改变。
请同时参见虚线矩形RCT1、RCT3中的波形。尽管输入时钟(edgCLK_dist)的上升缘与下降缘均与数据信号(DATA)的有效变动对齐，但是以虚线示出的输入时钟(datCLK_dist、errCLK_dist)的波形，代表输入时钟(datCLK_dist、errCLK_dist)的有效变动可能并未与数据信号(DATA)的中间对齐。一旦输入时钟(edgCLK_dist、datCLK_dist)之间的相位关系，无法维持如同与其对应的还原时钟(datCLK_cdr，edgCLK_cdr)之间的相位关系，数据信号(DATA)所携带的数据便无法被正确取样。换言之，进行数据取样的时间余裕(timingmargin)将减少，且可能危及SerDes电路的位元数据率(bit data rate)。
发明内容
本发明涉及一种校准电路以及与其相关的校准方法。通过采用执行校准方法的校准电路，可精确地调整时钟的相位，并使时钟适合用于取样。
根据本发明的第一方面，提出一种校准电路。校准电路，包含：工作周期校正电路、相位校正电路、时钟选择电路，以及第一控制电路。工作周期校正电路根据第一输入时钟而产生第一工作周期调校时钟，并根据第二输入时钟而产生第二工作周期调校时钟。其中，第一输入时钟的频率等于第二输入时钟的频率。相位校正电路电连接于工作周期校正电路。相位校正电路根据第一工作周期调校时钟的相位而产生第一延迟调校时钟，以及根据第二工作周期调校时钟的相位而产生第二延迟调校时钟。时钟选择电路电连接于相位校正电路。时钟选择电路产生检测信号。其中，检测信号(Sdcd)是与第一输入时钟的工作周期、第二输入时钟的工作周期，以及在第二延迟调校时钟与第一延迟调校时钟之间的相位差相关。第一控制电路电连接于工作周期校正电路、相位校正电路与时钟选择电路。第一控制电路因应检测信号而控制工作周期校正电路与相位校正电路。
根据本发明的第二方面，提出一种应用于校准电路的校准方法。其中，校准电路包含工作周期校正电路与相位校正电路，且校准方法包含以下步骤。首先，工作周期校正电路分别根据第一输入时钟与第二输入时钟而产生第一工作周期调校时钟与第二工作周期调校时钟。其中，第一输入时钟的频率等于第二输入时钟的频率。相位校正电路根据第一工作周期调校时钟的相位与第二工作周期调校时钟的相位，产生第一延迟调校时钟与第二延迟调校时钟。接着，产生检测信号。其中检测信号与第一输入时钟的工作周期、第二输入时钟的工作周期，以及在第二延迟调校时钟与第一延迟调校时钟之间的相位差相关。此外，因应检测信号而控制工作周期校正电路与相位校正电路。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
图1，其是由CDR所输出的时钟，因CDR与取样模块之间的传送路径而失真的示意图。
图2，其是还原时钟(edgCLK_cdr、datCLK_cdr、errCLK_cdr)之间的相位关系，以及输入时钟(edgCLK_dist、datCLK_dist、errCLK_dist)之间的相位关系的波形图。
图3，其是根据本发明的实施例的校准电路的方框图。
图4A，其是时钟取样器的内部连线的举例的示意图。
图4B，其是时钟取样器的内部连线的另一种举例的示意图。
图5，其是校准电路的操作的流程图。
图6，其是在校准电路中，与输入时钟(datCLK_dist)的工作周期的校正相关的元件的示意图。
图7，其是控制电路(CTL1)产生工作周期控制信号(Sctl_cyl)，进而调整延迟调校时钟(datCLK_de)的工作周期的流程图。
图8，其是在校准电路中，与输入时钟(edgCLK_dist)的工作周期校准相关的元件的示意图。
图9，其是在校准电路中，与延迟调校时钟(errCLK_de)的工作周期的校正相关的元件的示意图。
图10，其是校准电路中，与校准反馈时钟(datCLK_fbk，edgCLk_fbk)之间的相位差相关的元件的示意图。
图11A，其是当反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差等于90度时，比较电路的输出的波形图。
图11B，其是当反馈时钟(datCLK_fbk、edgCLk_fbk)的相位差小于90度时，比较电路的输出的波形图。
图11C，其是当反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差大于90度时，比较电路的输出的波形图。
图12，其是在校准电路中，与对经相位内插的误差时钟(errCLK_pi)的相位进行粗调的相关元件的示意图。
图13，其是重复以反馈时钟(errCLK_fbk)的上升缘对反馈时钟(edgCLK_fbk)的逻辑电平进行取样的示意图。
图14，其是相位内插器对经相位内插的误差时钟(errCLK_pi)的相位进行粗调的流程图。
图15，其是在反馈时钟(errCLK_fbk)的相位经过粗调后，反馈时钟(errCLK_fbk)的上升缘重复用于取样反馈时钟edgCLK_fbk的状态的示意图。
图16，其是在校准电路中，与延迟调校时钟(errCLK_de)的微调相关的元件的示意图。
其中，附图标记说明如下：
11：时钟-数据还原电路
errCLK_cdr，datCLK_cdr，edgCLK_cdr：还原时钟
18a，18b，18c：传送路径
datCLK_dist，IN1，edgCLK_dist，IN2，errCLK_dist，IN3：输入时钟
12：取样模块
DATA：数据信号
RCT1，RCT2，RCT3：虚线矩形
20：校准电路
22：取样模块
201：相位内插器
203：工作周期校正电路
203a，errDCC，203b，datDCC，203c，edgDCC：工作周期校正器
205：相位校正电路
205a，errDE，205b，datDE，205c，edgDE：延迟电路
23：误差时钟取样器
25：数据时钟取样器
27：边缘时钟取样器
2071，CTL1，2073，CTL2：控制电路
209，DCD：工作周期检测器
211：时钟选择电路
211a，MUX1，211c，MUX2：时钟选择器
211b，XOR：比较电路
errCLK_pi：误差时钟
errCLK_dcc，datCLK_dcc，edgCLK_dcc：工作周期调校时钟
Sctl_pi：相位内插器控制信号
errCLK_de，datCLK_de，edgCLK_de：延迟调校时钟
edgCLK_fbk，errCLK_fbk，datCLK_fbk，CLK_fbk：反馈时钟
Sctl_cyl：工作周期控制信号
Sctl_ph：相位控制信号
Sdcd：工作周期检测信号
Smux1，Smux2：选择信号
Sxor：比较信号
CLK_de：延迟调校时钟
30，40：时钟取样器
31，41：输入电路
31a，31b，31c，41a，41b：缓冲器
33：取样电路
35：均衡器
CLK_smp：取样时钟
S301，S303，S305，S307，S309，S311，S411，S413，S415，S417，S418，S419，S451～S458：步骤
T：反馈时钟的周期
Txor：比较信号的周期
具体实施方式
如前所述，因为传送路径18a、18b、18c不匹配的缘故，输入时钟edgCLK_dist、datCLK_dist、errCLK_dist之间的相位关系，并不如还原时钟edgCLK_cdr、datCLK_cdr、errCLK_cdr之间的相位关系般理想。为确保取样电路可接收具有正确的相位关系的时钟信号，本公开提供一校准电路。校准电路设置于CDR与取样模块之间，使得因传输路径所引起的失真，得以在取样电路实际进行取样操作前，预先经过校准。
请参见图3，其是根据本发明的实施例的校准电路的方框图。取样模块22包含误差时钟取样器23、数据时钟取样器25，以及边缘时钟取样器27。误差时钟取样器23、数据时钟取样器25与边缘时钟取样器27均包含输入电路、感测放大器(sense amplifier，简称为SA)与决策反馈均衡器(decision feedback equalizer，简称为DFE)。
校准电路20在接收输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)后，将对其进行工作周期与相位的校准，且校准电路20据以产生与输入时钟(errCLK_dist、datCLK_dist、edgCLK_dist)分别对应的延迟调校时钟(errCLK_de、datCLK_de、edgCLK_de)。取样模块22依据延迟调校时钟(errCLK_de、datCLK_de、edgCLK_de)产生取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)与反馈时钟(errCLK_fbk、datCLK_fbk、edgCLK_fbk)。
取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)分别与其对应的反馈时钟(errCLK_fbk、datCLK_fbk、edgCLK_fbk)同步。基本上，取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)用于取样，而反馈时钟(errCLK_fbk、datCLK_fbk、edgCLK_fbk)用于校准。
误差时钟取样器23、数据时钟取样器25与边缘时钟取样器27分别使用各自对应的取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)进行取样与等化处理。图4A、图4B是为误差时钟取样器23、数据时钟取样器25与边缘时钟取样器27的实现方式的举例。关于误差时钟取样器23、数据时钟取样器25与边缘时钟取样器27如何进行取样与等化处理的细节，此处不予说明。
接着说明校准电路20的内部元件与其对应的信号。校准电路20包含相位内插器(PI)201、工作周期校正电路203、相位校正电路205、控制电路(CTL1)2071、(CTL2)2073、工作周期检测器(DCD)209，以及时钟选择电路211。控制电路(CTL1)2071、(CTL2)2073分别用于不同的控制流程，但其实体电路亦可整合在一起。相位内插器201电连接于控制电路(CTL2)2073。工作周期校正电路203电连接于相位内插器201、相位校正电路205与控制电路2071、2073。相位校正电路205电连接于控制电路(CTL1)2071与取样模块22。工作周期检测器(DCD)209电连接于控制电路(CTL1)2071与时钟选择电路211。
工作周期校正电路203包含工作周期校正器(errDCC)203a、(datDCC)203b、(edgDCC)203c，而相位校正电路205包含延迟电路(errDE)205a、(datDE)205b、(edgDE)205c。工作周期校正器(errDCC)203a电连接于相位内插器201与相位校正电路205。工作周期校正器(datDCC)203b、(edgDCC)203c电连接于相位校正电路205。工作周期校正器(errDCC)203a、(datDCC)203b、(edgDCC)203c电连接于控制电路(CTL1)2071。
相位校正电路205还包含延迟电路(errDE)205a、(datDE)205b、(edgDE)205c。延迟电路(errDE)205a电连接于工作周期校正器(errDCC)203a与误差时钟取样器23。延迟电路(datDE)205b电连接于工作周期校正器(datDCC)203b与数据时钟取样器25。延迟电路(edgDE)205c电连接于工作周期校正器(edgDCC)203c与边缘时钟取样器27。延迟电路(errDE)205a、(datDE)205b、(edgDE)205c电连接于控制电路(CTL1)2071。
时钟选择电路211还包含时钟选择器211a、211c与比较电路211b。在本文中，假设时钟选择器211a、211c采用多工器(MUX1、MUX2)实现，且比较电路211b采用XOR闸实现。时钟选择器211a、211c与比较电路211的实际设计并不限于这些举例。时钟选择器(MUX1)211a电连接于误差时钟取样器23、控制电路(CTL2)2073、数据时钟取样器25、比较电路(XOR)211b，以及时钟选择器(MUX2)211c。比较电路(XOR)211b电连接于边缘时钟取样器27、控制电路(CTL2)2073，时钟选择器(MUX1)211a以及时钟选择器(MUX2)211c。时钟选择器(MUX2)211c电连接于边缘时钟取样器27、控制电路(CTL2)2073、比较电路(XOR)211b与工作周期检测器(DCD)209。
在本文中，分别将与输入时钟errCLK_dist的校准相关的路径定义为误差时钟校准路径(error-clock calibration path)、将与输入时钟(datCLK_dist)的校准相关的路径定义为数据时钟校准路径(data-clock calibration path)，以及将与输入时钟(edgCLK_dist的校准相关的路径定义为边缘时钟校准路径(edge-clock calibrationpath)。此外，定义与全部的输入时钟errCLK_dist、datCLK_dist、edgCLK_dist相关的路径为共用路径(collective path)。以下，将分别说明与误差时钟校准路径、数据时钟校准路径、边缘时钟校准路径，以及共用路径相关的信号。
误差时钟校准路径包含控制电路(CTL2)2073、相位内插器201、工作周期校正器(errDCC)203a、延迟电路(errDE)205a，以及误差时钟取样器23。表1汇整与误差时钟校准路径相关的信号。
表1
数据时钟校准路径包含工作周期校正器(datDCC)203b、延迟电路(datDE)205b与数据时钟取样器25。表2汇整与数据时钟校准路径相关的信号。
表2
边缘时钟校准路径包含工作周期校正器(edgDCC)203c、延迟电路(edgDE)205c与边缘时钟取样器27。表3汇整与边缘时钟校准路径相关的信号。
表3
共用路径包含时钟选择电路211、工作周期检测器(DCD)209，以及控制电路(CTL1)2071。接着说明与共用路径相关的信号与电路。
表4
误差时钟取样器23、数据时钟取样器25与边缘时钟取样器27可用类似方式实现。图4A、图4B所示关于时钟取样器的实现方式的举例，可应用于误差时钟取样器23、数据时钟取样器25，以及边缘时钟取样器27。
在图4A、图4B中，延迟调校时钟CLK_de可代表延迟调校时钟(errCLK_de、datCLK_de、edgCLK_de)中的任一者，取样时钟CLK_smp可代表取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)中的任一者，且反馈时钟CLK_fbk可代表反馈时钟(errCLK_fbk、datCLK_fbk、edgCLK_fbk)中的任一者。另请留意，误差时钟取样器23、数据时钟取样器25、边缘时钟取样器27的实际设计并不限于图4A、图4B的举例。
请参见图4A，其是时钟取样器的内部连线的举例的示意图。在图4A中，时钟取样器30包含输入电路31、取样电路33与均衡器35，且输入电路31进一步包含缓冲器31a、31b、31c。缓冲器31a电连接于缓冲器31b、31c。取样电路33电连接于缓冲器31b与均衡器35。
输入电路31接收延迟调校时钟CLK_de，且输入电路31同时产生取样时钟CLK_smp与反馈时钟CLK_fbk。缓冲器31a接收延迟调校时钟CLK_de后，将其输出传送至缓冲器31b、31c。接着，缓冲器31b输出取样时钟CLK_smp；而缓冲器31c输出反馈时钟CLK_fbk。此处假设缓冲器31b、31c为复制电路(replica circuits)。因此，由缓冲器31b输出的取样时钟CLK_smp，以及由缓冲器31c输出的反馈时钟CLK_fbk具有同步的相位与等长的工作周期。
根据本公开的实施例，通过校准电路20的采用，可对反馈时钟CLK_fbk的相位与工作周期进行校准。连带的，由于取样时钟CLK_smp与反馈时钟CLK_fbk彼此完全同步的关是，取样时钟CLK_smp亦将具有精准的相位与工作周期。
请参见图4B，其是时钟取样器的内部连线的另一种举例的示意图。在图4B中，时钟取样器40包含输入电路41、取样电路33，以及均衡器35，且输入电路41进一步包含缓冲器41a、41b。取样电路33电连接于缓冲器41b与均衡器35。
输入电路41接收延迟调校时钟CLK_de并同时产生取样时钟CLK_smp与反馈时钟CLK_fbk。缓冲器41a接收延迟调校时钟CLK_de并传送其输出至缓冲器41b。接着，缓冲器41b的输出被同时作为取样时钟CLK_smp与反馈时钟CLK_fbk。因此，取样时钟CLK_smp与反馈时钟CLK_fbk具有同步的相位与等长的工作周期。
根据本公开的实施例，校准电路20用于对反馈时钟CLK_fbk的相位与工作周期进行校准。连带的，与反馈时钟CLK_fbk同步的取样时钟CLK_smp亦将因此而具有精准的相位与工作周期。
请参见图5，其是校准电路的操作的流程图。校准电路20的操作涉及三个分支流程。左侧的分支是与输入时钟(datCLK_dist)的工作周期与相位如何校准，进而产生反馈时钟(datCLK_fbk)相关。中间的分支流程是与输入时钟(edgCLK_dist)的工作周期与相位如何校准，进而产生反馈时钟(edgCLK_fbk)相关。右侧的分支流程是与输入时钟errCLK_dist的工作周期与相位如何校准，进而产生反馈时钟(edgCLK_fbk)相关。
首先，控制电路(CTL1)2071利用工作周期控制信号(Sctl_cyl)控制工作周期校正器(datDCC)203b，进而调整工作周期调校时钟(datCLK_dcc)的工作周期(步骤S301)，且控制电路(CTL1)2071利用工作周期控制信号(Sctl_cyl)控制工作周期校正器edgDCC，进而调整工作周期调校时钟edgCLK_dcc的工作周期(步骤S303)。由于工作周期调校时钟(datCLK_dcc)被传送至延迟电路(datDE)与数据时钟取样器25并供其使用的缘故，延迟调校时钟(datCLK_de)的工作周期与反馈时钟(datCLK_fbk)的工作周期亦因步骤S301的执行而调整。同理，由于工作周期调校时钟edgCLK_dcc被传送至延迟电路(edgDE)与边缘时钟取样器27并供其使用的缘故，延迟调校时钟(edgCLK_de)与反馈时钟(edgCLK_fbk)的工作周期亦因步骤S303的执行而调整。
请留意，由于延迟电路(datDE)205b与数据时钟取样器25内的缓冲器也可能对时钟信号datCLK的工作周期产生程度不等的影响，工作周期调校时钟datCLK_dcc、延迟调校时钟datCLK_de，以及反馈时钟datCLK_fbk的工作周期也可能不相等。换言之，即便反馈时钟datCLK_fbk的工作周期经过校准后，可精确的维持在50％，但工作周期调校时钟datCLK_dcc的工作周期与延迟调校时钟datCLK_de的工作周期可能仍然不等于50％。
同理，由于延迟电路(edgDE)205c与边缘时钟取样器27内的缓冲器也可能对时钟信号edgCLK的工作周期产生程度不等的影响，工作周期调校时钟edgCLK_dcc、延迟调校时钟edgCLK_de与反馈时钟edgCLK_fbk的工作周期也可能不相等。换言之，即便反馈时钟edgCLK_fb的工作周期经过校准后，可精确的维持在50％，但工作周期调校时钟edgCLK_dcc的工作周期与延迟调校时钟edgCLK_de的工作周期可能仍然不等于50％。
接着，比较电路(XOR)211b产生比较信号Sxor至工作周期检测器(DCD)209，且工作周期检测器(DCD)209产生工作周期检测信号(Sdcd)至控制电路(CTL1)2071。控制电路(CTL1)2071可根据工作周期检测信号(Sdcd)，得知反馈时钟edgCLK_fbk、datCLK_fbk之间的相位关系。
接着，控制电路CTL1利用相位控制信号(Sctl_ph)设定延迟电路(datDE)205b，进而调整延迟调校时钟(datCLK_de)的相位，以及，利用相位控制信号(Sctl_ph)设定延迟电路(edgDE)205c，进而调整延迟调校时钟edgCLK_de的相位(步骤S305)。步骤S305后，反馈时钟datCLK_fbk、errCLK_fbk的相位相差90度。
请留意，由于数据时钟取样器25可能影响数据时钟校准路径上的相位，且边缘时钟取样器27可能影响边缘时钟校准路径上的相位的缘故，延迟调校时钟(datCLK_de与edgCLK_de)之间的相位差，与反馈时钟(datCLK_fbk与edgCLK_fbk)之间的相位差可能不同。即，延迟调校时钟(datCLK_de与edgCLK_de)之间的相位差可能大于或小于90度。
步骤S301、S303、S305与反馈时钟(datCLK_fbk与edgCLK_fbk)的工作周期与相位的校准相关。步骤S307、S309、S311与反馈时钟(errCLK_fbk)的工作周期与相位的校准相关。
根据与步骤S301、S303所述的类似架构，控制电路(CTL1)2071通过对工作周期校正器(errDCC)203c的控制，调整延迟调校时钟(errCLK_de)的工作周期(步骤S307)。于步骤S307结束后，反馈时钟(errCLK_fbk)的工作周期等于50％。
接着，将输入时钟(errCLK_dist)的相位校准方式区分为两个阶段。在步骤S309中，控制电路(CTL2)2073控制相位内插器(PI)201的设定值，用以对经相位内插的误差时钟(errCLK_pi)的相位进行粗调(步骤S309)。连带的，工作周期调校时钟(errCLK_dcc)的相位、延迟调校时钟(errCLK_de)的相位，以及反馈时钟(errCLK_fbk)的相位也会随着改变(图15)。
此外，根据延迟调校时钟(edgCLK_de、errCLK_de)的比较，控制电路(CTL1)2071进一步利用相位控制信号(Sctl_ph)设定延迟电路(errDE)，对反馈时钟(errCLK_fbk)的相位进行微调(步骤S311)。以下将进一步说明校准电路20内的元件如何执行图5的步骤。
请参见图6，其是在校准电路中，与输入时钟(datCLK_dist)的工作周期的校准相关的元件的示意图。图6对应于图5的步骤S301。
工作周期校正器(datDCC)203b接收输入时钟(datCLK_dist)并产生工作周期调校时钟(datCLK_dcc)，而延迟电路(datDE)205b接收工作周期调校时钟(datCLK_dcc)并产生延迟调校时钟(datCLK_de)。
时钟选择器(MUX1)211a选择以反馈时钟(datCLK_fbk)作为其输入，并据以输出选择信号(Smux1)。其中，反馈时钟(datCLK_fbk)接收自数据时钟取样器25。时钟选择器(MUX2)211c选择以选择信号(Smux1)作为其输入，并据以输出选择信号(Smux2)。
接着，工作周期检测器(DCD)209检测选择信号(Smux2)的工作周期，并据以产生工作周期检测信号(Sdcd)。由于选择信号(Smux2)源自于图6的反馈时钟(datCLK_fbk)的缘故，工作周期检测信号(Sdcd)可代表反馈时钟(datCLK_fbk)的工作周期。
根据工作周期检测信号(Sdcd)，控制电路(CTL1)2071可以得知输入时钟(datCLK_dist)的工作周期为高于、等于或低于50％。因此，控制电路(CTL1)2071产生工作周期控制信号(Sctl_cyl)，用于调整工作周期校正器(datDCC)203b的设定。
当工作周期校正器(datDCC)203b根据工作周期控制信号(Sctl_cyl)而改变其设定后，工作周期调校时钟(datCLK_dcc)的工作周期将产生变化，且延迟调校时钟(datCLK_de)与反馈时钟(datCLK_fbk)的工作周期也将产生变化。换言之，一旦工作周期校正器(datDCC)203b接收工作周期控制信号(Sctl_cyl)，工作周期调校时钟(datCLK_dcc)的工作周期、延迟调校时钟(datCLK_de)的工作周期与反馈时钟(datCLK_fbk)的工作周期均连带被调整。
请参见图7，其是控制电路(CTL1)产生工作周期控制信号(Sctl_cyl)，进而调整延迟调校时钟(datCLK_de)的工作周期的流程图。工作周期检测器(DCD)209检查选择信号(Smux2)的工作周期，并产生工作周期检测信号(Sdcd)(步骤S411)。在本文中，假设以工作周期检测信号(Sdcd)的高逻辑电平(“1”)，代表选择信号(Smux2)的工作周期大于50％；以及，假设以工作周期检测信号(Sdcd)的低逻辑电平(“0”)，代表选择信号(Smux2)的工作周期小于50％。
接着，控制电路(CTL1)2071确认工作周期检测信号(Sdcd)是否维持变动(步骤S413)。若步骤S413的判断结果为肯定，代表选择信号(Smux2)的工作周期等于50％，控制电路(CTL1)2071不需要再传送工作周期控制信号(Sctl_cyl)，且流程结束。另一方面，若步骤S413的判断结果为否定，控制电路(CTL1)2071进一步判断工作周期检测信号(Sdcd)是否为高逻辑电平(“1”)(步骤S415)。
若步骤S415的判断结果为肯定，控制电路(CTL1)2071利用工作周期控制信号(Sctl_cyl)通知工作周期校正器(datDCC)203b应减少工作周期调校时钟(datCLK_dcc)的工作周期(步骤S417)。或者，若步骤S415的判断结果为否定，控制电路(CTL1)2071利用工作周期控制信号(Sctl_cyl)通知工作周期校正器(datDCC)203b应增加工作周期调校时钟(datCLK_dcc)的工作周期(步骤S419)。
在步骤S417、S419结束后，由于延迟调校时钟(datCLK_de)与反馈时钟(datCLK_fbk)源自于工作周期调校时钟(datCLK_dcc)的缘故，延迟调校时钟(datCLK_de)的工作周期与反馈时钟(datCLK_fbk)的工作周期亦受影响(步骤S418)。其后，重复执行步骤S411。图7所示的流程将重复执行，直到步骤S413的判断结果为肯定为止。
请参见图8，其是在校准电路中，与输入时钟(edgCLK_dist)的工作周期校准相关的元件的示意图。图8对应于图5的步骤S303。除了时钟的类型不同外，图8的操作与图6的操作大致相似。同样的，与图7所述的类似的步骤，亦可应用于图8。当图8结束后，反馈时钟(edgCLK_fbk)的工作周期等于50％。
请参见图9，其是在校准电路中，与延迟调校时钟(errCLK_de)的工作周期的校正相关的元件的示意图。图9对应于图5的步骤S307。除工作周期校正器(errDCC)203a所接收的输入(即，从相位内插器(PI)201接收，经相位内插的误差时钟(errCLK_pi))不同外，图9的操作与图6的操作大致相似。同理，与图7所述的类似的步骤，亦可应用于图9。图9结束后，反馈时钟errCLK_fbk的工作周期等于50％。
为便于比较，表5汇整图6、图8、图9的操作。
表5
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如前所述，于步骤301、303执行后，反馈时钟(datCLK_fbk、edgCLk_fbk)的工作周期均等于50％。接着，调整反馈时钟(datCLK_fbk、edgCLk_fbk)的相位，进而使反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差为90度。
请参见图10，其是校准电路中，与校准反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差相关的元件的示意图。图10对应于图5的步骤S305。
在图10中，多工器(MUX1)211a选择以反馈时钟datCLK_fbk作为其输入。因此，选择信号Smux1等于反馈时钟datCLK_fbk。此外，比较电路(XOR)211b接收反馈时钟edgCLK_fbk与选择信号Smux1作为其输入。这代表比较电路(XOR)211b是基于反馈时钟datCLK_fbk、edgCLK_fbk而产生其输出(即，比较信号Sxor)。
在图11A、图11B、图11C中，横轴代表时间，纵轴代表不同情况下的比较信号(Sxor)。反馈时钟(edgCLK_fbk、datCLK_fbk)的周期以“T”表示，且图11A、图11B、图11C中的比较信号(Sxor)的周期等于反馈时钟(datCLK_fbk、edgCLk_fbk)的周期的一半，即，1/2*T。在图11A、图11B、图11C中，当反馈时钟(datCLK_fbk、edgCLK_fbk)的逻辑电平彼此相等时，比较信号(Sxor)为低逻辑电平“0”；以及，当反馈时钟(datCLK_fbk、edgCLK_fbk)的逻辑电平彼此相反时，比较信号(Sxor)为高逻辑电平“1”。
请参见图11A，其是当反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差等于90度时，比较电路的输出的波形图。在图11A中，反馈时钟(datCLK_fbk、edgCLk_fbk)(ΔT)的上升缘之间的时间差，等于四分之一个反馈时钟(datCLK_fbk、edgCLk_fbk)的周期(1/4*T)。即，ΔT＝1/4*T。换言之，反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差等于90度。
当反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差等于90度时，比较信号(Sxor)处于高逻辑电平的期间，等于反馈时钟datCLK_fbk、edgCLk_fbk的周期的四分之一。即，ΔT＝1/4*T。因此，可将反馈时钟(datCLK_fbk、edgCLk_fbk)之间的时间差(1/4*T)，除以比较信号(Txor＝1/2*T)的周期，得出比较信号(Sxor)的工作周期。即，ΔT/Txor*100％＝50％。
请参见图11B，其是当反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差小于90度时，比较电路的输出的波形图。在图11B中，反馈时钟(datCLK_fbk、edgCLk_fbk)的上升缘之间的时间差(ΔT’)，短于反馈时钟(datCLK_fbk、edgCLk_fbk)(1/4*T)的工作周期的四分之一。即，ΔT’＜1/4*T。换言之，反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差小于90度。
当反馈时钟(datCLK_fbk、edgCLk_fbk)的相位差小于90度时，比较信号(Sxor)在高逻辑电平的期间，将短于反馈时钟(datCLK_fbk、edgCLk_fbk)的周期的四分之一(1/4*T)。即，ΔT’＜ΔT＝1/4*T。因此，可将反馈时钟(datCLK_fbk、edgCLk_fbk)之间的时间差(ΔT’)，除以比较信号的周期(Txor＝1/2*T)，计算比较信号(Sxor)的工作周期。即，ΔT’/Txor*100％＜50％。
请参见图11C，其是当反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差大于90度时，比较电路的输出的波形图。在图11C中，反馈时钟datCLK_fbk、edgCLk_fbk(ΔT”)的上升缘的时间差，大于反馈时钟(datCLK_fbk、edgCLk_fbk)的工作周期的四分之一(1/4*T)。即，ΔT”＞1/4*T。换言之，反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差大于90度。
当反馈时钟(datCLK_fbk、edgCLk_fbk)之间的相位差大于90度时，比较信号Sxor处于高逻辑电平(“1”)的期间，较反馈时钟(datCLK_fbk、edgCLk_fbk)的周期的四分之一(1/4*T)更长。即，ΔT”＞T＝1/4*T。因此，可将反馈时钟(datCLK_fbk、edgCLk_fbk)(ΔT”)的周期的差值，除以比较信号的周期后，得出比较信号(Sxor)的工作周期(Txor＝1/2*T)。即，ΔT“/Txor*100％＞50％。
如图11A、图11B、图11C所示，比较信号(Sxor)的工作周期可用于表示反馈时钟(edgCLK_fbk、datCLK_fbk)之间的相位差。由于在图10中，时钟选择器(MUX2)211c选择以比较信号(Sxor)作为其输入，选择信号(Smux2)代表反馈时钟(edgCLK_fbk、datCLK_fbk)之间的相位差。
如前所述，若选择信号(Smux2)的工作周期大于50％时，工作周期检测信号(Sdcd)将等于高逻辑电平“1”；以及，若选择信号(Smux2)的工作周期小于50％时，工作周期检测信号(Sdcd)将等于低逻辑电平“0”。因此，表6汇整在图10中可能的操作。
表6
请参见图12，其是在校准电路中，与对经相位内插的误差时钟(errCLK_pi)的相位进行粗调的相关元件的示意图。图12对应于图5的步骤S309。控制电路(CTL2)2073分别自误差时钟取样器23接收反馈时钟(errCLK_fbk)，以及自边缘时钟取样器27接收反馈时钟(edgCLK_fbk)。接着，控制电路(CTL2)2073输出用于设定相位内插器201的相位内插器控制信号(Sctl_pi)。根据相位内插器控制信号(Sctl_pi)，由相位内插器201产生的经相位内插的误差时钟(errCLK_pi)的相位可被调整。因此，工作周期调校时钟(errCLK_dcc)、延迟调校时钟(errCLK_de)与反馈时钟(errCLK_fbk)的相位，亦随着经相位内插的误差时钟(errCLK_pi)的相位调整而变动。
请参见图13，其是重复以反馈时钟(errCLK_fbk)的上升缘对反馈时钟(edgCLK_fbk)的逻辑电平进行取样的示意图。取样结果可能显示反馈时钟(edgCLK_fbk)等于高逻辑电平“1”、等于低逻辑电平“0”，或处于暂态(“1→0”变动或“0→1”变动)。接着，控制电路(CTL2)2073将如图14所示，参考取样结果。
请参见图14，其是相位内插器对经相位内插的误差时钟(errCLK_pi)的相位进行粗调的流程图。控制电路(CTL2)2073首先利用反馈时钟(errCLK_fbk)的上升缘对反馈时钟(edgCLK_fbk)进行取样，并存储初始取样结果(0或1)。接着，控制电路(CTL2)2073增加相位内插器(PI)201的相位内插器代码(PI代码)(步骤S452)。PI代码将持续增加，直到反馈时钟(errCLK_fbk)处于暂态(步骤S453)。接着，控制电路(CTL2)2073将存储PI代码作为第一PI代码(CODE1)(步骤S454)。
其后，控制电路(CTL2)2073将再次逐渐增加相位内插器201的PI代码(步骤S455)。在此同时，控制电路(CTL2)2073持续以反馈时钟(errCLK_fbk)的上升缘对反馈时钟(edgCLK_fbk)进行取样。PI代码持续增加，直到反馈时钟(edgCLK_fbk)再次处于暂态(步骤S456)。接着，控制电路(CTL2)2073将存储PI代码作为第二PI代码(CODE2)(步骤S457)。
一旦得出第二PI代码(CODE2)，控制电路(CTL2)2073便停止以反馈时钟errCLK_fbk的上升缘对延迟调校时钟edgCLK_fbk进行取样。接着，控制电路(CTL2)2073计算第一PI代码(CODE1)与第二PI代码(CODE2)的平均值。将第一PI代码(CODE1)与第二PI代码(CODE2)的平均值定义为第三PI代码(CODE3)。其后，控制电路(CTL2)2073利用第三PI代码(CODE3)设定相位内插器201。
在步骤S451中，若反馈时钟(edgCLK_fbk)的初始取样结果为低逻辑电平“0”，第一PI代码(CODE1)相当于在步骤S454中，反馈时钟(edgCLK_fbk)由低逻辑电平变动至高逻辑电平(“0→1”变动)的情形，且第二PI代码(CODE2)相当于在步骤S457中，延迟调校时钟(edgCLK_de)由高逻辑电平变动至低逻辑电平(“1→0”变动)的情形。因此，第三PI代码(CODE3)相当于，可使反馈时钟(errCLK_fbk)自反馈时钟(edgCLK_fbk)的高逻辑电平期间的中间进行取样的情形。
在步骤S451中，若反馈时钟(edgCLK_fbk)的初始取样结果为高逻辑电平“1”，第一PI代码(CODE1)所对应的情形相当于，在步骤S454中，反馈时钟(edgCLK_fbk)由高逻辑电平转换至低逻辑电平(“1→0”变动)的情形，且第二PI代码(CODE2)所对应的情形相当于，在步骤S457中，反馈时钟(edgCLK_fbk)由低逻辑电平变动至高逻辑电平(“0→1”变动)的情形。因此，第三PI代码(CODE3)相当于，可使反馈时钟(errCLK_fbk)的上升缘直接对反馈时钟(edgCLK_fbk)的低逻辑电平的期间的中心位置进行取样的PI代码。据此，以第三PI代码(CODE3)设定相位内插器(PI)201时，反馈时钟edgCLK_fbk、errCLK_fbk之间的相位差非常接近90度。
请参见图15，其是在反馈时钟(errCLK_fbk)的相位经过粗调后，反馈时钟(errCLK_fbk)的上升缘重复用于取样反馈时钟edgCLK_fbk的状态的示意图。与图13相似，反馈时钟errCLK_fbk的上升缘再重复用于对反馈时钟edgCLK_fbk进行取样。当图14所示的流程图执行后，反馈时钟errCLK_fbk的上升缘的范围被限缩于特定范围，即，局限在接近反馈时钟edgCLK_fbk为高逻辑电平“1”的期间的中间的范围。
在以第三PI代码(CODE3)设定相位内插器(PI)201后，基本上希望反馈时钟(errCLK_fbk)的上升缘能指向延迟调校时钟(edgCLK_de)的高逻辑电平期间的正中间。然而，反馈时钟errCLK_fbk的位置可能存在细微误差。此细微误差可能源于相位内插器(PI)201的有限分辨率(finite resolution)、积分非线性(integral nonlinearity，简称为INL)错误，及/或差分非线性(differential nonlinearity，简称为DNL)错误。因此，需要再针对经相位内插的误差时钟(errCLK_pi)的相位进行微调。
请参见图16，其是在校准电路中，与延迟调校时钟(errCLK_de)的微调相关的元件的示意图。图16对应于图5的步骤S311。时钟选择器(MUX1)211a选择反馈时钟(errCLK_fbk)作为其输入，因此选择信号(Smux1)相当于反馈时钟(errCLK_fbk)。比较电路(XOR)211b接收反馈时钟(edgCLK_fbk)与选择信号(Smux1)作为输入。
因此，比较信号Sxor的工作周期将代表反馈时钟edgCLK_fbk、errCLK_fbk之间的相位关系。当反馈时钟edgCLK_fbk、errCLK_fbk之间的相位差等于90度时，比较信号Sxor的工作周期将等于50％。当反馈时钟edgCLK_fbk、errCLK_fbk之间的相位差小于90度时，比较信号(Sxor)的工作周期将小于50％。当反馈时钟edgCLK_fbk、errCLK_fbk之间的相位差大于90度时，比较信号Sxor的工作周期将大于50％。
此外，由于选择信号(Smux2)的输入来自比较信号(Sxor)，工作周期检测信号Sdcd代表比较信号Sxor的工作周期。依据工作周期检测信号(Sdcd)，控制电路(CTL1)2071可以得知反馈时钟edgCLK_fbk、errCLK_fbk之间的相位关系。接着，控制电路(CTL1)2071可产生用于调整反馈时钟edgCLK_fbk、errCLK_fbk之间的相位差的相位控制信号(Sctl_ph)。在图15中，相位控制信号(Sctl_ph)仅用于设定延迟电路(errDE)205a，并不会用于设定延迟电路(edgDE)205c。
如前所述，执行步骤S305后，反馈时钟edgCLK_fbk、errCLK_fbk已具有精准的相位与工作周期。因此，在执行步骤S311时，不需改变延迟电路(edgDE)205c的设定，仅需设定延迟电路(errDE)205a。表7汇整在图16中，控制电路(CTL1)2071可能的操作。
表7
通过校准电路的采用，取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)的工作周期与相位，以及反馈时钟(errCLK_fbk、datCLK_fbk、edgCLK_fbk)的工作周期与相位均经过校正。在本文中，反馈时钟(errCLK_fbk、datCLK_fbk、edgCLK_fbk)与取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)同步。因此，误差/数据/边缘时钟取样器中的取样电路，均可接收精准的取样时钟(errCLK_smp、datCLK_smp、edgCLK_smp)。
在SerDes电路中，数据时钟取样器25与边缘时钟取样器27用于数据取样。另一方面，在SerDes电路中，误差时钟取样器23用于眼图检测(eye opening monitor，简称为EOM)。因此，输入时钟(datCLK_dist、edgCLK_dist)的校准与SerDes电路的实体层(physical layer，简称为PHY)直接相关。输入时钟(errCLK_dist)的校准是与SerDes电路的初始校准和监控功能相关。在某些应用中，若无需考量SerDes电路的EOM功能时，则可省略误差时钟校准路径与误差时钟取样器23。此外，仅需执行图4中的步骤S301、S303、S305。针对采用误差时钟校准路径的应用，亦无需使用额外的实体电路。也因此，误差时钟校准路径并不会产生额外的功率消耗，亦不会增加电路面积的成本。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (20)

1.一种校准电路，包含：
一工作周期校正电路，其根据一第一输入时钟而产生一第一工作周期调校时钟，并根据一第二输入时钟而产生一第二工作周期调校时钟，其中所述第一输入时钟的频率等于所述第二输入时钟的频率；
一相位校正电路，电连接于所述工作周期校正电路，所述相位校正电路根据所述第一工作周期调校时钟的相位而产生一第一延迟调校时钟，以及根据所述第二工作周期调校时钟的相位而产生一第二延迟调校时钟；
一时钟选择电路，电连接于所述相位校正电路，包含：
一第一时钟选择器，其根据一第一反馈时钟而输出一第一选择信号，其中所述第一反馈时钟源自于所述第一延迟调校时钟；
一比较电路，电连接于所述第一时钟选择器，所述比较电路根据一第二反馈时钟与所述第一选择信号而产生一比较信号，其中，所述第二反馈时钟是源自于所述第二延迟调校时钟；以及
一第二时钟选择器，电连接于所述比较电路，所述第二时钟选择器根据所述第二反馈时钟、所述比较信号与所述第一选择信号而输出一第二选择信号，其中所述第二选择信号与一检测信号的产生相关，其中所述检测信号是与所述第一输入时钟的工作周期、所述第二输入时钟的工作周期，以及在所述第二延迟调校时钟与所述第一延迟调校时钟之间的一相位差相关；以及
一第一控制电路，电连接于所述工作周期校正电路、所述相位校正电路与所述时钟选择电路，所述第一控制电路因应所述检测信号而控制所述工作周期校正电路与所述相位校正电路。
2.如权利要求1所述的校准电路，其中，所述第一输入时钟与一还原后的数据时钟相关，且所述第二输入时钟与一还原后的边缘时钟相关。
3.如权利要求1所述的校准电路，其中，所述第一控制电路传送一第一工作周期控制信号与一第二工作周期控制信号至所述工作周期校正电路，且所述工作周期校正电路包含：
一第一工作周期校正器，电连接于所述第一控制电路，所述第一工作周期校正器接收所述第一输入时钟与所述第一工作周期控制信号，以及产生所述第一工作周期调校时钟，其中所述第一工作周期调校时钟的工作周期因应所述第一工作周期控制信号而调整；以及
一第二工作周期校正器，电连接于所述第一控制电路，所述第二工作周期校正器接收所述第二输入时钟与一第二工作周期控制信号，以及产生所述第二工作周期调校时钟，其中所述第二工作周期调校时钟的工作周期因应所述第二工作周期控制信号而调整。
4.如权利要求3所述的校准电路，其中，所述第一控制电路传送一第一相位控制信号与一第二相位控制信号至所述相位校正电路，且所述相位校正电路包含：
一第一延迟电路，电连接于所述第一工作周期校正器与所述第一控制电路，所述第一延迟电路接收所述第一工作周期调校时钟与所述第一相位控制信号，以及产生所述第一延迟调校时钟，其中所述第一延迟调校时钟的相位根据所述第一相位控制信号而调整；以及
一第二延迟电路，电连接于所述第二工作周期校正器与所述第一控制电路，所述第二延迟电路接收所述第二工作周期调校时钟与所述第二相位控制信号，以及产生所述第二延迟调校时钟，其中所述第二延迟调校时钟的相位根据所述第二相位控制信号而调整。
5.如权利要求4所述的校准电路，其中还包含：
一工作周期检测器，电连接于所述第二时钟选择器与所述第一控制电路，所述工作周期检测器根据所述第二选择信号的工作周期而产生所述检测信号。
6.如权利要求5所述的校准电路，其中，当所述第一时钟选择器选择以所述第一反馈时钟作为其输入，且所述第二时钟选择器选择以所述第一选择信号作为其输入时，所述第一控制电路根据所述检测信号而产生所述第一工作周期控制信号。
7.如权利要求5所述的校准电路，其中，当所述第二时钟选择器选择以所述第二反馈时钟作为其输入时，所述第一控制电路根据所述检测信号而产生所述第二工作周期控制信号。
8.如权利要求5所述的校准电路，其中，当所述第一时钟选择器选择以所述第一反馈时钟作为其输入，且所述第二时钟选择器选择以所述比较信号作为其输入时，所述第一控制电路根据所述检测信号而产生所述第一相位控制信号与所述第二相位控制信号中的至少一者。
9.如权利要求8所述的校准电路，其中，
当所述第二反馈时钟与所述第一反馈时钟之间的相位差小于90度时，所述比较信号的工作周期小于50％；
当所述第二反馈时钟与所述第一反馈时钟之间的相位差大于90度时，所述比较信号的工作周期高于50％；以及
当所述第二反馈时钟与所述第一反馈时钟之间的相位差等于90度时，所述比较信号的工作周期等于50％。
10.如权利要求9所述的校准电路，其中，所述第二时钟选择器(MUX2)选择以所述比较信号作为其输入，其中，
当所述第二选择信号的工作周期小于50％时，所述检测信号等于一第一逻辑电平；
当所述第二选择信号的工作周期大于50％时，所述检测信号等于一第二逻辑电平；以及
当所述第二选择信号的工作周期等于50％时，所述检测信号在所述第一逻辑电平与所述第二逻辑电平之间变动。
11.如权利要求1所述的校准电路，其中还包含：
一相位内插器，电连接于所述工作周期校正电路，所述相位内插器接收一第三输入时钟并根据一相位内插器代码而产生一经相位内插的误差时钟，其中所述相位内插器代码是由一相位内插器控制信号所设定，且所述第一输入时钟的频率等于所述第三输入时钟的频率；以及
一第二控制电路，电连接于所述相位校正电路、所述时钟选择电路，以及所述相位内插器，所述第二控制电路根据所述第二反馈时钟与一第三反馈时钟而产生所述相位内插器控制信号，其中所述第三反馈时钟源自于一第三延迟调校时钟。
12.如权利要求11所述的校准电路，其中，所述工作周期校正电路还包含一第三工作周期校正器，且所述相位校正电路还包含一第三延迟电路，其中
所述第三工作周期校正器与所述第三延迟电路电连接于所述第一控制电路，且
所述第三延迟电路电连接于所述时钟选择电路、所述第二控制电路与所述第三工作周期校正器。
13.如权利要求12所述的校准电路，其中，
所述第三工作周期校正器自所述相位内插器接收所述经相位内插的误差时钟，以及自所述第一控制电路接收一第三工作周期控制信号，进而产生一第三工作周期调校时钟，其中所述第三工作周期调校时钟的工作周期因应所述第三工作周期控制信号而调整；以及
所述第三延迟电路自所述第三工作周期校正器接收所述第三工作周期调校时钟，以及自所述第一控制电路接收一第三相位控制信号，进而产生所述第三延迟调校时钟，其中所述第三延迟调校时钟的相位根据所述第三相位控制信号而调整。
14.如权利要求13所述的校准电路，其中，当所述第一时钟选择器选择以所述第三反馈时钟作为其输入，且所述第二时钟选择器选择以所述第一选择信号作为其输入时，所述第一控制电路根据所述检测信号而产生所述第三工作周期控制信号。
15.如权利要求13所述的校准电路，其中，
当所述第一时钟选择器选择以所述第三反馈时钟作为其输入，且所述第二时钟选择器选择以所述比较信号作为其输入时，所述第一控制电路根据所述检测信号而产生所述第三相位控制信号。
16.如权利要求15所述的校准电路，其中，
当所述第二反馈时钟与所述第三反馈时钟之间的相位差等于90度时，所述比较信号的工作周期等于50％；
当所述第二反馈时钟与所述第三反馈时钟之间的相位差小于90度时，所述比较信号的工作周期低于50％；以及
当所述第二反馈时钟与所述第三反馈时钟之间的相位差大于90度时，所述比较信号的工作周期高于50％。
17.如权利要求11所述的校准电路，其中，
所述第二控制电路持续改变所述相位内插器代码，并以所述第三反馈时钟对所述第二反馈时钟的逻辑电平进行取样；
当取样得出的所述第二反馈时钟的逻辑电平是自一第一逻辑电平变动至一第二逻辑电平时，所述第二控制电路将所述相位内插器代码记录为一第一相位内插器代码；
当取样得出的所述第二反馈时钟的逻辑电平是自所述第二逻辑电平变动至所述第一逻辑电平时，所述第二控制电路将所述相位内插器代码记录为一第二相位内插器代码；以及
所述第二控制电路是以一第三相位内插器代码设定所述相位内插器，其中所述第三相位内插器代码是根据所述第一相位内插器代码与所述第二相位内插器代码而得出。
18.如权利要求17所述的校准电路，其中，所述第三相位内插器代码是所述第一相位内插器代码与所述第二相位内插器代码的平均值，其中所述第一反馈时钟与所述第三反馈时钟同步。
19.一种应用于一校准电路的校准方法，其中，所述校准电路包含一工作周期校正电路与一相位校正电路，且所述校准方法包含以下步骤：
所述工作周期校正电路分别根据一第一输入时钟与一第二输入时钟而产生一第一工作周期调校时钟与一第二工作周期调校时钟，其中所述第一输入时钟的频率等于所述第二输入时钟的频率；
所述相位校正电路根据所述第一工作周期调校时钟的相位与所述第二工作周期调校时钟的相位，产生一第一延迟调校时钟与一第二延迟调校时钟；
根据一第一反馈时钟而输出一第一选择信号，其中所述第一反馈时钟源自于所述第一延迟调校时钟；
根据一第二反馈时钟与所述第一选择信号而产生一比较信号，其中，所述第二反馈时钟源自于所述第二延迟调校时钟；
根据所述第二反馈时钟、所述比较信号与所述第一选择信号而输出一第二选择信号；
根据所述第二选择信号而产生一检测信号，其中所述检测信号与所述第一输入时钟的工作周期、所述第二输入时钟的工作周期，以及在所述第二延迟调校时钟与所述第一延迟调校时钟之间的相位差相关；以及
因应所述检测信号而控制所述工作周期校正电路与所述相位校正电路。
20.一种校准电路，包含：
一工作周期校正电路，其根据一第一输入时钟而产生一第一工作周期调校时钟，并根据一第二输入时钟而产生一第二工作周期调校时钟，其中所述第一输入时钟的频率等于所述第二输入时钟的频率；
一相位校正电路，电连接于所述工作周期校正电路，所述相位校正电路根据所述第一工作周期调校时钟的相位而产生一第一延迟调校时钟，以及根据所述第二工作周期调校时钟的相位而产生一第二延迟调校时钟；
一取样模块，电连接于所述相位校正电路，所述取样模块根据所述第一延迟调校时钟而产生一第一反馈时钟，以及根据所述第二延迟调校时钟而产生一第二反馈时钟；
一时钟选择电路，电连接于所述取样模块，所述时钟选择电路根据所述第一反馈时钟与所述第二反馈时钟而产生一检测信号，其中所述检测信号与所述第一输入时钟的工作周期、所述第二输入时钟的工作周期，以及在所述第一反馈时钟与所述第二反馈时钟之间的一相位差相关；以及
一第一控制电路，电连接于所述工作周期校正电路、所述相位校正电路与所述时钟选择电路，所述第一控制电路因应所述检测信号而控制所述工作周期校正电路与所述相位校正电路。
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