CN115883048A - 时钟校准模块、高速接收器及与其相关的校准方法 - Google Patents

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赵启宇
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Abstract

本发明是为一种时钟校准模块、高速接收器及与其相关的校准方法。将校准方法应用于具有时钟校准模块与取样器的高速接收器。取样器利用取样器输入时钟对等化数据信号进行取样。时钟校准模块包含多个时钟产生电路与一个时钟校准电路。各个时钟产生电路包含：相位内插器、工作周期校正器，以及相位校正器。在校准模式中，相位内插器对参考输入时钟进行内插，据以产生内插后时钟。工作周期校正器根据内插后时钟产生工作周期校正后时钟，且相位校正器根据工作周期校正后时钟产生取样器输入时钟。相位内插器由相位内插器校准信号控制，且相位校正器由相位校正器校准信号控制。

Description

时钟校准模块、高速接收器及与其相关的校准方法
技术领域
本发明是有关于一种时钟校准模块、高速接收器及与其相关的校准方法，且特别是有关于一种可精确地对伴随着分数倍率的时钟信号而产生的相位失真加以调整的时钟校准模块、高速接收器及与其相关的校准方法。
背景技术
请参见图1，其是高速通信系统中的信号传输的示意图。时至今日，高速通信系统(例如：串列器(serializer)/解串列器(deserializer)(简称为SerDes)系统)的使用相当广泛。高速通信系统包含传送器11与接收器15。在高速SerDes电路中，接收器15所接收的时钟信号内嵌在输入数据(inDAT)内，且接收器15利用时钟数据还原电路(clock datarecovery circuit，简称为CDR)159还原时钟信号。
传送器11所传送的信号，经过通道13而传送至接收器15。但是，信号经由通道13传送时，可能受影响而失真。因此，接收器15需将输入数据(inDAT)还原。为减少不必要的失真，现已于接收器15开发并采用模拟前端(analog front end，简称为AFE)151(或称为，连续时间线性等化器(continuous-time linear equalizer，简称为CTLE)与决策反馈等化器(decision feedback equalizer，简称为DFE)155。
接收器15包含AFE 151、取样模块153、决策反馈等化器155、时钟数据还原电路159与解串列器157。在接收器15中，取样模块153、决策反馈等化器155与时钟数据还原电路159共同形成一个回路。取样模块153利用时钟数据还原电路159提供的还原后时钟(edgCLK_cdr、datCLK_cdr)，对等化数据信号(eqDAT)进行取样。接着，取样模块153将产生的取样后边缘输出(sampled edge output)(edgSMP)以及取样后数据输出(datSMP)提供予决策反馈等化器155作为取样后输出。其后，决策反馈等化器155将包含串列边缘输入(serEDGin)与串列数据输入(serDATin)的串列输入(serIN)传送至解串列器157。时钟数据还原电路159根据串列边缘输入(serEDGin)产生还原后时钟(edgCLK_cdr、datCLK_cdr)。接着，时钟数据还原电路159进一步将还原后时钟(edgCLK_cdr、datCLK_cdr)传送至取样模块153。在某些应用中，可不采用决策反馈等化器155，而是自取样模块153直接将取样后边缘输出(edgSMP)与取样后数据输出(datSMP)传送至时钟数据还原电路159及/或解串列器157。
基于技术的速度、功率与面积等考量下，当前技术的发展趋势是，采用分数倍率(例如，二分之一倍率、四分之一倍率)的架构以提升处理速度。例如，图2所示为采用四分之一倍率的架构的情形。
请参见图2，其是采用四分之一倍率架构而提升处理速度的示意图。在时钟数据还原电路159与取样模块153间，设置四个并列的路径(P＝4)。这四个并列的路径包含：第一路径(PATH1)(p＝1)、第二路径(PATH2)(p＝2)、第三路径(PATH3)(p＝3)，以及第四路径(PATH4)(p＝4)。
在本文中，变数p、P为正整数，且变数P等于2的幂次。变数P代表边缘-数据时钟配对的总数量。变数p代表选定的边缘-数据时钟配对(或称为时钟产生路径，以下称为路径)。因此，变数p小于或等于变数P(p≤P)。
如表1所示，每一个路径对应于一个还原后的边缘-数据时钟配对与一个取样器输入边缘-数据的时钟配对。
表1
Figure BDA0003442685860000021
每一个还原后的边缘-数据时钟配对包含一个还原后的边缘时钟与一个还原后的数据时钟，且每一个取样器输入的边缘-数据时钟配对包含一个边缘取样器的输入时钟与一个数据取样器的输入时钟。例如，与第一路径(PATH1)对应的边缘-数据时钟配对包含：还原后的边缘时钟(edg1CLK_cdr)与还原后的数据时钟(dat1CLK_cdr)。与第一路径(PATH1)对应的取样器输入的边缘-数据时钟配对包含：边缘取样器的输入时钟(edg1CLK_in)与数据取样器的输入时钟(dat1CLK_in)。
请参见图3，其是采用四分之一倍率的架构时，还原后的边缘/数据时钟的相位的波形图。其中，横轴代表时间，纵轴代表四个还原后的边缘-数据时钟配对。在各个时点t1～t9之间的间距彼此等长。
在四分之一倍率的架构中，等化数据信号(eqDAT)的周期长度(TeqDAT)，等于还原后的边缘/数据时钟(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的周期长度(TCLK)的四分之一。即，TCLK＝4*TeqDAT。
还原后的边缘/数据时钟(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的周期长度(TCLK)虽然彼此等长，但彼此间存在45°的相位间隔。例如，还原后的边缘时钟edg1CLK_cdr在时点t1为上升缘(相位＝0°)；还原后的数据时钟dat1CLK_cdr在时点t2为上升缘(相位＝45°)；还原后的边缘时钟edg2CLK_cdr在时点t3为上升缘(相位＝90°)，其余类推。
请参见图4，其是采用四分之一倍率的架构时，理想取样器输入时钟edg1CLK_in(IDEAL)～edg4CLK_in(IDEAL)、dat1CLK_in(IDEAL)～dat4CLK_in(IDEAL)，以及失真取样器输入时钟edg1CLK_in(DIST)～edg4CLK_in(DIST)、dat1CLK_in(DIST)～dat4CLK_in(DIST)的相位平面的示意图。如图4所示，相位平面被纵轴、横轴、左上-右下的斜线，以及右上-左下的斜线区分为2*R＝8个相位等份。这8个相位等份的每一个相位等份所对应的相位均为360°/(2*R)＝45°。
图4绘示采用四分之一倍率的架构时，理想取样器输入时钟edg1CLK_in(IDEAL)、dat1CLK_in(IDEAL)、edg2CLK_in(IDEAL)、dat2CLK_in(IDEAL)、edg3CLK_in(IDEAL)、dat3CLK_in(IDEAL)、edg4CLK_in(IDEAL)、dat4CLK_in(IDEAL)，以及失真取样器输入时钟edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)。
请同时参见图3、图4。为确保等化数据信号(eqDAT)可被准确的取样，理想取样器输入时钟edg1CLK_in(IDEAL)、dat1CLK_in(IDEAL)、edg2CLK_in(IDEAL)、dat2CLK_in(IDEAL)、edg3CLK_in(IDEAL)、dat3CLK_in(IDEAL)、edg4CLK_in(IDEAL)、dat4CLK_in(IDEAL)的相位，均等于还原后的边缘/数据时钟(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)的相位。
由于时钟数据还原电路159与取样模块153之间的四个路径的实体布局并不完全相同，故存在路径不匹配的情况。因此，失真取样器输入时钟(edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST))彼此间的相位关系，也与还原后的边缘/数据时钟(edg1CLK_cdr、dat1CLK_cdr、edg2CLK_cdr、dat2CLK_cdr、edg3CLK_cdr、dat3CLK_cdr、edg4CLK_cdr、dat4CLK_cdr)彼此间的相位关系不同。此外，沿着个别路径传送的失真取样器输入时钟edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST))也可能存在其他失真。此处以粗线(L1～L4)表示失真取样器输入时钟edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)的相位。
由于失真取样器输入时钟edg1CLK_in(DIST)、edg3CLK_in(DIST)彼此具有180度的相位差而彼此反向，粗线L1可同时代表失真取样器输入时钟edg1CLK_in(DIST)、edg3CLK_in(DIST)。且，失真取样器输入时钟edg1CLK_in(DIST)、edg3CLK_in(DIST)的相位失真彼此相等。同理，粗线L2同时代表失真取样器输入时钟dat1CLK_in(DIST)、dat3CLK_in(DIST)；粗线L3同时代表失真取样器输入时钟edg2CLK_in(DIST)、edg4CLK_in(DIST)；粗线L4同时代表失真取样器输入时钟dat2CLK_in(DIST)、dat4CLK_in(DIST)。
表2汇整并比较理想取样器输入时钟edg1CLK_in(IDEAL)、dat1CLK_in(IDEAL)、edg2CLK_in(IDEAL)、dat2CLK_in(IDEAL)、edg3CLK_in(IDEAL)、dat3CLK_in(IDEAL)、edg4CLK_in(IDEAL)、dat4CLK_in(IDEAL)的相位，以及失真取样器输入时钟edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST))的相位。
表2
取样器输入时钟 p＝1 p＝2 p＝3 p＝4
边缘时钟 edg1CLK_in edg2CLK_in edg3CLK_in edg4CLK_in
理想相位 0° 90° 180° 270°
失真相位 >0° >90° >180° >270°
数据时钟 dat1CLK_in dat2CLK_in dat3CLK_in dat4CLK_in
理想相位 45° 135° 225° 315°
失真相位 <45° >135° <225° >315°
在四分之一倍率的架构中，对时序/相位对齐的要求相当严格。若失真取样器输入时钟edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)的相位不准确时，取样模块153无法正确地对等化数据信号(eqDAT)进行取样。因此，应于取样模块153采用取样器输入时钟(smpINCLK[r])进行取样前，预先对失真取样器输入时钟edg1CLK_in(DIST)、dat1CLK_in(DIST)、edg2CLK_in(DIST)、dat2CLK_in(DIST)、edg3CLK_in(DIST)、dat3CLK_in(DIST)、edg4CLK_in(DIST)、dat4CLK_in(DIST)进行校准。否则，接收器15将无法正常运行。
发明内容
本公开是为可在分数倍率的架构中，产生具有精准相位取样器输入时钟的时钟校准模块、高速接收器，以及与其相关的校准方法。此处的时钟校准模块、高速接收器，以及与其相关的校准方法，依照个别路线的不同而对相位误差分别进行校准，还可同时解决在不同路径间潜在的不匹配现象。
根据本发明的第一方面，提出一种时钟校准模块。时钟校准模块电连接于取样器。取样器利用取样器输入时钟对等化数据信号进行取样，并据以产生取样后输出。时钟校准模块包含时钟产生模块与相位控制电路。时钟产生模块包含R个时钟产生电路。时钟产生电路包含：相位内插器、工作周期校正器，以及相位校正器。相位内插器对参考输入时钟进行内插后，据以产生内插后时钟。相位内插器校准信号用于调整内插后时钟的时钟。工作周期校正器电连接于相位内插器。工作周期校正器基于内插后时钟，产生工作周期校正后时钟。相位校正器电连接于工作周期校正器与取样器。相位校正器基于工作周期校正后时钟，产生取样器输入时钟。相位校正器校准信号用于调整取样器输入时钟的相位。相位控制电路包含：相位内插器设定元件与相位校正器设定元件。相位内插器设定元件电连接于相位内插器。相位内插器设定元件因应回授(反馈)输出的状态，产生相位内插器校准信号。相位校正器设定元件电连接于相位校正器。相位校正器设定元件因应回授输出的状态，产生相位校正器校准信号。回授输出源自于取样后输出。
根据本发明的第二方面，提出一种包含取样器与时钟校准模块的高速接收器。
根据本发明的第三方面，提出一种应用于高速接收器的校准方法。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
图1，其是传送器与接收器之间的信号传输的示意图。
图2，其是采用四分之一倍率的架构而提升信号处理速度的示意图。
图3，其是在四分之一倍率的架构中，还原后时钟的相位的波形图。
图4，其是在四分之一倍率的架构中，理想取样器输入时钟edg1CLK_in(IDEAL)～edg4CLK_in(IDEAL)，以及失真取样器输入时钟edg1CLK_in(DIST)～edg4CLK_in(DIST)的相位平面的示意图。
图5，其是根据本公开实施例的基于分数倍率架构的高速接收器所采用的时钟校准模块的方框图。
图6，其是以相位平面说明与PI[1]～PI[4]对应的相位等份(seg1～seg8)中的内插器步阶(ΔPIstep)的示意图。
图7，其是在具有四分之一倍率的架构的高速接收器中，校准模式等化数据信号(eqDAT_cal)的周期长度，与正常模式等化数据信号(eqDAT_rx)的周期长度的示意图。
图8，其是PI[1]～PI[4]的信号与功能的示意图。
图9，其是在四分之一倍率的架构中，SPL[1]～SPL[4]与相位控制电路的信号关系的方框图。
图10A，其是于高速接收器采用四分之一倍率的架构时，一种时钟校准模块的实施例的方框图。
图10B，其是于高速接收器采用四分之一倍率的架构时，另一种时钟校准模块的实施例的方框图。
图11，其是说明对个别路线进行相位校准的优点的波形图。
图12，其是采用分数倍率的架构的高速接收器，在校准模式(M1)下操作的流程图。
图13，其是于时钟产生电路(clkGenCKT[1])进行非移位校准程序的状态图。
图14，其是于时钟产生电路(clkGenCKT[2]～clkGenCKT[R])进行移位校准程序的状态图。
图15，其是与在初始阶段(STG1a)的时钟产生电路(clkGenCKT[1])相关的信号的示意图。
图16A、图16B、图16C，其是等化数据信号(eqDAT)的"0→1"转换与取样器输入时钟(smpINCLK[1])的上升缘间，可能存在的不同时序关系的波形图。
图17，其是产生粗略校准取样器输入时钟(cr-cal smpINCLK[1])的波形图。
图18，其是与PI[1]对应的粗略校准阶段(STG1b)的流程图。
图19，其是与在粗略校准阶段(STG1b)的时钟产生电路(clkGenCKT[1])相关的信号的示意图。
图20A，其是举例说明PC[1]的设计的示意图。
图20B，其是延迟间隔(ΔTdlyU)与PC搜索范围(sweepRNGpc)的关系的示意图。
图20C，其是依据粗略校准取样器输入时钟(cr-cal smpINCLK[1])的上升缘，定义取样时点(tsmp)与PC搜索范围(sweepRNGpc)的示意图。
图21A、图21B，其是在精细校准阶段(STG1c)调整PC[1]的PC编码的示意图。
图22A、图22B，其是与时钟产生电路(clkGenCKT[1])对应的精细校准阶段(STG1c)的流程图。
图23，其是与在精细校准阶段(STG1c)的时钟产生电路(clkGenCKT[1])相关的信号的示意图。
图24A，其是与在初始阶段(STG2a)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。
图24B，其是与在前移阶段(STG2b)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。
图25A，其是说明前移暨粗略校准取样器输入时钟(f-shft&cr-cal smpINCLK[2])如何产生的波形图。
图25B，其是说明如何取得PI补偿相位(θPI[2])的水平长条图。
图26，其是说明如何取得PI补偿相位(θPI[3])的水平长条图。
图27，其是说明如何取得PI补偿相位(θPI[4])的水平长条图。
图28A，其是与在粗略校准阶段(STG2c)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。
图28B，其是与在精细校准阶段(STG2d)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。
图28C，其是与在后移阶段(STG2e)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。
图29，其是高速接收器在正常模式(M2)运行时，与时钟产生电路(clkGenCKT[1]～clkGenCKT[R])相关的信号的示意图。
图30，其是采用二分之一的架构并具有误差取样器的高速接收器的实施例的示意图。
其中，附图标记说明如下：
11：传送器
13：通道
inDAT：输入数据
AFE，151：模拟前端
eqDAT：等化数据信号
153：取样模块
edgSMP：取样后边缘输出
datSMP：取样后数据输出
DFE，155，26：决策反馈等化器
serIN：串列输入
serEDGin：串列边缘输入
serDATin：串列数据输入
157，28：解串列器
15：接收器
edgCLK_cdr，datCLK_cdr：还原后时钟
CDR，159，33a，33，93：时钟数据还原电路
edg1CLK_cdr，edg2CLK_cdr，edg3CLK_cdr，edg4CLK_cdr：还原后的边缘时钟
dat1CLK_cdr，dat2CLK_cdr，dat3CLK_cdr，dat4CLK_cdr：还原后的数据时钟
PATH1：第一路径
PATH2：第二路径
PATH3：第三路径
PATH4：第四路径
edg1CLK_in，edg2CLK_in，edg3CLK_in，edg4CLK_in：边缘取样器输入时钟
dat1CLK_in，dat2CLK_in，dat3CLK_in，dat4CLK_in：数据取样器输入时钟
TeqDAT：等化数据信号的周期长度
TCLK：还原后的边缘/数据时钟的周期长度
t1～t9：时点
edg1CLK_in(DIST)～edg4CLK_in(DIST)，dat1CLK_in(DIST)～dat4CLK_in(DIST)：失真取样器输入时钟
edg1CLK_in(IDEAL)～edg4CLK_in(IDEAL)，dat1CLK_in(IDEAL)～dat4CLK_in(IDEAL)：理想取样器输入时钟
20：时钟校准模块
21：时钟产生模块
refCLK[r]，refCLK[1]～refCLK[4]：参考输入时钟
213，clkGenCKT[r]，311，313，315，317，51，71，911，913，915：时钟产生电路
SpiCDR[r]，SpiCDR[1]～SpiCDR[4]：PI设定信号
pcCLKp[r]，pcCLKp[1]，pcCLKp[r]：正向相位校准后时钟
pcCLKn[r]，pcCLKn[1]，pcCLKn[r]：负向相位校准后时钟
25，35a，95：取样模块
fbkOUT[r]，fbkOUT[1]～fbkOUT[4]，fbkOUT[2]'：回授输出
27，97：时钟校准电路
PI[r]，213a，PI[1]，3111a，PI[2]，3131a，PI[3]，3151a，PI[4]，3171a，3111，3131，3151，3171，511，711，811，PI[2]’，9111，9131，9151：相位内插器
piCLKp[r]，piCLKp[1]～piCLKp[4]：正向内插后时钟
piCLKn[r]，piCLKn[1]～piCLKn[4]：负向内插后时钟
DCC[r]，213c，DCC[1]，3113，DCC[2]，3133，DCC[3]，3153，DCC[4]，3173，513，713，813，9113，9133，DCC[2]’，9153：工作周期校正器
SDCC[r]：工作周期校正器设定信号
dccCLKp[r]，dccCLKp[1]：正向工作周期校正后时钟
dccCLKn[r]，dccCLKn[1]：负向工作周期校正后时钟
PC[r]，213e，PC[1]，3115，PC[2]，3135，PC[3]，3155，PC[4]，3175，515，61，715，815，9115，9135，PC[2]’，9155：相位校正器
SPC[r]：PC校准信号
smpINCLK[r]，smpINCLK[1]，smpINCLK[3]：取样器输入时钟
ΔPIstep：内插器步阶
seg1～seg8：相位等份
eqDAT_cal：校准模式等化数据信号
eqDAT_rx：正常模式等化数据信号
D1～D8：数据内容
TeqDAT_cal：校准模式等化数据信号的周期长度
TeqDAT_rx：正常模式等化数据信号的周期长度
refCLK_src：原始时钟
b1～b8：位元
clk1～clk8：原始时钟的位元
cdrPICD：还原器设定编码
SpiCAL[1]～SpiCAL[4]：PI校准信号
reg[1]，32a，reg[2]，32b，reg[3]，32c，reg[4]，32d：暂存器
SPL[1]，38a，SPL[2]，38b，SPL[3]，38c，SPL[4]，38d，53：取样器
cal_PICD[r]，cal_PICD[1]：校准后PI编码
cal_PCCD[r]，cal_PCCD[1]：校准后PC编码
373，973：相位控制电路
373a：PI设定元件
373c：PC设定元件
373e：边缘侦测元件
373g：存储元件
ScmpN：计数比较信号
Sequiv：计数等量信号
eSPL1，351a，351b，eSPL2，353a，353b，eSPL3，355a，355b，eSPL4，357a，357b，95a，95c：边缘取样器
dSPL1，352a，352b，dSPL2，354a，354b，dSPL3，356a，356b，dSPL4，358a，358b，95b，95d：数据取样器
edgSMP1，edgSMP2，edgSMP3，edgSMP4：取样后边缘输出
datSMP1，datSMP2，datSMP3，datSMP4：取样后数据输出
30：时钟校准模块
371，971：工作周期控制模块
MUX，371a：多工器
DEMUX，371c：解多工器
371e：工作周期控制电路
dccCAL_ctl：工作周期控制信号
pcCLK_det：工作周期感测信号
ΔTrt：跨路线间的不匹配时间
S401，S403，S405，S406，S407，S409，S411，S413，S415，S501，S502，S503，S503a，S503c，S503e，S503g，S503i，S551，S553，S555，S557，S557a，S557c，S557e，S557g，S557i，S557k，S559，S559a，S559c，S559e，S559g，S559i：步骤
STG1a，STG2a：初始阶段
STG1b，STG2c：粗略校准阶段
STG1c，STG2d：精细校准阶段
prelim smpINCLK[1]：初步取样器输入时钟
Φprelim[1]：初步相位
cr-cal smpINCLK[1]：粗略校准取样器输入时钟
Φcr[1]：粗略校准相位
f-cal smpINCLK[1]：精细校准取样器输入时钟
Φf[1]：精细校准相位
STG2b：前移阶段
STG2e：后移阶段
preset smpINCLK[r]：预设取样器输入时钟
Φpreset[r]，Φpreset[2]，Φpreset[3]，Φpreset[4]：预设相位
f-shft smpINCLK[r]：前移取样器输入时钟
Φfshft[r]，Φfshft[3]，Φfshft[4]，Φfshft-f[r]：前移相位
f-shft&cr-cal smpINCLK[r]：前移暨粗略校准取样器输入时钟
Φfshft-cr[r]，Φfshft-cr[2]，Φfshft-cr[3]，Φfshft-cr[4]：前移暨粗略校准相位
f-shft&f-cal smpINCLK[r]：前移暨精细校准取样器输入时钟
Φfshft-f[r]：前移暨精细校准相位
b-shft smpINCLK[r]：后移取样器输入时钟
Φbshft[r]：后移相位
cycRNGpi：循环PI编码范围
cmp_X[1]，cmp_X[3]，cmp_X[4]，cmp_X[r]：补偿用PI编码
tsmp：取样时点
ideal smpINCLK[1]：理想取样器输入时钟
prelimPICD：初步PI编码
δprelim[1]：相位误差
Φideal[1]，Φideal[2]，Φideal[3]，Φideal[4]：理想相位
dlyU：延迟单元
sw：开关
sweepRNGpc：PC搜索范围
ΔTdlyU：延迟间隔
presetPICD：预设PI编码
dfltPCCD：预设PC编码
tmpPICD[r]，tmpPICD[2]，tmpPICD[3]，tmpPICD[4]：暂时性PI编码
ΦOFST2ogn[r]，ΦOFST2ogn[2]，ΦOFST2ogn[3]，ΦOFST2ogn[4]：目标往原点的相位位移
IIa，IIb，IIa'，IIb'：虚线框选处
δpreset[2]，δpreset[3]，δpreset[4]：个别路线的相位误差
cmp_Y[r]：补偿用PC编码
ΦOFST2tgt[r]：原点往目标的相位位移
95e，95f：误差取样器
errSMP1，errSMP2：取样后误差输出
具体实施方式
为确保取样器所接收的取样器输入时钟具有准确的相位，本文提供一种时钟校准模块、高速接收器，以及与其相关的校准方法。请参见图5，其是根据本公开实施例的基于分数倍率架构的高速接收器所采用的时钟校准模块的方框图。在本公开中，设置在时钟数据还原电路23与取样模块25之间的时钟校准模块20包含：时钟产生模块21与时钟校准电路27。
请同时参见图2、图4、图5。如图4所示，基于相位对称的缘故，与第一路径(PATH1)(p＝1)对应的失真取样器输入时钟edg1CLK_in(DIST)、dat1CLK_in(DIST)的相位，和与第三路径(PATH3)(p＝3)对应的失真取样器输入时钟dg3CLK_in(DIST)、dat3CLK_in(DIST)彼此反向；且，与第二路径(PATH2)(p＝2)对应的失真取样器输入时钟edg2CLK_in(DIST)、dat2CLK_in(DIST)的相位，和与第四路径(PATH4)(p＝4)对应的失真取样器输入时钟edg4CLK_in(DIST)、dat4CLK_in(DIST)彼此反向。因此，仅需针对沿着第一路径PATH1(p＝1)与第二路径PATH2(p＝2)传送的失真取样器输入时钟进行校准。
根据本公开的实施例，时钟校准模块20包含R个时钟产生电路(clkGenCKT[r]，r＝1～R)213。其中，每个时钟产生电路(clkGenCKT[r])213皆同时与正向相位校准后时钟(pcCLKp[r])与负向相位校准后时钟(pcCLKn[r])的产生/校准相关。R个时钟产生电路(clkGenCKT[r])213可各自视为一个时钟校准路线，且在同一个时钟校准路线(第r个时钟校准路线)中，正向相位校准后时钟(pcCLKp[r])的相位与负向相位校准后时钟(pcCLKn[r])的相位相隔180°。
在本文中，定义区别信号和元件所用的变数r、R。变数R代表时钟校准路线的总数量，变数r代表所选定的时钟产生路线(或时钟产生电路(clkGenCKT[r]))。因此，变数r、R为正整数，且变数r小于或等于变数R(r≤R)。
请留意，变数p、r的意涵并不相同。例如，取样器输入时钟(edg1CLK_in、dat1CLK_in)对应于p＝1的边缘-数据时钟配对；而取样器输入时钟(edg1CLK_in、edg3CLK_in)对应于r＝1的时钟校准路线。根据本公开的实施例，若不考虑误差时钟的校准程序时，变数R与变数P彼此相等(R＝P)。或者，若考虑误差时钟的校准程序时，变数R等于1.5倍的变数P(R＝1.5*P)。
时钟产生电路(clkGenCKT[r]，r＝1～R)213的运行方式类似，此处利用变数"r"代表时钟产生电路(clkGenCKT[1]～clkGenCKT[R])213的其中一者。时钟产生电路(clkGenCKT[1]～clkGenCKT[R])213自参考时钟源接收与其对应的参考输入时钟(refCLK[r])，以及自时钟数据还原电路23接收与其对应的PI设定信号(SpiCDR[r])。参考时钟源提供原始时钟(refCLK_src)，且原始时钟(refCLK_src)被转换为参考输入时钟(refCLK[1]～refCLK[R])。原始时钟(refCLK_src)与参考输入时钟(refCLK[1]～refCLK[R])的周期长度均等于TCLK。参考时钟源可为，例如，锁相回路(phase-locked loop，简称为PLL)、延迟锁定回路(loop(hereinafter，简称为PLL)等。图8将说明如何基于原始时钟(refCLK_src)而产生参考输入时钟(refCLK[1]～refCLK[R])的相关细节。
取样模块25还包含2*R个取样器(SPL[1]～SPL[2*R])。取样模块25的取样后输出包含：取样后边缘输出(edgSMP)以及取样后数据输出(datSMP)。将取样后边缘输出(edgSMP)以及取样后数据输出(datSMP)输出至决策反馈等化器26或解串列器28。若采用决策反馈等化器26时，决策反馈等化器26根据取样后边缘输出(edgSMP)与取样后数据输出(datSMP)，产生包含串列边缘输入(serEDGin)与串列数据输入(serDATin)的串列输入(serIN)。串列边缘输入(serEDGin)与串列数据输入(serDATin)将进一步被传送至解串列器28与时钟校准电路27。再者，串列边缘输入(serEDGin)同时被传送至时钟数据还原电路23，作为时钟/数据还原操作使用。串列数据输入(serDATin)可能被传送或不被传送至时钟数据还原电路23。
另一方面，若未采用决策反馈等化器26时，则将取样后边缘输出(edgSMP)与取样后数据输出(datSMP)直接传送至解串列器28与时钟校准电路27。此外，同时将取样后边缘输出(edgSMP)传送至时钟数据还原电路23作为时钟/数据还原操作使用。取样后数据输出(datSMP)可被传送或不被传送至时钟数据还原电路23。
在本文中，回授输出(fbkOUT[r]，r＝1～R)代表馈送至时钟校准电路27的信号。采用决策反馈等化器26时，回授输出(fbkOUT[r])的来源为串列边缘输入serEDGin及/或串列数据输入serDATin。若未采用决策反馈等化器26时，直接以取样后边缘输出edgSMP及/或取样后数据输出datSMP作为回授输出(fbkOUT[r])。
图5的下方为时钟产生电路(clkGenCKT[r]，r＝1～R)213的内部设计放大图。时钟产生电路(clkGenCKT[r]，r＝1～R)213接收参考输入时钟refCLK[r]并产生取样器输入时钟smpINCLK[r]。时钟产生电路(clkGenCKT[r])213包含由时钟校准电路27控制的相位内插器(phase interpolator，简称为PI)PI[r]213a、工作周期校正器(duty cycle corrector，简称为DCC)DCC[r]213c，以及相位校正器(phase corrector，简称为PC)PC[r]213e。简言之，PI[r]213a与PC[r]213e用于直接或间接调整取样器输入时钟(smpINCLK[r])的相位，而DCC[r]213c用于间接调整取样器输入时钟(smpINCLK[r])的工作周期。
PI[r]213a分别自时钟数据还原电路23接收PI设定信号(SpiCDR[r])；自参考时钟源接收参考输入时钟(refCLK[r])，以及自时钟校准电路27接收PI校准信号(SpiCAL[r])。接着，PI[r]213a对参考输入时钟(refCLK[r])进行内插，据以产生并传送一对内插后时钟(包含正向内插后时钟(piCLKp[r])与负向内插后时钟(piCLKn[r]))至DCC[r]213c。正向内插后时钟(piCLKp[r])与负向内插后时钟(piCLKn[r])具有180°的反向相位。正向内插后时钟(piCLKp[r])与负向内插后时钟(piCLKn[r])的相位，是由PI设定信号(SpiCDR[r])所设定，以及由PI校准信号(SpiCAL[r])所调整。
DCC[r]213c根据正向内插后时钟(piCLKp[r])与负向内插后时钟(piCLKn[r])，产生一对工作周期校正后时钟(包含正向工作周期校正后时钟(dccCLKp[r])与负向工作周期校正后的时钟(dccCLKn[r]))。正向工作周期校正后时钟(dccCLKp[r])与负向工作周期校正后时钟(dccCLKn[r])具有180°的反向相位。DCC[r]213c自时钟校准电路27接收工作周期校正器设定信号SDCC[r]，用以调整正向工作周期校正后时钟(dccCLKp[r])与负向工作周期校正后时钟(dccCLKn[r])的工作周期。
PC[r]213e自DCC[r]213c接收正向工作周期校正后的时钟(dccCLKp[r])与负向工作周期校正后的时钟(dccCLKn[r])。此外，PC[r]213e自时钟校准电路27接收PC校准信号(SPC[r])。接着，PC[r]213e产生一组相位校准后时钟配对(包含：正向相位校准后时钟(pcCLKp[r])与负向相位校准后时钟(pcCLKn[r])。正向相位校准后时钟(pcCLKp[r])与负向相位校准后时钟(pcCLKn[r])被进一步传送至取样模块25，供其使用。
由于正向相位校准后时钟(pcCLKp[r])与负向相位校准后时钟(pcCLKn[r])的相位之间具有180°的反向相位，对正向相位校准后时钟(pcCLKp[r])进行的相位校准结果，可以直接套用至负向相位校准后时钟(pcCLKn[r])，反之亦然。因此，仅需对正向相位校准后时钟(pcCLKp[r])与负向相位校准后时钟(pcCLKn[r])的其中一者进行相位校准即可。换言之，每个时钟校准路线包含一个产生正向取样器输入时钟(smpINCLKp[r])的正向信号分道(lane)(对应于piCLKp[r]、dccCLKp[r]与pcCLKp[r])与一个产生负向取样器输入时钟(smpINCLKn[r])的负向信号分道(对应于piCLKn[r]、dccCLKn[r]与pcCLKn[r])，且适用于正向信号分道与负向信号分道其中一者的校准设定，可直接适用于另一个信号分道。
本文可基于图5的一般方框图，提供不同的实施例。图10A、图10B为应用至具有四分之一倍率的架构的实施例；图30为应用至具有二分之一倍率的架构的实施例。
请参见图6，其是与PI[1]～PI[4]对应的相位等份(seg1～seg8)的内插器步阶(ΔPIstep)。如上所述，相位平面可被区分为2*R个相位等份(seg)，且每个相位等份(seg)对应于360°/(2*R)的相位。例如，在四分之一倍率的架构(R＝4)中，每一个相位等份(seg1～seg8)对应的相位为360°/8＝45°。在本文中，假设每个相位等份(seg1～seg8)对应于16个内插器步阶(ΔPIstep)，且与每个内插器PI[1]～PI[4]对应的循环PI编码范围(cycRNGpi)具有128个内插器步阶(ΔPIstep)。即，cycRNGpi＝128*ΔPIstep。
根据本案的实施例，在粗略校准阶段对PI[1]～PI[4]的PI编码加以调整，以及，在精细校准阶段对PC[1]～PC[4]的PC编码加以调整。在粗略校准阶段中，PI[1]～PI[4]的PI编码是以内插器步阶(ΔPIstep)为单位进行调整。在精细校准阶段中，PC[1]～PC[4]是以延迟间隔(ΔTdlyU)为单位进行调整。在精细校准阶段对PC[1]～PC[4]的调整，可抵销PI[1]～PI[4]的非线性特性，以及在粗略校准阶段进行判断时的误差。PI[1]～PI[4]的相位精确度(即，内插器步阶ΔPIstep)，低于PC[1]～PC[4]的相位精确度(即，延迟间隔ΔTdlyU)。
根据本公开实施例的高速接收器，可在校准模式(M1)或正常模式(M2)下操作。在校准模式(M1)中，时钟校准模块20对输入至取样模块25的时钟信号的工作周期与相位进行校准。在校准模式(M1)下，时钟校准电路27搜寻并取得适合PI[r]、DCC[r]、PC[r]的设定值。且，在校准模式(M1)取得的设定值，将进一步于正常模式(M2)中采用。校准模式(M1)结束后，高速接收器进入正常模式(M2)。高速接收器可在电源开启后立刻进入校准模式(M1)，或视需要而转换至校准模式(M1)。
依据高速接收器所处的操作模式，等化数据信号(eqDAT)的周期可被设定为不同的长度。在校准模式(M1)下，定义校准模式等化数据信号(eqDAT_cal)的周期长度为TeqDAT_cal；在正常模式(M2)下，定义正常模式等化数据信号(eqDAT_rx)的周期长度为TeqDAT_rx。
校准模式等化数据信号(eqDAT_cal)的周期长度，等于R倍的正常模式等化数据信号周期长度(TeqDAT_rx)。即，TeqDAT_cal＝R*TeqDAT_rx。例如，在具有四分之一倍率(R＝4)的架构的高速接收器中，校准模式等化数据信号(eqDAT_cal)的周期长度(TeqDAT_cal)，等于正常模式等化数据信号(eqDAT_rx)的周期长度(TeqDAT_rx)的四倍。即，TeqDAT_cal＝4*TeqDAT_rx。
请参见图7，其是在具有四分之一倍率(R＝4)架构的高速接收器中，校准模式等化数据信号(eqDAT_cal)的周期长度，与正常模式等化数据信号(eqDAT_rx)的周期长度的示意图。根据本公开的实施例，校准模式等化数据信号(eqDAT_cal)包含预定义的数据态样(交替的"1"与"0"的序列)。例如，在图7中，假设校准模式等化数据信号(eqDAT_cal)在第一个1/2周期的数据内容为“1”(D1＝“1”)，以及在第二个1/2周期的数据内容为“0”(D2＝“0”)。或者，在某些应用中，可假设校准模式等化数据信号(eqDAT_cal)在第一个半周期的数据内容为“0”，以及在第二个半周期的数据内容为“1”。校准模式等化数据信号eqDAT_cal可来自原始时钟refCLK_src。因此，无须采用额外的电路即可产生校准模式等化数据信号eqDAT_cal，且校准模式等化数据信号eqDAT_cal的周期长度(TeqDAT_cal)等于原始时钟refCLK_src的周期长度(TCLK)。
另一方面，正常模式等化数据信号(eqDAT_rx)来自传送器与AFE，且正常模式等化数据信号(eqDAT_rx)的内容依照周期长度(TeqDAT_rx)而改变。正常模式等化数据信号(eqDAT_rx)的周期长度(TeqDAT_rx)等于1/4倍的原始时钟refCLK_src的周期长度(TCLK)。在图7中，数据内容(D1～D8)分别对应于正常模式等化数据信号(eqDAT_rx)的8个连续周期。由于正常模式等化数据信号(eqDAT_rx)来自传送器的缘故，时钟校准电路27无法预知正常模式等化数据信号(eqDAT_rx)的数据内容。
请参见图8，其是PI[1]～PI[4]的信号与功能的示意图。图8的左侧部分说明参考输入时钟(refCLK[1]～refCLK[4])的产生，右侧部分说明如何参酌参考输入时钟(refCLK[1]～refCLK[4])而设定PI[1]～PI[4]。
首先说明图8的左侧部分。如前所述，原始时钟refCLK_src用于产生参考输入时钟(refCLK[1]～refCLK[4])。原始时钟refCLK_src与参考输入时钟(refCLK[1]～refCLK[4])的长度均为8位元(b1～b8)。原始时钟(refCLK_src)的最高有效位元(most significantbit，简称为MSB)(b8)标示为clk8；原始时钟(refCLK_src)的次高有效位元(b7)标示为clk7，其余类推。
根据本公开的实施例，随着时钟产生电路(clkGenCKT[1]～clkGenCKT[4])213的不同，参考输入时钟(refCLK[1]～refCLK[4])的8个位元，与原始时钟(refCLK_src)的8个位元之间的连接方式也不同。由于原始时钟refCLK_src的位元顺序随着时钟产生电路(clkGenCKT[1]～clkGenCKT[4])213的不同而移位的缘故，即便以相同的PI编码设定PI[1]～PI[4]，参考输入时钟(refCLK[1]～refCLK[4])的相位仍自然地存在相位偏移。
据此，假设时钟数据还原电路33a以相同的PI编码设定PI[1]～PI[4]，且不考虑通道损失所引起的路径不匹配的情况下，参考输入时钟(refCLK[1]～refCLK[4])之间的相位彼此相差45°。连带的，正向内插后时钟(piCLKp[1]～piCLKp[4])之间的相位差亦等于45°。在图8中，时钟数据还原电路33a通过PI设定信号(SpiCDR[1]、SpiCDR[2]、SpiCDR[3]、SpiCDR[4])，传送还原器设定编码(cdrPICD)至全部的PI[1]～PI[4]。在时钟数据还原电路33a与PI[1]～PI[4]之间的虚线箭头代表时钟数据还原电路33a仅在正常模式(M2)传送PI设定信号(SpiCDR[1]、SpiCDR[2]、SpiCDR[3]、SpiCDR[4])。表3列示在图8的右侧部分所绘示的与PI[1]～PI[4]相关的信号。
表3
Figure BDA0003442685860000201
由于PI[1]3111a～PI[4]3171a的信号与操作方式相似，此处仅以PI[1]3111a举例说明。PI[1]3111a接收参考输入时钟refCLK[1]作为其参考时钟源。与PI[1]3111a对应的PI编码同时由来自时钟数据还原电路33a的PI设定信号(SpiCDR[1])，以及来自相位控制电路39a的PI校准信号(SpiCAL[1])所设定。接着，基于参考输入时钟(refCLK[1])以及PI[1]3111a的PI编码，PI[1]3111a将产生正向内插后时钟(piCLKp[1])与负向内插后时钟(piCLKn[1])。PI[1]3111a的PI编码可存储在暂存器(reg[1])32a。后续将说明关于PI[1]3111a的PI编码如何产生的细节。
请参见图9，其是说明在四分之一倍率的架构中，取样器SPL[1]～SPL[4]与相位控制电路的信号关系的方框图。为便于说明，此处假设R＝4，且相位控制电路373电连接于取样器SPL[1]38a～SPL[4]38d。取样器SPL[1]38a～SPL[4]38d各自接收等化数据信号(eqDAT)以及取样器输入时钟(smpINCLK[1]～smpINCLK[4])的其中一者。随着时钟校准模块20所处的操作模式不同，等化数据信号(eqDAT)可以是校准模式等化数据信号(eqDAT_cal)，或是正常模式等化数据信号(eqDAT_rx)。此外，取样器SPL[1]38a～SPL[4]38d的输出可直接或间接作为回授输出(fbkOUT[r]，r＝1～4)。
相位控制电路373包含存储元件373g、PI设定元件373a、边缘侦测元件373e，以及PC设定元件373c。存储元件373g电连接于PI设定元件373a与PC设定元件373c。存储元件373g用于存储(包含cal_PICD[1]～calPICD[R]与cal_PCCD[1]～cal_PCCD[R]的)校准结果。实际应用时，无须限定存储元件373g的实现方式。例如，存储元件373g可包含分别内建于PI设定元件373a与PC设定元件373c的存储电路。
PI设定元件373a、边缘侦测元件373e，以及PC设定元件373c是通过硬件、软件或其组合，以有限状态机(finite state machine，简称为FSM)方式实现。由于本案所提供的设计直接采用高速接收器内部的既有电路而判断路径不匹配的情况，并不需要额外的电路。
PI设定元件373a用于调整PI[1]～PI[4]的PI编码。PI设定元件373a电连接于PI[1]～PI[4]与SPL[1]38a～SPL[4]38d。PI设定元件373a根据回授输出(fbkOUT[1]～fbkOUT[4])，产生PI校准信号(SpiCAL[1]～SpiCAL[4])至PI[1]～PI[4]。
边缘侦测元件373e与PC设定元件373c直接用于调整PC[1]～PC[4]的PC编码。边缘侦测元件373e电连接于SPL[1]38a～SPL[4]38d与PC设定元件373c，且PC设定元件373c电连接于PC[1]～PC[4]。边缘侦测元件373e接收回授输出(fbkOUT[1]～fbkOUT[4])进行边缘侦测，并产生计数比较信号(ScmpN)或计数等量信号(Seqiv)至PC设定元件373c。接着，PC设定元件373c根据计数比较信号(ScmpN)与计数等量信号(Sequiv)，产生PC校准信号(SPC[r])。关于如何产生计数比较信号(ScmpN)与计数等量信号(Sequiv)的相关细节，将于下方说明。
根据本公开的实施例，时钟校准模块不需要使用额外的相位侦测电路。相反的，本案直接基于SPL[r]的操作进行相位侦测。再者，由于在SPL[r]与相位控制电路373之间并无其他传递延迟的缘故，本案提出的相位控制电路373的成本低廉且高效。
图10A、图10B为两个采用四分之一倍率的架构实现的时钟校准模块的举例。惟，时钟产生模块的实现方式并不限于本公开的举例。时钟校准模块30包含四个时钟产生电路(clkGenCKT[1]～clkGenCKT[4])。采用四分之一倍率架构的高速接收器具有四个数据取样器(dSPL1～dSPL4)与四个边缘取样器(eSPL1～eSPL4)，该些取样器是依据彼此相差45°的取样器输入时钟(smpINCLK[1]～smpINCLK[8])而操作。时钟校准模块30用于补偿伴随参考输入时钟(refCLK[1]～refCLK[4])的相位失真。
在四分之一倍率的架构中，时钟产生模块搭配8个取样器使用。在图10A、图10B中，这8个取样器(eSPL1～eSPL4、dSPL1～dSPL4)分别产生取样后边缘输出(edgSMP1～edgSMP4)与取样后数据输出(datSMP1～datSMP4)。将与路径(PATH1～PATH4)分别对应的取样后边缘输出(edgSMP)定义为取样后边缘输出(edgSMP1、edgSMP2、edgSMP3、edgSMP4)；以及，将与路径(PATH1～PATH4)分别对应的取样后数据输出(datSMP)定义为取样后数据输出(datSMP1、datSMP2、datSMP3、datSMP4)。
请参见图10A，其是于高速接收器采用四分之一倍率的架构时，一种时钟校准模块的实施例的方框图。表4汇整与取样模块35a内的取样器相关的信号。基于相位对称的缘故，仅需回授取样后边缘输出(edgSMP1)、取样后数据输出(datSMP1)、取样后边缘输出(edgSMP2)，以及取样后数据输出(datSMP2)。
表4
Figure BDA0003442685860000221
Figure BDA0003442685860000231
请同时参见图10A与表4。此处依照由上而下的顺序，说明边缘取样器(eSPL1～eSPL4)的输入和输出，以及数据取样器(dSPL1～dSPL4)的输入和输出。
除等化数据信号(eqDAT)外，边缘取样器(eSPL1)351a还接收时钟产生电路(clkGenCKT[1])311的正向相位校准后时钟(pcCLKp[1])作为取样器输入时钟(smpINCLK[1]＝pcCLKp[1])。接着，边缘取样器(eSPL1)351a利用取样器输入时钟(smpINCLK[1])对等化数据信号(eqDAT)的边缘进行采样后所产生的取样后边缘输出(edgSMP1)，则被用来作为回授输出(fbkOUT[1])。
除等化数据信号(eqDAT)外，数据取样器(dSPL1)352a还接收时钟产生电路(clkGenCKT[2])313的正向相位校准后时钟(pcCLKp[2])作为取样器输入时钟(smpINCLK[2]＝pcCLKp[2])。接着，数据取样器(dSPL1)352a利用取样器输入时钟(smpINCLK[2])对等化数据信号(eqDAT)的数据进行取样后所产生的取样后数据输出(datSMP1)，则用来作为回授输出(fbkOUT[2])。
除等化数据信号(eqDAT)外，边缘取样器(eSPL2)353a还接收时钟产生电路(clkGenCKT[3])315的正向相位校准后时钟(pcCLKp[3])作为取样器输入时钟(smpINCLK[3]＝pcCLKp[3])。接着，边缘取样器(eSPL2)353a利用取样器输入时钟(smpINCLK[3])对等化数据信号(eqDAT)的边缘进行取样后所产生的取样后边缘输出(edgSMP2)，则用来作为回授输出(fbkOUT[3])。
除等化数据信号(eqDAT)外，数据取样器(dSPL2)354a还接收时钟产生电路(clkGenCKT[4])317的正向相位校准后时钟(pcCLKp[4])作为取样器输入时钟(smpINCLK[4]＝pcCLKp[4])。接着，数据取样器(dSPL2)354a利用取样器输入时钟(smpINCLK[4])对等化数据信号(eqDAT)的数据进行取样后所产生的取样后数据输出(datSMP2)，则用来作为回授输出(fbkOUT[4])。
除等化数据信号(eqDAT)外，边缘取样器(eSPL3)355a还接收时钟产生电路(clkGenCKT[1])311的负向相位校准后时钟(pcCLKn[1])作为取样器输入时钟(smpINCLK[5]＝pcCLKn[1])。接着，边缘取样器(eSPL3)355a利用取样器输入时钟(smpINCLK[5])对等化数据信号(eqDAT)的边缘进行取样后，产生取样后边缘输出(edgSMP3)。
除等化数据信号(eqDAT)外，数据取样器(dSPL3)356a还接收时钟产生电路(clkGenCKT[2])313的负向相位校准后时钟(pcCLKn[2])作为取样器输入时钟(smpINCLK[6]＝pcCLKn[2])。接着，数据取样器(dSPL3)356a利用取样器输入时钟(smpINCLK[6])对等化数据信号(eqDAT)的数据进行取样后，产生取样后数据输出(datSMP3)。
除等化数据信号(eqDAT)外，边缘取样器(eSPL4)357a还接收时钟产生电路(clkGenCKT[3])315的负向相位校准后时钟(pcCLKn[3])作为取样器输入时钟(smpINCLK[7]＝pcCLKn[3])。接着，边缘取样器(eSPL4)357a利用取样器输入时钟(smpINCLK[7])对等化数据信号(eqDAT)的边缘进行取样后，产生取样后边缘输出(edgSMP4)。
除等化数据信号(eqDAT)外，数据取样器(dSPL4)358a还接收时钟产生电路(clkGenCKT[4])317的负向相位校准后时钟(pcCLKn[4])作为取样器输入时钟(smpINCLK[8]＝pcCLKn[4])。接着，数据取样器(dSPL4)358a利用取样器输入时钟(smpINCLK[8])对等化数据信号(eqDAT)的数据进行取样后，产生取样后数据输出(datSMP4)。
在图10A中，工作周期控制模块371包含多工器(MUX)371a、解多工器(DEMUX)371c，以及工作周期控制电路371e。多工器371a自时钟产生电路(clkGenCKT[1]311～clkGenCKT[4]317)接收正向相位校准后时钟(pcCLKp[1]～pcCLKp[4])，并依据所选择的用于校准的时钟产生电路(clkGenCKT[1]311～clkGenCKT[4]317)的不同，传送正向相位校准后时钟(pcCLKp[1]～pcCLKp[4])的其中一者至工作周期控制电路371e，作为工作周期感测信号(pcCLK_det)使用。接着，工作周期控制电路371e产生工作周期控制信号(dccCAL_ctl)至DEMUX 371c，再由DEMUX 371c将工作周期校正器设定信号(SDCC[1]～SDCC[4])传送至时钟产生电路(clkGenCKT[1]311～clkGenCKT[4]317)的其中一者。
在某些应用中，时钟校准模块30可能通过额外采用多工器与解多工器的方式，减少相位控制电路373所需的接脚数量。本文不再详述该些应用。
请参见图10B，其是于高速接收器采用四分之一倍率的架构时，另一种时钟校准模块的实施例的方框图。表5汇整图10B所示的信号关系。
表5
Figure BDA0003442685860000251
由图10A、图10B可以得知，针对R(例如，R＝4)个时钟产生电路clkGenCKT[1]～clkGenCKT[R]，提供2*R(例如，8)个取样器SPL[1]～SPL[8]。因此，每个时钟产生电路电连接于两个取样器。
请同时参见图9、图10A、图10B图。图9的SPL[1]38a对应于图10A、图10B的边缘取样器(eSPL1)351a、351b；图9的SPL[2]38b对应于图10A、图10B的数据取样器(dSPL1)352a、352b；图9的SPL[3]38c对应于图10A、图10B的边缘取样器(eSPL2)353a、353b；图9的SPL[4]38d对应于图10A、图10B的数据取样器(dSPL2)354a、354b。
请留意，在图10A、图10B中，将边缘取样器(eSPL1、eSPL2)与数据取样器(dSPL1、dSPL2)的输出传导至相位控制电路373，作为回授输出(fbkOUT[1]～fbkOUT[4])使用。另一方面，边缘取样器(eSPL3、eSPL4)与数据取样器(dSPL3、dSPL4)的输出，则未被传导相位控制电路373。
时钟校准模块30分别对各个时钟产生电路(clkGenCKT[1]～clkGenCKT[4])进行校准。采用对时钟产生电路(clkGenCKT[1]～clkGenCKT[4]分别校准的作法，即便边缘/数据取样器(eSPL1、eSPL2、eSPL3、eSPL4、dSPL1、dSPL2、dSPL3、dSPL4)在不同的时点接收等化数据信号(eqDAT)，因路径不匹配而衍生的失真，并不至于影响取样后的边缘/数据输出(edgSMP1、edgSMP2、edgSMP3、edgSMP4、datSMP1、datSMP2、datSMP3、datSMP4)。因此，对边缘取样器(eSPL1～eSPL4)而言，经过校准后的取样器输入时钟(smpINCLK[r])的上升缘与等化数据信号(eqDAT)的转换边缘对齐。此外，对数据取样器(dSPL1～dSPL4)而言，经过校准后的取样器输入时钟(smpINCLK[r])的上升缘对齐于等化数据信号(eqDAT)的数据内容的中心。
由于路径不匹配的缘故，尽管AFE同时传出等化数据信号(eqDAT)至SPL[1]～SPL[4]，不同的SPL[1]～SPL[4]实际接收等化数据信号(eqDAT)的时点却可能不同。路径不匹配的存在，代表针对某一个时钟校准路线进行校准而得的PI校准信号SpiCAL[r]与PC校准信号SPC[r]，并不适用于另一个时钟校准路线。为便于说明，图11讨论SPL[1]、SPL[3]未同步接收正常模式等化数据信号(eqDAT_rx)的情况。
请参见图11，其是说明采用个别路线的相位校准作法的优点的波形图。图11的横轴代表时间。
第一个波形和第二个波形分别代表SPL[1]、SPL[3]在不同的时点接收正常模式等化数据信号(eqDAT_rx)。请留意，第一个波形和第二个波形代表的是同一个正常模式等化数据信号(eqDAT_rx)，而，SPL[1]、SPL[3]实际接收/取样正常模式等化数据信号(eqDAT_rx)的时点并不相同。
为便于说明，假设正常模式等化数据信号(eqDAT_rx)在第一个周期的数据内容等于“1”(D1＝1)、在第二个周期的数据内容等于“0”(D2＝0)，以及在第三个周期的数据内容等于“1”(D3＝1)。在图11中，由SPL[1]接收的正常模式等化数据信号(eqDAT_rx)的第一个周期的上升缘位于时点t1，且由SPL[3]接收的正常模式等化数据信号(eqDAT_rx)的第一个周期的上升缘位于时点t2。此处将时间差(t2-t1)定义为，跨路线间的不匹配时间ΔTrt。
此处虽以图11的波形为例，但在某些情况下，SPL[1]接收正常模式等化数据信号(eqDAT_rx)的时点，也可能略晚于SPL[3]接收正常模式等化数据信号(eqDAT_rx)的时点。此外，任两个路线中的SPL[1]38a、SPL[2]38b、SPL[3]38c、SPL[4]38d，可能存在跨路线间的不匹配。
在上方虚线框选处中的第三个波形与第四个波形，代表取样器输入时钟(smpINCLK[1]、smpINCLK[3])是由具有相同PI编码的PI[1]、PI[3]所产生。即，采用相同的设定值对时钟产生电路(clkGenCKT[1]、clkGenCKT[3])进行校准。
由图11的第一个波形和第三个波形可以看出，SPL[1]38a在时点t1以取样器输入时钟(smpINCLK[1])对正常模式等化数据信号(eqDAT_rx)(D1＝1)的第一个周期进行取样，且正常模式等化数据信号(eqDAT_rx)的"0→1"转换与时点t1对齐。由图11的第二个波形和第四个波形可以看出，SPL[3]在时点t3以取样器输入时钟(smpINCLK[3])对正常模式等化数据信号(eqDAT_rx)的第一个周期进行取样，但正常模式等化数据信号(eqDAT_rx)的"1→0"转换却与时点t4对齐。据此，当时钟产生电路(clkGenCKT[1]、clkGenCKT[3])采用相同的相位设定时，由SPL[1]产生的取样后边缘输出edgSMP1虽然是准确的，但由SPL[3]产生的取样后边缘输出edgSMP2并不准确。
在下方圈选处的第五个波形和第六个波形，代表PI[1]、PI[3]的PI编码不同时，所产生的取样器输入时钟(smpINCLK[1]、smpINCLK[3])。即，时钟产生电路(clkGenCKT[1]、clkGenCKT[3])是以不同的设定值进行校准。
由第一个波形和第五个波形可以看出，SPL[1]38a在时点t1以取样器输入时钟(smpINCLK[1])对正常模式等化数据信号(eqDAT_rx)(D1＝1)的第一个周期进行取样，且正常模式等化数据信号(eqDAT_rx)的"0→1"转换与时点t1对齐。由图11的第二个波形和第六个波形可以看出，SPL[3]在时点t4以取样器输入时钟(smpINCLK[3])对正常模式等化数据信号(eqDAT_rx)的第一个周期进行取样，且正常模式等化数据信号(eqDAT_rx)的"1→0"转换与时点t4对齐。据此，若时钟产生电路(clkGenCKT[1]、clkGenCKT[3])采用不同的设定进行校准，则可使SPL[1]、SPL[3]均具有精准的取样后边缘输出edgSMP1、edgSMP2。
请参见图12，其是具分数倍率架构的高速接收器在校准模式(M1)下操作的流程图。时钟校准模块20在具分数倍率架构的高速接收器进入正常模式(M2)前，执行图12所示的步骤。在校准模式(M1)下，时钟校准模块20对取样器输入时钟(smpINCLK[r]，r＝1～R)的相位与工作周期进行校准。本公开的实施例着重在相位校正。
实际设计时，同一个取样器SPL[1]～SPL[2*R]的两个输入间，可能因为制程的缘故而存在先天的不匹配(内部输入位移)。为避免此种先天的不匹配影响SPL[1]～SPL[2*R]的精确度，首先对全部SPL[1]～SPL[2*R]的内部输入位移进行校正(步骤S401)。接着，持续将具有预定义的数据态样的校准模式等化数据信号(eqDAT_cal)(例如，“0101”的序列或“1010”的序列)提供予SPL[1]～SPL[2*R](步骤S403)。
其后，初始化路线计数参数(r＝1)(步骤S405)，并通过PC校准信号SPC[r]，将PC[r]的PC编码设定为一预设PC编码(dfltPCCD)(SPC[r]＝dfltPCCD)(步骤S406)。根据本公开的实施例，随着路线计数参数(r)的不同，时钟产生电路(clkGenCKT[r])所采用的相位校准程序也不相同。
在步骤S407中，判断路线计数参数(r)是否等于1(r＝＝1？)(步骤S407)。若r＝1，于时钟产生电路clkGenCKT[1]执行非移位校准程序(如图13所示)，并据以产生精细校准取样器输入时钟(f-cal smpINCLK[1](步骤S409)。接着，将路线计数参数(r)递增(r++)(步骤S411)后，重复执行步骤S406。
另一方面，针对r＝2～R的情况，时钟产生电路clkGenCKT[r](r＝2～R)则进行移位校准程序(请参见图14)，并产生后移取样器输入时钟(b-shft smpINCLK[r])(步骤S413)。
步骤S413结束后，判断是否全部的时钟产生电路(clkGenCKT[1]～clkGenCKT[R])均已完成校准(r＝R？)(步骤S415)。若步骤S415的判断结果为肯定，便结束个别路线的相位校准程序。若步骤S415的判断结果为否定，在累加路线计数参数(r)(r++)(步骤S411)后，对另一个时钟产生电路(clkGenCKT[r]，r＝3～R)重复执行步骤S413。
请参见图13，其是于时钟产生电路(clkGenCKT[1])进行非移位校准程序的状态图。非移位校准程序包含三个阶段：初始阶段(STG1a)、粗略校准阶段(STG1b)以及精细校准阶段(STG1c)。
在初始阶段(STG1a)，产生具有初步相位(Φprelim[1])的初步取样器输入时钟(prelim smpINCLK[r])(如图15所示)。在粗略校准阶段(STG1b)，产生具有粗略校准相位(Φcr[1])的粗略校准取样器输入时钟(cr-cal smpINCLK[1])(如图18、图19所示)。在精细校准阶段(STG1c)，产生具有精细校准相位(Φf[1])的精细校准取样器输入时钟(f-calsmpINCLK[1])(如第22A、22B、23图所示)。当精细校准阶段(STG1c)结束时，定义并存储校准后PI编码(cal_PICD[1])与校准后PC编码(cal_PCCD[1])。之后，将在正常模式(M2)下，使用所存储的校准后PI编码(cal_PICD[1])与校准后PC编码(cal_PCCD[1])。
请参见图14，其是于时钟产生电路(clkGenCKT[2]～clkGenCKT[R])进行移位校准程序的状态图。移位校准程序包含五个阶段：初始阶段(STG2a)、前移阶段(STG2b)、粗略校准阶段(STG2c)、精细校准阶段(STG2d)，以及后移阶段(STG2e)。
在初始阶段(STG2a)，利用PI校准信号SpiCAL[r]将PI[r]预设为校准后PI编码(cal_PICD[1])，据以产生具有预设相位(Φpreset[r])的预设取样器输入时钟(preset smpINCLK[r])(如图24A所示)。在前移阶段(STG2b)中，产生具有前移相位(Φfshft[r])的前移取样器输入时钟(f-shft smpINCLK[r])(如图24B所示)。在粗略校准阶段(STG2c)，产生具有前移暨粗略校准相位(Φfshft-cr[r])的前移暨粗略校准取样器输入时钟(f-shift&cr-calsmpINCLK[r])(如图28A所示)。在精细校准阶段(STG2d)中，产生具有前移暨精细校准相位(Φfshft-f[r])的前移暨精细校准的时钟(f-shift&f-cal smpINCLK[r])(如图28B所示)。在后移阶段(STG2e)中，产生具有后移相位(Φbshft[r])的后移取样器输入时钟(b-shftsmpINCLK[r])(如图28C所示)。后移阶段(STG2e)结束时，定义并存储校准后PI编码(cal_PICD[r])与校准后PC编码(cal_PCCD[r])。之后，在正常模式(M2)下使用校准后PI编码(cal_PICD[r])与校准后PC编码(cal_PCCD[r])。
接着，以图15～图23先说明在时钟产生电路clkGenCKT[1]51进行的非移位校准程序，且以图24A～图28C说明在时钟产生电路clkGenCKT[2]～clkGenCKT[R]进行的移位校准程序。
图15、图19、图23图以方框图说明，在不同阶段中，对时钟产生电路clkGenCKT[1]51以不同方式设定。在这些图式中，时钟产生电路clkGenCKT[1]51包含PI[1]511、DCC[1]513和PC[1]515。时钟产生电路clkGenCKT[1]51接收参考输入时钟refCLK[1]、PI校准信号SpiCAL[1]和PC校准信号SPC[1]。时钟产生电路(clkGenCKT[1])51的输出包含正向相位校准后时钟(pcCLKp[1])与负向相位校准后时钟(pcCLKn[1])，将两者的其中之一者提供至SPL[1]53作为取样器输入时钟(smpINCLK[1])。SPL[1]53以取样器输入时钟(smpINCLK[1])对校准模式等化数据信号(eqDAT_cal)进行取样，且将SPL[1]53的取样结果视为回授输出(fbkOUT[1])。
请参见图15，其是与在初始阶段(STG1a)的时钟产生电路(clkGenCKT[1])相关的信号的示意图。PI[1]具有初步PI编码(prelimPICD)，且将PC[1]设为预设PC编码(dfltPCCD)。例如，初步PI编码(prelimPICD)可为0(prelimPICD＝0)。
由于初步相位(Φprelim[1])并不精准，须对初步取样器输入时钟(prelimsmpINCLK[1])加以补偿。在本文中，将对初步相位(Φprelim[1])和理想相位(Φideal[1]＝0°)之间的相位差进行补偿的过程分为两个阶段，包含图16A、图16B、图16C、图17、图18、图19所述的粗略校准阶段(STG1b)，以及图20A、图20B、图20C、图21A、图21B、图22A、图22B、图23所述的精细校准阶段(STG1c)。
请参见图16A、图16B、图16C，其是等化数据信号(eqDAT)的"0→1"转换与取样器输入时钟(smpINCLK[1])的上升缘间，可能存在的不同时序关系的波形图。图16A、图16B、图16C分别代表取样器输入时钟smpINCLK[1]的上升缘领先、落后、对齐于校准模式等化数据信号(eqDAT_cal)的“0→1”转换的情形。在图16A、图16B、图16C中，将取样器输入时钟(smpINCLK[1])上升的时点定义为取样时点(tsmp)。取样时点(tsmp)可被视为是，与PI[1]相对应的循环PI编码范围(cycRNGpi)的中心。
在图16A中，当取样时点tsmp领先校准模式等化数据信号(eqDAT_cal)的“0→1”转换时，回授输出(fbkOUT[1])等于“0”。针对此种情况，取样时点(tsmp)应向后移动，并应增加PI[1]的PI编码。将PI[1]的PI编码增量定义为补偿用PI编码(cmp_X[1])，且将与补偿用PI编码(cmp_X[1])对应的相位增量定义为PI补偿相位(θPI[1])。接着，对循环PI编码范围(cycRNGpi)的上半部(0～64)进行轮流选取与测试，直到回授输出(fbkOUT[1])显示取样时点(tsmp)与校准模式等化数据信号(eqDAT_cal)的“0→1”转换对齐为止。
如图16B所示，当取样时点(tsmp)落后校准模式等化数据信号(eqDAT_cal)的“0→1”转换时，回授输出(fbkOUT[1])等于“1”。基于此种情况，取样时点(tsmp)应向前移动，并应减少PI[1]的PI编码。将PI[1]的PI编码减少幅度定义为，补偿用PI编码(cmp_X[1])，且将与补偿用PI编码(cmp_X[1])对应的相位减少幅度定义为PI补偿相位(θPI[1])。接着，对循环PI编码范围(cycRNGpi)的下半部(-64～0)进行轮流选取与测试，直到回授输出(fbkOUT[1])显示取样时点(tsmp)对齐于校准模式等化数据信号(eqDAT_cal)的“0→1”转换为止。
如图16C所示，当取样时点(tsmp)与校准模式等化数据信号(eqDAT_cal)的“0→1”转换对齐时，回授输出(fbkOUT[1])处于转换状态。因此，处于转换状态的回授输出(fbkOUT[1])可用于代表，取样时点(tsmp)与校准模式等化数据信号(eqDAT_cal)的“0→1”转换对齐的情况。
如图16A～图16C所述，PI设定元件373a可根据状态为"0"的回授输出(fbkOUT[1])(fbkOUT[1]＝“0”)得知取样时点tsmp领先校准模式等化数据信号(eqDAT_cal)的“0→1”转换(如图16A所示)；根据状态为"1"的回授输出(fbkOUT[1])(fbkOUT[1]＝“1”)得知取样时点tsmp落后校准模式等化数据信号(eqDAT_cal)的“0→1”转换(如图16B所示)；以及，根据处于转换状态的回授输出(fbkOUT[1](fbkOUT[1]＝”0→1”转换)得知取样时点(tsmp)对齐于校准模式等化数据信号(eqDAT_cal)的“0→1”转换(如图16C所示)。再者，基于回授输出(fbkOUT[1])的状态，PI设定元件373a可以得知相位关系，且，PI设定元件373a可通过对PI[1]的PI编码加以调整的方式，改变校准模式等化数据信号(eqDAT_cal)和初步取样器输入时钟(prelim smpINCLK[1])之间的相位关系。图17、图18说明如何基于图16A～图16C的归纳而进行粗略校准阶段(STG1b)。
请留意，在图16A、图16B、图16C中，假设取样时点(tsmp)接近的是校准模式等化数据信号(eqDAT_cal)的“0→1”转换。然而，若取样时点tsmp接近的是校准模式等化数据信号(eqDAT_cal)“1→0”转换时，也同样可用于判断取样器输入时钟(smpINCLK[1])与校准模式等化数据信号(eqDAT_cal)之间的相位关系。基于此种情况，根据回授输出(fbkOUT[1])所做的判断也需因应修改。
请参见图17，其是产生粗略校准取样器输入时钟(cr-cal smpINCLK[1])的波形图。在图17中，理想取样器输入时钟(ideal smpINCLK[1])的上升缘与校准模式等化数据信号(eqDAT_cal)的“0→1”转换对齐。即，Φideal[1]＝0°。但，预设取样器输入时钟(smpINCLK[1])的上升缘落后校准模式等化数据信号(eqDAT_cal)的“0→1”转换。在本文中，将初步相位(Φprelim[1])与理想相位(Φideal[1])之间的相位差，定义为个别路线的相位误差δprelim[1]＝Φprelim[1]-Φideal[1]。
在图17中，初步取样器输入时钟(prelim smpINCLK[1])与校准模式等化数据信号(eqDAT_cal)之间的关系与图16B的说明类似。因此，PI设定元件373a可以得知应减少补偿用PI编码(cmp_X[1])的数值。逐渐地将补偿PI用编码(cmp_X[1])减少，直到与其对应的PI补偿相位(θPI[1])接近反向的个别路线的相位误差(δprelim[1])为止。即，θPI[1]≈-δprelim[1]＝-(Φprelim[1]-Φideal[1])。图18说明补偿用PI编码(cmp_X[1])的取得过程。粗略校准阶段(STG1b)结束时，产生等于初步相位(Φprelim[1])和PI补偿相位(θPI[1])的总和的粗略校准相位(Φcr[1])。即，Φcr[1]＝Φprelim[1]+θPI[1]。
请参见图18，其是与PI[1]对应的粗略校准阶段(STG1b)的流程图。首先，将补偿用PI编码(cmp_X[1])初始化为0(步骤S501)。接着，SPL[1]利用初步取样器输入时钟(prelimsmpINCLK[1])，对校准模式等化数据信号(eqDAT_cal)进行取样，并据以产生回授输出(fbkOUT[1])(步骤S502)。根据回授输出(fbkOUT[1])，PI设定元件373a选择性修改PI[1]的PI编码(步骤S503)。
步骤S503进一步包含以下步骤。PI设定元件373a判断回授输出(fbkOUT[1])是否处于转换状态(步骤S503a)。若步骤S503a的判断结果为肯定，PI设定元件373a确认取样器输入时钟(smpINCLK[1])的上升缘，与校准模式等化数据信号(eqDAT_cal)的“0→1”转换对齐(请参见图16C)，并产生粗略校准取样器输入时钟(cr-cal smpINCLK[1])(步骤S503c)，且流程结束。待流程结束后，所采用的补偿用PI编码(cmp_X[1])的数值对应于PI补偿相位(θPI[1])。
若步骤S503a的判断结果为否定，PI设定元件373a判断回授输出(fbkOUT[1])是否等于“0”(步骤S503e)。
若步骤S503e的判断结果为肯定，PI设定元件373a可得知取样器输入时钟(smpINCLK[1])的上升缘，领先校准模式等化数据信号(eqDAT_cal)的“0→1”转换(请参见图16A)。接着，PI设定元件373a增加PI[1]的补偿用PI编码(cmp_X[1]++)(步骤S503g)，并重复执行步骤S502。
若步骤S503e的判断结果为否定，PI设定元件373a可得知取样器输入时钟(smpINCLK[1])的上升缘，落后校准模式等化数据信号(eqDAT_cal)的“0→1”转换(请参见图16B)。接着，PI设定元件373a减少PI[1]的补偿用PI编码(cmp_X[1]--)(步骤S503i)，并重复执行步骤S502。
请参见图19，其是与在粗略校准阶段(STG1b)的时钟产生电路(clkGenCKT[1])相关的信号的示意图。在粗略校准阶段(STG1b)，以初步PI编码(prelimPICD)与补偿用PI编码(cmp_X[1])的总和(prelimPICD+cmp_X[1])设定PI[1]511的PI编码，且PC[1]的PC编码维持等于预设PC编码(dfltPCCD)。
粗略校准相位(Φcr[1])等于初步相位(Φprelim[1])与PI补偿相位(θPI[1])的总和。即，Φcr[1]＝Φprelim[1]+θPI[1]。囿于PI[1]的相位精准度，在粗略校准相位(Φcr[1])与理想相位(Φideal[1])之间仍存在一个微小的相位误差。即，Φcr[1]＝Φprelim[1]+θPI[1]≈0°。之后，这个微小的相位误差是由PC[1]于精细校准阶段(STG1c)消除。
请参见图20A，其是举例说明PC[1]的设计的示意图。PC[1]～PC[4]采用相同的设计方式实现。PC[1]接收正向工作周期校正后时钟(dccCLKp[1])和负向工作周期校正后时钟(dccCLKn[1])的其中一者，并输出正向相位校准后时钟(pcCLKp[1])与负向相位校准后时钟(pcCLKn[1])的其中一者。PC[1]包含2*N个延迟单元(dlyU)与2*N个开关(sw)。各个延迟单元(dlyU)具有延迟间隔(ΔTdlyU)。PC[1]的PC编码对应于延迟单元的数量。因此，PC[1]的PC编码范围为0～2*N。
开关sw的导通与否，取决于PC校准信号(SPC[1])。根据开关(sw)的导通状态的不同，可以调整在PC[1]61的输入与输出之间的延迟期间。越多开关(sw)导通时，代表越多延迟单元(dlyU)被致能，且PC[1]61提供至取样器输入时钟(smpINCLK[1])的延迟期间也越长。
为涵盖元件间的长短不等的延迟，以及在粗略校准阶段(STG1b)的误差，此处定义PC搜索范围(sweepRNGpc)，用以代表可利用PC[1]进行校准的相位范围。请参见图20B，其是延迟间隔(ΔTdlyU)与PC搜索范围(sweepRNGpc)的关系的示意图。PC搜索范围(sweepRNGpc)被区分为2*N个延迟间隔(ΔTdlyU)。即，sweepRNGpc＝2*N*ΔTdlyU。
理想状况下，PC搜索范围(sweepRNGpc)可能等于1个PI步阶(sweepRNGpc＝ΔPIstep)。然而，为能涵盖在粗略校准阶段(STG1b)的误差，若PC搜索范围(sweepRNGpc)可大于1个PI步阶(sweepRNGpc>ΔPIstep)的范围时较佳。例如，可假设sweepRNGpc＝2*ΔPIstep，或假设sweepRNGpc＝3*ΔPIstep。实际应用时，PC搜索范围(sweepRNGpc)不须限定为内插器步阶(ΔPIstep)的整数倍。
在图20B中，PC[1]的PC编码的最小值等于0、最大值等于2*N。由于对PI[1]的PI编码进行锁定的过程，以及PI[1]和SPL[1]之间的信号传递均可能衍生额外的延迟。通过将PC[1]的预设PC编码(dfltPCCD)初始化为中间值PC编码(dftPCCD＝N)的作法，可通过缩短PC[1]所提供的延迟而补偿这些额外的延迟。简言之，通过将预设PC编码(dfltPCCD)设定为中间值PC编码(dftPCCD＝N)的方式，可提升PC[1]调整相位时的弹性。
请参见图20C，其是依据粗略校准取样器输入时钟(cr-cal smpINCLK[1])的上升缘而定义取样时点(tsmp)与PC搜索范围(sweepRNGpc)的示意图。精细校准阶段(STG1c)刚开始时，SPL[1]以粗略校准取样器输入时钟(cr-cal smpINCLK[1])对校准模式等化数据信号(eqDAT_cal)进行取样。此处定义一个代表粗略校准取样器输入时钟(cr-cal smpINCLK[1])的上升时点的取样时点(tsmp)。取样时点(tsmp)相当于PC搜索范围(sweepRNGpc)的中心，且在精细校准阶段(STG1c)中，PC搜索范围(sweepRNGpc)涵盖时点(tsmp-N*ΔTdlyU)至时点(tsmp+N*ΔTdlyU)的期间。此处将PC搜索过程中，PC[1]的PC编码的改变量定义为补偿用PC编码(cmp_Y[1])，以及将在精细校准阶段(STG1c)产生的取样器输入时钟(cr-calsmpINCLK[1])定义为测试用取样器输入时钟(tst smpINCLK[1])。测试用取样器输入时钟(tst smpINCLK[1])因应各个补偿用PC编码(cmp_Y[1])的数值而重复产生。因此，时点(tsmp-N*ΔTdlyU)对应于补偿用PC编码的最小值(cmp_Y[1]＝-N)，且时点(tsmp+N*ΔTdlyU)对应于补偿用PC编码的最大值(cmp_Y[1]＝N)。
粗略校准阶段(STG1b)结束后，取样时点(tsmp)已经非常接近校准模式等化数据信号(eqDAT_cal)的“0→1”转换。但是，在粗略校准取样器输入相位(Φcr[1])与理想相位(Φideal[1]＝0°)之间仍存在很小的相位误差(Φcr[1]≠Φideal[1]＝0°)。根据本文的构想，可通过逐渐改变致能的延迟单元(dlyU)的数量的方式消除这个很小的相位误差。
请参见图21A、图21B，其是在精细校准阶段(STG1c)，对PC[1]的PC编码进行调整的示意图。图21A为，当取样时点tsmp落后校准模式等化数据信号(eqDAT_cal)的“0→1”转换的情况；图21B为，当取样时点tsmp领先校准模式等化数据信号(eqDAT_cal)的“0→1”转换的情况。
在图21A中，当取样时点tsmp落后校准模式等化数据信号(eqDAT_cal)的“0→1”转换时，与PC搜索范围(sweepRNGpc)的下半部((tsmp-1/2*sweepRNGpc)～tsmp)对应的PC[1]的PC编码被轮流选取并反复测试，并产生多个(例如，M个)测试用取样器输入时钟(tstsmpINCLK[1])。
在图21B中，当取样时点(tsmp)领先校准模式等化数据信号(eqDAT_cal)的“0→1”转换时，与PC搜索范围(sweepRNGpc)的上半部(tsmp～(tsmp+1/2*sweepRNGpc))对应的PC[1]的PC编码被轮流选取并反复测试，并产生多个(例如，M个)测试用取样器输入时钟(tstsmpINCLK[1])。
在图21A、图21B中，每次设定一个补偿用PC编码(cmp_Y[1])时，需要产生M个周期的测试用取样器输入时钟(tst smpINCLK[1])，才能决定测试用取样器输入时钟(tstsmpINCLK[1])的上升缘与校准模式等化数据信号(eqDAT_cal)的上升缘之间的关系。换言之，SPL[1]需要利用相同的测试用取样器输入时钟(tst smpINCLK[1])，重复对校准模式等化数据信号(eqDAT_cal)进行取样M个周期后，产生M笔取样结果。边缘侦测元件373e再基于该M笔取样结果，判断取样时点(tsmp)与校准模式等化数据信号(eqDAT_cal)的“0→1”转换何者较早发生。
经过M个周期后，产生M个回授输出(fbkOUT[1])。在M个回授输出(fbkOUT[1])中，分别计算回授输出fbkOUT[1]等于"0"(fbkOUT[1]＝"0")的数量(即，累计计数参数CNT_0)，以及回授输出fbkOUT[1]等于"1"(fbkOUT[1]＝"1")的数量(即，累计计数参数CNT_1)。接着，比较累计计数参数(CNT_0、CNT_1)。其中，累计计数参数(CNT_0、CNT_1)的总和等于M(CNT_0+CNT_1＝M)。
根据图21A，当取样时点tsmp位在校准模式等化数据信号(eqDAT_cal)的“0→1”转换之后，回授输出(fbkOUT[1])等于"1"。因此，当累计计数参数CNT_0小于累计计数参数CNT_1(CNT_0<CNT_1)时，边缘侦测元件373e确认在M个周期中的大多数周期中，取样时点tsmp晚于校准模式等化数据信号(eqDAT_cal)的“0→1”转换。据此，PC设定元件373c应逐渐减少致能的延迟单元(dlyU)的个数，藉以将取样时点tsmp往前移动。在图21A中，补偿用PC编码(cmp_Y[1])逐渐减少，直到边缘侦测元件373e确认累计计数参数CNT_0、CNT_1的数值相等(CNT_0＝CNT_1)为止。
另一方面，根据图21B，当取样时点tsmp位在校准模式等化数据信号(eqDAT_cal)的“0→1”转换前，回授输出(fbkOUT[1])将等于"0"。因此，当累计计数参数CNT_0大于累计计数参数CNT_1(CNT_0>CNT_1)时，边缘侦测元件373e可确认在M个周期中的大多数周期中，取样时点tsmp早于校准模式等化数据信号(eqDAT_cal)的“0→1”转换。据此，PC设定元件373c应逐渐增加致能的延迟单元(dlyU)的个数，藉以将取样时点tsmp往后移动。在图21B中，补偿用PC编码(cmp_Y[1])逐渐增加，直到边缘侦测元件373e确认累计计数参数CNT_0、CNT_1的数值相等(CNT_0＝CNT_1)为止。
由于延迟单元(dlyU)的数量调整是基于累计计数参数CNT_0、CNT_1的何者具有较大的数值而决定，本文将此种决策过程定义为多数决途径。每次调整/更新用于补偿用PC编码(cmp_Y[1])时，将重复产生M个周期的测试用取样器输入时钟(tst smpINCLK[1])，且校准模式取样器输入时钟(eqDAT_cal)被反复取样M次。此处重复采用多数决途径，直到PC设定元件373c确认测试用取样器输入时钟(tst smpINCLK[1])的上升缘，对齐于校准模式取样器输入时钟(eqDAT_cal)的“0→1”转换为止。接着，将上升缘与校准模式取样器输入时钟(eqDAT_cal)的“0→1”转换对齐的测试用取样器输入时钟(tst smpINCLK[1])定义为，精细校准取样器输入时钟(f-cal smpINCLK[1])。其中，精细校准相位(Φf[1])等于理想相位(Φideal[1]＝0°)。图22A、图22B将说明更多与精细校准阶段(STG1c)相关的细节。
请参见图22A、图22B，其是与时钟产生电路(clkGenCKT[1])对应的精细校准阶段(STG1c)的流程图。请同时参见图9、图21A、图21B、图22A、图22B。
首先，PC设定元件373c初始化补偿用PC编码(cmp_Y[1]＝0)(步骤S551)，且PC设定元件373c将PC[1]的PC编码设定为，预设PC编码(dfltPCCD)与补偿用PC编码(cmp_Y[1])的总和。即，(SPC[1]＝dfltPCCD+cmp_Y[1])(步骤S553)。接着，边缘侦测元件373e将周期计数参数(cyc_cnt)与累计计数参数(CNT_0、CNT_1)均初始化为0(cyc_cnt＝CNT_0＝CNT_1＝0)(步骤S555)。经过初始化后，SPL[1]38a开始重复以M个周期取样器输入时钟(smpINCLK[1])，对校准模式等化数据信号(eqDAT_cal)进行取样(步骤S557)。周期计数参数(cyc_cnt)随着周期的经过而逐步上数。边缘侦测元件373e在M个周期，反复自SPL[1]38a接收回授输出(fbkOUT[1])的数值。变数M为一个预设的正整数，例如，M＝1000。在M个周期中，随着回授输出(fbkOUT[1])的状态，分别对累计计数参数(CNT_0、CNT_1)加以累计。经过M个周期后，比较累计计数参数(CNT_0、CNT_1)的大小，用以决定补偿用PC编码(cmp_Y[1])是否应增加或减少(步骤S559)。
步骤S557进一步包含以下步骤。SPL[1]38a以取样器输入时钟(smpINCLK[1])对校准模式等化数据信号(eqDAT_cal)进行取样，产生回授输出(fbkOUT[1])(步骤S557a)。接着，根据回授输出(fbkOUT[1])的数值(步骤S557c)，边缘侦测元件373e将累计计数参数(CNT_0、CNT_1)的其中一者上数。若回授输出(fbkOUT[1])等于“0”，便将累计计数参数(CNT_0)加1(步骤S557e)。若回授输出(fbkOUT[1])等于“1”，便将累计计数参数(CNT_1)加1(步骤S557g)。其后，边缘侦测元件373e确认是否经过M个周期(步骤S557i)。若步骤S557已经重复执行M次，便执行步骤S559。否则，便在周期计数参数(cyc_cnt)递增1(cyc_cnt++)(步骤S557k)后，重复执行步骤S557。
若测试用取样器输入时钟(tst smpINCLK[1])的上升缘，对齐于校准模式等化数据信号(eqDAT_cal)的“0→1”转换时，则回授输出fbkOUT[1]＝“0”的机率与回授输出fbkOUT[1]＝“1”的机率相等。据此，若累计计数参数(CNT_0)与累计计数参数(CNT_1)相等时(CNT_0＝CNT_1＝M/2)，代表测试用取样器输入时钟(tst smpINCLK[1])的上升缘确实与校准模式等化数据信号(eqDAT_cal)的“0→1”转换对齐，无须再对取样器输入时钟(smpINCLK[1])进行校准。因此，可以确认已经取得精细校准取样器输入时钟(f-calsmpINCLK[1])。因此，若步骤S559a的判断结果为肯定，边缘侦测元件373e产生计数等量信号(Sequiv)至PC设定元件373c，用以指示精细校准阶段(STG1c)结束。接着，PC设定元件373c产生设定PC[1]用的PC校准信号(SPC[1]＝dfltPCCD+cmp_Y[1])，进而产生精细校准取样器输入时钟(f-cal smpINCLK[1])。
另一方面，若步骤S559a的判断结果为否定，边缘侦测元件373e将进一步判断累计计数参数(CNT_0、CNT_1)中的何者的数值较大(步骤S559e)。
若边缘侦测元件373e判断累计计数参数(CNT_0)小于累计计数参数(CNT_1)(CNT_0<CNT_1)时，边缘侦测元件373e产生计数比较信号(ScmpN＝1)至PC设定元件373c。根据计数比较信号(ScmpN＝1)，PC设定元件373c得知取样时点(tsmp)落后校准模式等化数据信号(eqDAT_cal)的“0→1”转换(请参见图21A)。为提前产生取样时点(tsmp)，PC设定元件373c应递减补偿用PC编码(cmp_Y[1])的数值(即，cmp_Y[1]--)(步骤S559g)。且，根据更新后的补偿用PC编码(cmp_Y[1])，对另一个测试用取样器输入时钟(tst smpINCLK[1])重复执行步骤S553、S555、557。
若边缘侦测元件373e判断累计计数参数(CNT_0)大于累计计数参数(CNT_1)(CNT_0>CNT_1)时，边缘侦测元件373e产生计数比较信号(ScmpN＝0)至PC设定元件373c。根据计数比较信号(ScmpN＝0)，PC设定元件373c得知取样时点(tsmp)领先校准模式等化数据信号(eqDAT_cal)的“0→1”转换(请参见图21B)。为延迟产生取样时点(tsmp)，PC设定元件373c应递增补偿用PC编码(cmp_Y[1])的数值(即，cmp_Y[1]++)(步骤S559i)。且，根据更新后的补偿用PC编码(cmp_Y[1])，对另一个测试用取样器输入时钟(tst smpINCLK[1])重复执行步骤S553、S555、S557。
精细校准阶段(STG1c)结束时，PC[1]的相位设定，由预设PC编码(dfltPCCD)与补偿用PC编码(cmp_Y[1])一起决定。因此，精细校准相位(Φf[1])等于粗略校准相位(Φcr[1])与PC补偿相位(θPC[1])的总和。即，Φf[1])＝Φcr[1]+θPC[1]。
请留意，在图21A、图21B、图22A、图22B中，假设取样时点(tsmp)接近校准模式等化数据信号(eqDAT_cal)的“0→1”转换。若取样时点(tsmp)接近的是校准模式等化数据信号(eqDAT_cal)的“1→0”转换时，多数决途径的判断基础也会不同，且关于PC[1]如何校准的做法也需对应修改。而，此处不再详细说明此种情况的相关细节。
请参见图23，其是与在精细校准阶段(STG1c)的时钟产生电路(clkGenCKT[1])相关的信号的示意图。在精细校准阶段(STG1c)，PI[1]511的PI编码维持与粗略校准阶段(STG1c)的PI编码相同，且PC[1]的PC编码等于预设PC编码(dfltPCCD)与补偿用PC编码(cmp_Y[1])的总和。即，dfltPCCD+cmp_Y[1]。据此，精细校准相位(Φf[1])等于粗略校准相位(Φcr[1])与PC补偿相位(θPC[1])的总和。此外，精细校准相位(Φf[1])等于0°。即，Φf[1]＝Φcr[1]+θPC[1]＝0°。
在精细校准阶段(STG1c)结束时，将PI[1]的PI编码定义为校准后PI编码(cal_PICD[1])，以及将PC[1]的PC编码定义为校准后PC编码(cal_PCCD[1])。将校准后PI编码(cal_PICD[1])与校准后PC编码(cal_PCCD[1])存储后，后续将于正常模式(M2)使用。
表6简要比较在非移位校准程序(r＝1)中，PI[1]与PC[1]在不同阶段的设定。表6的内容可参见图15～图23的说明。
表6
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如图12所述，将非移位校准程序应用于r＝1的情况，以及将移位校准程序应用于r＝2～R的情况。接着，以图24A～图28C说明r＝2～R的移位校准程序。
图24A、图24B、图28A、图28B、图28C以方框图呈现在不同阶段下，具有不同设定值的时钟产生电路clkGenCKT[r](r＝2～R)71。在这些图式中，时钟产生电路clkGenCKT[r]71包含PI[r]711、DCC[r]713与PC[r]715。时钟产生电路(clkGenCKT[r])71接收参考输入时钟refCLK[r]、PI校准信号SpiCAL[r]，以及PC校准信号SPC[r]。时钟产生电路(clkGenCKT[r])71的输出包含正向相位校准后时钟(pcCLKp[r])与负向相位校准后时钟(pcCLKn[r])，且两者的其中之一者提供予SPL[r]作为取样器输入时钟(smpINCLK[r])。SPL[r]73利用取样器输入时钟(smpINCLK[r])，对校准模式取样器输入时钟(eqDAT_cal)进行取样，且取样结果视为回授输出(fbkOUT[r])。
请参见图24A，其是与在初始阶段(STG2a)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。在初始阶段(STG2a)，将PI[r]的PI编码设定为预设PI编码(presetPICD)，并将PC[r]的PC编码设定为预设PC编码(dfltPCCD)。根据本公开的实施例，预设PI编码(presetPICD)等于校准后PI编码(cal_PICD[1])。即，presetPICD＝cal_PICD[1])。因为以同样的预设PI编码(presetPCCD)设定PI[2]～PI[R]的缘故，可以将不同路线之间的延迟不匹配幅度限缩在一个时钟相位周期内。在图24A中，预设相位(Φpreset[r])与预设PI编码(presetPICD)和预设PC编码(dfltPCCD)有关。
请同时参见图15、图24A。图15对应于r＝1的初始阶段；图24A对应于r＝2～R的初始阶段。当r＝1时，以初步PI编码(prelimPICD)设定PI[1]。当r＝2～R时，以预设PI编码(presetPICD)设定PI[2]～PI[R]。另一方面，无论r的数值为何，均以预设PC编码(dfltPCCD)设定PC[1]～PC[R]。
初始阶段(STG2a)结束后，时钟产生电路(clkGenCKT[r]，r＝2～R)进入前移阶段(STG2b)。前移阶段(STG2b)并不适用于r＝1的情况。在前移阶段(STG2b)中，利用暂时性PI编码(tmpPICD[r]，r＝2～R)调整PI[r]的PI编码。因为加入暂时性PI编码(tmpPICD[r]，r＝2～R)的缘故，取样器输入时钟(smpINCLK[r]，r＝2～R)的相位在前移阶段(STG2b)中的改变幅度相当显著。此处，将与暂时性PI编码(tmpPICD[r]，r＝2～R)对应的相位改变幅度定义为目标往原点的相位位移(ΦOFST2ogn[r]，r＝2～R)。
请参见图24B，其是与在前移阶段(STG2b)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。在前移阶段(STG2b)中，将PI[r]711的PI编码设定为，预设PI编码(presetPICD)与暂时性PI编码(tmpPICD[r])的总和；此阶段并不调整PC[r]715的PC编码。根据本公开的实施例，定义与目标往原点的相位位移(ΦOFST2ogn[r])对应的暂时性PI编码(tmpPICD[r])。在图24B中，前移相位(Φfshft[r])是由预设PI编码(presetPICD)、暂时性PI编码(tmpPICD[r])，以及预设PC编码(dfltPCCD)的总和决定。
在本文中，针对r＝2～R的情况，在相位位移的基础上进行粗略校准阶段(STG2c)与精细校准阶段(STG2d)。即，在粗略校准阶段(STG2c)中，并不是对预设取样器输入时钟(preset smpINCLK[r])进行校准，而是对前移取样器输入时钟(f-shft smpINCLK[r])进行校准。此外，在精细校准阶段(STG2d)中，并不是针对粗略校准取样器输入时钟(cr-calsmpINCLK[r])进行校准，而是对前移暨粗略校准取样器输入时钟(f-shft&cr-calsmpINCLK[r])进行校准。
为具体说明在位移校准程序中的初始阶段(STG2a)、前移阶段(STG2b)与粗略校准阶段(STG2c)，图25A、图25B分别绘示取样器输入时钟(smpINCLK[2])在不同阶段的波形与相位。
请参见图25A，其是说明前移暨粗略校准取样器输入时钟(f-shft&cr-calsmpINCLK[2])如何产生的波形图。图25A绘示的波形为，校准模式等化数据信号(eqDAT_cal)、理想取样器输入时钟(ideal smpINCLK[2])、预设取样器输入时钟(preset smpINCLK[2])、前移取样器输入时钟(f-shft smpINCLK[2])，以及前移暨粗略校准取样器输入时钟(f-shft&cr-cal smpINCLK[2])。
上方的虚线圈选处IIa所框选的波形为，理想取样器输入时钟(ideal smpINCLK[2])与预设取样器输入时钟(preset smpINCLK[2])。下方的虚线圈选处IIb所框选的波形为，前移取样器输入时钟(f-shft smpINCLK[2])与前移暨粗略校准取样器输入时钟(f-shft&cr-cal smpINCLK[2])。
请参见图25B，其是说明如何取得PI补偿相位(θPI[2])的水平长条图。图25B所示的相位对应于图25A所示的波形。图25B的虚线框选处IIa’、IIb’，分别对应于图25A的虚线框选处IIa、IIb。
请同时参见图24A、图25A的虚线框选处IIa的波形，以及图25B虚线框选处IIa’的水平长条图。在初始阶段(STG2a)，PI校准信号(SpiCAL[2])以预设PI编码(presetPICD)设定PI[2]，且预设PI编码等于校准后PI编码cal_PICD[1](即，SpiCAL[2]＝presetPICD＝cal_PICD[1])。虚线框选处IIa内的波形对应于理想取样器输入时钟(ideal smpINCLK[2])与预设取样器输入时钟(preset smpINCLK[2])。在虚线框选处IIa、IIa’的下方，朝左的小箭头代表预设相位(Φpreset[2])与理想相位(Φideal[2])之间的相位差，将其定义为个别路线的相位误差(δpreset[2]＝Φpreset[2]-Φideal[2])。
请同时参见图24B、图25A的虚线框选处IIb的波形，以及图25B虚线框选处IIb’的水平长条图。在前移阶段(STG2b)中，PI[2]的PI编码被设定为，预设PI编码(presetPICD)与暂时性PI编码(tmpPICD[2])的总和。因此，前移取样器输入时钟(f-shft smpINCLK[2])相当于，将预设取样器输入时钟(preset smpINCLK[2])移动目标往原点的相位位移(ΦOFST2ogn[2]＝-45°)的幅度后产生。目标往原点的相位位移(ΦOFST2ogn[2]＝-45°)对应于暂时性PI编码(tmpPICD[2]＝-16)。
根据图25A、图25B，可以归纳预设相位(Φpreset[2])与理想相位(Φideal[2])之间的相位关系，类似前移相位(Φfshft[2])与共用原点相位(0°)之间的相位关系。基于此种相似性，依据前移相位(Φfshft[2])与共用原点相位(0°)之间的比较而得到的校准设定，可直接并轻易地应用至预设相位(Φpreset[2])与理想相位(Φideal[2])的比较。
PI补偿相位(θPI[2])的取得过程与图18的PI补偿相位(θPI[1])的取得过程类似。PI补偿相位(θPI[2])代表在前移相位(Φfshft[2])与共用原点相位(0°)之间的相位差。在图25A、图25B中，以朝右的小箭头代表PI补偿相位(θPI[2])。PI补偿相位(θPI[2])与个别路线的相位误差(δpreset[2])的大小相等，且彼此反向(θPI[2]＝-δpreset[2])，且PI补偿相位(θPI[2])用于补偿个别路线的相位误差(δpreset[2])。
粗略校准阶段(STG2c)结束时，PI设定元件373a不再调整PI[2]的PI编码，并记录补偿用PI编码(cmp_X[2])。接着，产生前移暨粗略校准取样器输入时钟(f-shft&cr-calsmpINCLK[2])，且前移暨粗略校准相位(Φfshft-cr[2])接近共用原点相位(0°)。即，Φfshft-cr[2]≈0°。
如图25A、图25B所绘示，前移暨粗略校准相位(Φfshft-cr[2])等于预设相位(Φpreset[2])、目标往原点的相位位移ΦOFST2ogn[2]＝-45°与PI补偿相位θPI[2]的总和。即，Φfshft-cr[2]＝Φpreset[2]+ΦOFST2ogn[2]+θPI[2]。
本文采用不同的网底，代表水平长条图(第25B、26、27图)中不同类型的相位。白色网底的水平长条图代表理想相位(Φideal[2]～Φideal[R])。水平网底的水平长条图代表预设相位(Φpreset[2]～Φpreset[R])。点状网底的水平长条图代表目标往原点的相位位移(ΦOFST2ogn[2]～ΦOFST2ogn[R])。垂直网底的水平长条图代表前移暨粗略校准相位(Φfshft-cr[2]～Φfshft-cr[R])。
图26为，如何取得PI补偿相位(θPI[3])的水平长条图；图27为，如何取得PI补偿相位(θPI[4])的水平长条图。除了部分参数的数值(例如，ΦOFST2ogn[r]、tmpPICD[r])不同外，当r＝3或r＝4时，在前移阶段(STG2b)与粗略校准阶段(STG2c)的信号与相位改变过程，均与图25A、图25B类似。因此，此处不再详述关于在取样器输入时钟(smpINCLK[3]、smpINCLK[4])进行粗略校准阶段(STG2c)的细节。
根据图25A、图25B、图26、图27的说明可以得知，对时钟产生电路(clkGenCKT[2]～clkGenCKT[R])而言，并非直接以理想相位(Φideal[2]～Φideal[R])进行比较，而是以共用原点相位(0°)进行比较。在此基础上，针对PI[2]～PI[R]进行的粗略校准阶段(STG2c)，与在PI[1]进行的粗略校准阶段(STG1b)类似。因为相似性的缘故，图19的流程图可在修改后，应用于PI[2]～PI[R]的粗略校准阶段(STG2c)。表7汇整与粗略校准阶段(STG1b、STG2c)相关的参数。
表7
Figure BDA0003442685860000431
Figure BDA0003442685860000441
请参见图28A，其是与在粗略校准阶段(STG2c)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。在粗略校准阶段(STG2c)中，PI[r]的PI编码等于，预设PI编码(presetPICD)、暂时性PI编码(tmpPICD[r])与补偿用PI编码(cmp_X[r])的总和。即，SpiCAL[r]＝presetPICD+tmpPICD[r]+cmp_X[r]。另，PC[r]的PC编码等于预设PC编码(dfltPCCD)。即，SPC[r]＝dfltPCCD。
粗略校准阶段(STG2c)结束后，进行的是精细校准阶段(STG2d)。同样地，图22A、图22B所示的流程图，可在经过修改后，套用至精细校准阶段(STG2d)。表8汇整与精细校准阶段(STG1c、STG2d)相关的参数。
表8
Figure BDA0003442685860000442
请参见图28B，其是与在精细校准阶段(STG2d)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。在精细校准阶段(STG2d)，PI[r]的PI编码等于预设PI编码presetPICD)、暂时性PI编码(tmpPICD[r])与补偿用PI编码(cmp_X[r])的总和。即，SpiCAL[r]＝presetPICD+tmpPICD[r]+cmp_X[r]。另，PC[r]的PC编码等于预设PC编码(dfltPCCD＝N)与补偿用PC编码(cmp_Y[r])的总和。即，SPC[r]＝dfltPCCD+cmp_Y[r]。
精细校准阶段(STG2d)结束后，进行的是后移阶段(STG2e)。请参见图28C，其是与在后移阶段(STG2e)的时钟产生电路(clkGenCKT[2]～clkGenCKT[R])相关的信号的示意图。后移阶段(STG2e)是与时钟产生电路(clkGenCKT[r])对应的移位校准程序的最后一个阶段。
与精细校准阶段(STG2d)的PI编码相较，PI[r]711在后移阶段(STG2e)的PI编码须扣除暂时性PI编码(tmpPICD[r])。换言的，PI[r]在后移阶段(STG2e)的PI编码，等于将PI[r]在精细校准阶段(STG2d)的PI编码(即，presetPICD+tmpPICD[r]+cmp_X[r])，扣除暂时性PI编码(tmpPICD[r])后，计算得出的PI编码的差值。即，{presetPICD+tmpPICD[r]+cmp_X[r]}-tmpPICD[r]＝presetPICD+cmpX[r]。将暂时性PI编码(tmpPICD[r])扣除的计算过程，相当于加入一个与目标往原点的相位位移(ΦOFST2ogn[r])反向的相位，这个相位称为，原点往目标的相位位移(ΦOFST2tgt[r]＝-ΦOFST2ogn[r]＝(r-1)*360°/(R*2))。例如，当r＝2时，ΦOFST2tgt[2]＝45°，且ΦOFST2ogn[2]＝-45°。
据此，在后移阶段(STG2e)，PI[r]711的PI编码是由预设PI编码(presetPICD)与补偿PI用编码(cmp_X[r])的总和决定。即，SpiCAL[r]＝presetPICD+cmp_X[r]。另一方面，在后移阶段(STG2e)中，PC[r]的PC编码维持与精细校准阶段(STG2d)的PC编码相同。即，SPC[r]＝dfltPCCD+cmp_Y[r]。
综上所述，在后移阶段(STG2e)中，后移取样器输入时钟(b-shft smpINCLK[r])相当于，将前移暨精细校准取样器输入时钟(f-shft&f-cal smpINCLK[r])移动原点往目标的相位位移ΦOFST2tgt[r]后的结果。因此，在后移阶段(STG2e)，后移相位Φbshft[r](r＝2～R)等于前移暨精细校准相位(Φfshft-f[r])与原点往目标的相位位移(ΦOFST2tgt[r]＝(r-1)*360°/(R*2))的总和。即，Φbshft[r]＝Φfshft-f[r]+ΦOFST2tgt[r]＝0°+(r-1)*360°/(R*2)＝(r-1)*360°/(R*2)。
在后移阶段(STG2e)结束后，进一步将PI[r]的PI编码定义为校准后PI编码(cal_PICD[r])，以及将PC[r]的PC编码进一步定义为校准后PC编码(cal_PCCD[r])。暂时地将校准后PI编码(cal_PICD[r])与校准后PC编码(cal_PCC[r])存储后，供高速接收器后续操作在正常模式(M2)时使用。
表9简要比较在移位校准程序中，PI[r](r＝2～R)的各个PI编码、PC[r](r＝2～R)的各个PC编码，以及取样器输入时钟(smpINCLK[r]，r＝2～R)的相位变化。关于表9的细节可参考图24A～图28C的说明，此处不再重述。
表9
Figure BDA0003442685860000461
与非移位校准程序(r＝1)相较，移位校准程序(r＝2～R)进一步包含前移阶段(STG2b)与后移阶段(STG2e)。在前移阶段(STG2b)中，将相位的比较基础由理想相位(Φideal[r])移动至共用原点相位(0°)。其后，在后移阶段(STG2e)中，再将相位校准结果由共用原点相位(0°)移动至理想相位(Φideal[r])。尽管每一个时钟产生电路(clkGenCKT[r])的理想相位(Φideal[r])并不相等，但时钟产生电路clkGenCKT[2]～clkGenCKT[R])的共用原点相位(0°)均相等。
校准模式(M1)结束后，时钟校准模块进入正常模式(M2)。请参见图29，其是高速接收器在正常模式(M2)运行时，与时钟产生电路(clkGenCKT[1]～clkGenCKT[R])相关的信号的示意图。
在图29中，时钟产生电路clkGenCKT[r](r＝1～R)81包含PI[r]811、DCC[r]813与PC[r]815。时钟产生电路clkGenCKT[r]接收参考输入时钟refCLK[r]、PI校准信号SpiCAL[r]以及PC校准信号SPC[r]。时钟产生电路(clkGenCKT[r])81的输出包含正向相位校准后时钟(pcCLKp[r])与负向相位校准后时钟(pcCLKn[r])，并将两者的其中之一提供予SPL[r]83作为其取样器输入时钟(smpINCLK[r])。SPL[r]83以取样器输入时钟(smpINCLK[r])对正常模式等化数据信号(eqDAT_rx)进行取样，其取样结果视为回授输出(fbkOUT[r])。
在正常模式(M2)下，PI[r](r＝1～R)同时从时钟数据还原电路接收PI设定信号(SpiCDR[r]＝cdrPICD)，以及从PI设定元件373a接收PI校准信号(SpiCAL[r]＝cal_PICD[r])，且PC[r]自PC设定元件373c接收PC校准信号(SPC[r]＝cal_PCCD[r])。时钟数据还原电路动态地因应取样后边缘输出(edgSMP)而产生还原器设定编码(cdrPICD)。
在正常模式M2下，将正常模式取样器输入时钟(nm smpINCLK[r])的相位定义为正常模式相位(Φnm[r]，r＝1～R)。且，正常模式相位(Φnm[r])是由还原器设定编码(cdrPICD)、校准后PI编码(cal_PICD[r])以及校准后PC编码(cal_PCCD[r])共同决定。PI[1]～PI[R]使用的还原器设定编码(cdrPICD)的数值均相等，而校准后PI编码(cal_PICD[1]～cal_PICD[R])分别对应于不同的PI[1]～PI[R]。另，校准后PC编码(cal_PCCD[1]～cal_PCCD[R])分别对应于不同的PC[1]～PC[R]。
实际应用时，若不考虑误差时钟的校准时，R等于2的幂次。本公开的概念不但可应用至其他分数倍率的架构，还可应用至误差时钟的校准。时钟产生电路(clkGenCKT[1]～clkGenCKT[R])213的数量，与时钟倍率、是否考虑误差时钟等因素相关。由于误差时钟的相位要求与数据时钟相同，与误差时钟相关的个别路线的相位校准程序与电路设计，均与数据时钟的个别路线的相位校准程序与电路设计类似。
请参见图30，其是采用二分之一的架构且具有误差取样器的高速接收器的实施例的示意图。与图10A、图10B的方框图类似，时钟校准电路97电连接于时钟产生电路911、913、915、时钟数据还原电路93与取样模块95。时钟产生电路911、913、915分别对应于边缘时钟路线、数据时钟路线与误差时钟路线。时钟校准电路97包含工作周期控制模块971与相位控制电路973。
由于与误差时钟对应的时钟产生电路915所进行的个别路线的相位校准，和与数据时钟对应的时钟产生电路913所进行的个别路线的相位校准相似，此处于时钟产生电路913、915重复使用变数“r＝2”。此处以单引号(‘)代表与误差时钟相关的信号与路线。
取样模块95包含边缘取样器(eSPL1)95a、(eSPL2)95c，数据取样器(dSPL1)95b、(dSPL2)95d，以及误差取样器(erSPL1)95e、(erSPL2)95f。取样器自AFE接收等化数据信号(eqDAT)，以及自与其对应的时钟产生电路911、913、915接收相对应取样器输入时钟。边缘取样器(eSPL1)95a、(eSPL2)95c分别产生取样后边缘输出edgSMP1、edgSMP2；数据取样器(dSPL1)95b、(dSPL2)95d分别产生取样后数据输出datSMP1、datSMP2；且，误差取样器(erSPL1)95e、(erSPL2)95f分别产生取样后误差输出errSMP1、errSMP2。
时钟产生电路911包含PI[1]9111、DCC[1]9113与PC[1]9115。PC[1]9115电连接于边缘取样器(eSPL1)95a、(eSPL2)95c。时钟产生电路913包含PI[2]9131、DCC[2]9133与PC[2]9135。PC[2]9135电连接于数据取样器(dSPL1)95b、(dSPL2)95d。时钟产生电路915包含PI[2]’9151、DCC[2]’9153与PC[2]’9155。PC[2]’9155电连接于误差取样器(erSPL1)95e、(erSPL2)95。此处不再详述关于图30中的元件操作。
本公开直接利用取样器感测路径延迟，无须额外的相位感测电路。由于相位感测是基于个别的路线进行，不再存在路径不匹配的现象，且可解决相位失真的问题。用于进行相位感测的模拟与数位电路，均属于设计高速接收器时的必要元件。因此，无论是否考虑误差时钟的校准，本案的相位校准流程均可任意地应用至具有不同分数倍率的架构。
本公开并非在个别的路径感测相位失真，而是针对路径的不匹配进行感测。路径的不匹配实为造成相位失真的根本原因。本公开直接使用取样器感测路径的不匹配，可以避免为进行感测所需额外采用的路径。据此，不但可以消除在个别的时钟产生路线内的相位失真，还可解决不同时钟产生路线之间的路径不匹配问题。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (20)

1.一种时钟校准模块，电连接于一第一取样器，其中该第一取样器利用一第一取样器输入时钟对一等化数据信号进行取样，并据以产生一第一取样后输出，其中该时钟校准模块是包含：
一时钟产生模块，包含R个时钟产生电路，其中该R个时钟产生电路中的一第一时钟产生电路是包含：
一第一相位内插器，其是对一第一参考输入时钟进行内插，并据以产生一第一内插后时钟，其中该第一内插后时钟的相位是由一第一相位内插器校准信号调整；
一第一工作周期校正器，电连接于该第一相位内插器，其是根据该第一内插后时钟而产生一第一工作周期校正后时钟；以及
一第一相位校正器，电连接于该第一工作周期校正器与该第一取样器，其是根据该第一工作周期校正后时钟产生该第一取样器输入时钟，其中该第一取样器输入时钟的相位是由一第一相位校正器校准信号调整；以及
一相位控制电路，包含：
一相位内插器设定元件，电连接于该第一相位内插器，其是因应一第一回授输出的状态而产生该第一相位内插器校准信号；以及
一相位校正器设定元件，电连接于该第一相位校正器，其是因应该第一回授输出的状态而产生该第一相位校正器校准信号，
其中该第一回授输出是源自于该第一取样后输出。
2.如权利要求1所述的时钟校准模块，其中该时钟校准模块是电连接于一第r取样器，且该第r取样器是以一第r取样器输入时钟对该等化数据信号进行取样，并据以产生一第r取样后输出，其中，在该R个时钟产生电路中的一第r时钟产生电路是包含：
一第r相位内插器，电连接于该相位内插器设定元件，其是对一第r参考输入时钟进行内插，并据以产生一第r内插后时钟，其中该第r内插后时钟的相位是由一第r相位内插器校准信号调整，其中该相位内插器设定元件是因应一第r回授输出而产生该第r相位内插器校准信号，且该第一参考输入时钟与该第r参考输入时钟是源自于一原始时钟；
一第r工作周期校正器，电连接于该第r相位内插器，其是根据该第r内插后时钟而产生一第r工作周期校正后时钟；以及
一第r相位校正器，电连接于该相位校正器设定元件、该第r工作周期校正器与该第r取样器，其是根据该第r工作周期校正后时钟而产生该第r取样器输入时钟，其中该第r取样器输入时钟的相位是由一第r相位校正器校准信号调整，且该相位校正器设定元件根据该第r回授输出的状态而产生该第r相位校正器校准信号，
其中该第r回授输出是源自于该第r取样后输出。
3.如权利要求2所述的时钟校准模块，其中r与R为正整数，r大于1，且r小于或等于R。
4.如权利要求2所述的时钟校准模块，其中该时钟校准模块是操作于一校准模式，且该校准模式是包含：
一第一第一阶段，在该第一第一阶段的期间，将该第一相位内插器的一第一相位内插器编码设定为一初步相位内插器编码，并将该第一相位校正器的一第一相位校正器编码设定为一预设相位校正器编码；
一第二第一阶段，在该第二第一阶段的期间，该第一相位内插器编码等于，该初步相位内插器编码与经由该第一相位内插器校准信号所传送的一第一补偿用相位内插器编码的总和，其中该相位内插器设定元件是根据该第一回授输出在一个周期的状态而决定该第一补偿用相位内插器编码；以及
一第三第一阶段，在该第三第一阶段的期间，该第一相位校正器编码等于，该预设相位校正器编码与经由该第一相位校正器校准信号所传送的一第一补偿用相位校正器编码的总和，其中该相位校正器是根据该第一回授输出在多个周期的状态而决定该第一补偿用相位校正器编码。
5.如权利要求4所述的时钟校准模块，其中该第一相位校正器包含2*N个延迟单元，且该预设相位校正器编码等于N，其中N为一正整数。
6.如权利要求4所述的时钟校准模块，其中在该第二第一阶段的该第一相位内插器编码，等于在该第三第一阶段的该第一相位内插器编码。
7.如权利要求6所述的时钟校准模块，其中当该时钟校准模块操作于一正常模式时，
该第一相位内插器是同时由一时钟数据还原电路以一还原器设定编码所设定，以及由该第一相位内插器校准信号以在该第二第一阶段的该第一相位内插器编码所设定；以及
该第一相位校正器是由该第一相位校正器校准信号以在该第三第一阶段的该第一相位校正器编码所设定。
8.如权利要求4所述的时钟校准模块，其中该校准模式还包含：
一第一第r阶段，在该第一第r阶段的期间，该第r相位内插器的一第r相位内插器编码被设定为一预设相位内插器编码，且将该第r相位校正器的一第r相位校正器编码被设定为该预设相位校正器编码；
一第二第r阶段，在该第二第r阶段的期间，该第r相位内插器校准信号将该第r相位内插器编码设定为，该预设相位内插器编码与一第r暂时性相位内插器编码的总和，其中该第r暂时性相位内插器编码对应于一个-(r-1)*360°/(R*2)的相位；
一第三第r阶段，在该第三第r阶段的期间，该第r相位内插器编码等于该预设相位内插器编码、该第r暂时性相位内插器编码，以及一第r补偿用相位内插器编码的总和，其中该相位内插器设定元件是根据该第r回授输出在一个周期的状态，判断该第r补偿用相位内插器编码；
一第四第r阶段，在该第四第r阶段的期间，该第r相位校正器编码等于该预设相位校正器编码与一第r补偿用相位校正器编码的总和，其中该相位校正器设定元件是根据该第r回授输出在多个周期的状态，决定该第r补偿用相位校正器编码；以及
一第五第r阶段，在该第五第r阶段的期间，该第r相位内插器编码等于该预设相位内插器编码与该第r补偿用相位内插器编码的总和。
9.如权利要求8所述的时钟校准模块，其中该预设相位内插器编码等于在该第二第一阶段的该第一相位内插器编码。
10.如权利要求8所述的时钟校准模块，其中在该第五第r阶段的该第r相位校正器编码，等于在该第四第r阶段的该第r相位校正器编码。
11.如权利要求10所述的时钟校准模块，其中当该时钟校准模块操作于一正常模式时，
该第r相位内插器校准信号是以在该第五第r阶段的该第r相位内插器编码设定该第r相位内插器；以及
该第r相位校正器校准信号是以在该第四第r阶段的该第r相位校正器编码设定该第r相位校正器。
12.如权利要求2所述的时钟校准模块，其中当该时钟校准模块操作于一校准模式时，该等化数据信号具有一预定义的数据态样，且该等化数据信号的周期长度等于该原始时钟的周期长度。
13.如权利要求12所述的时钟校准模块，其中该预定义的数据态样包含交替的"1"与"0"的序列。
14.如权利要求12所述的时钟校准模块，其中当该时钟校准模块操作于一正常模式时，该等化数据信号的内容来自一传送器，且该原始时钟的周期长度等于R倍的该等化数据信号的周期长度。
15.如权利要求2所述的时钟校准模块，其中该第一相位内插器与该第r相位内插器电连接于一时钟数据还原电路，且当该时钟校准模块操作在一正常模式时，该时钟数据还原电路传送一还原器设定编码至该第一相位内插器与该第r相位内插器。
16.如权利要求15所述的时钟校准模块，其中该时钟数据还原电路电连接于该第一取样器与该第r取样器，且该时钟数据还原电路根据该第一取样后输出与该第r取样后输出而产生该还原器设定编码。
17.如权利要求2所述的时钟校准模块，其中该第r取样器输入时钟的相位大于该第一取样器输入时钟的相位。
18.如权利要求2所述的时钟校准模块，其中该第一参考输入时钟的周期长度等于该第r参考输入时钟的周期长度，且该第一参考输入时钟的相位与该第r参考输入时钟的相位不相等。
19.一种高速接收器，包含：
一取样模块，包含2*R个取样器，其中该2*R个取样器中的一取样器是利用一取样器输入时钟对一等化数据信号取样，并据以产生一取样后输出；以及
一时钟校准模块，电连接于该取样模块，包含：
一时钟产生模块，包含R个时钟产生电路，其中各该R个时钟产生电路是电连接于2*R个取样器中的其中二者，其中
在该R个时钟产生电路中的一时钟产生电路是包含：
一相位内插器，其是对一参考输入时钟进行内插，并据以产生一内插后时钟，其中该内插后时钟的相位是由一相位内插器校准信号调整；
一工作周期校正器，电连接于该相位内插器，其是根据该内插后时钟而产生一工作周期校正后时钟；以及
一相位校正器，电连接于该工作周期校正器与该取样器，其是根据该工作周期校正后时钟而产生该取样器输入时钟，其中该取样器输入时钟的相位是由一相位校正器校准信号所调整；以及
一相位控制电路，包含：
一相位内插器设定元件，电连接于该相位内插器，其是因应一回授输出的状态而产生该相位内插器校准信号；以及，
一相位校正器设定元件，电连接于该相位校正器，其是因应该回授输出的状态而产生该相位校正器校准信号，
其中该回授输出是源自于该取样后输出。
20.一种应用于一高速接收器的校准方法，包含以下步骤：
利用一取样器输入时钟对一等化数据信号进行取样，据以产生一取样后输出；
对一参考输入时钟进行内插，并据以产生一内插后时钟，其中该内插后时钟是由因应一回授输出而产生的一相位内插器校准信号所调整；
根据该内插后时钟，产生一工作周期校正后时钟；以及
根据该工作周期校正后时钟，产生该取样器输入时钟，其中该取样器输入时钟的相位，是由因应该回授输出的状态而产生的一相位校正器校准信号而调整，
其中该回授输出是源自于该取样后输出。
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