KR0116233Y1 - 잡음제거회로 - Google Patents

Abstract

본 고안은 버퍼의 구동 또는 데이터의 저장을 위하여 입력되는 신호가 천이되는 상태에서 발생하는 잡음성분을 제거하여 완전한 구형파를 출력함으로서 시스템의 에러를 방지하도록 한 것이다.

본 고안은 입력되는 신호를 천이를 감지하는 제1 플립플롭과, 입력되는 신호를 반전시키는 제1 반전수단, 제1 반전수단의 반전신호가 천이되는 것을 감지하는 제2 플립플롭, 제1 플립플롭과 제2 플립플롭의 신호를 논리연산하는 제1 논리수단, 제1 논리수단으로 부터 인가되는 신호를 처리하여 잡음이 제거된 안정된 신호를 출력하는 제3 플립플롭, 논리연산된 신호를 소정시간 지연시키는 제1 지연수단, 논리연산 신호를 반전시키는 제2 반전수단, 반전된 신호를 소정시간 지연시키는 제2 지연수단 및 제1 지연수단의 신호와 제2 지연수단의 신호를 논리연산하여 리셋신호를 출력하는 제2 논리수단을 구비한다.

Description

잡음제거회로

제1도는 본 고안에 의한 잡음제거회로 구성도

제2도는 제1도에서 구현되는 파형도

＊ 도면의 주요부분에 대한 부호의 설명

1 : 제1 플립플롭 2 : 제2 플립플롭

3 : 제3 플립플롭 4 : 제1 지연부

5 : 제2 지연부 6 : 제1 논리게이트

7 : 제2 논리게이트 8 : 제1 인버터

9 : 제2 인버터

본 고안은 버퍼의 구동 또는 데이터의 저장을 위하여 입력되는 신호가 천이되는 상태에서 발생하는 잡음성분을 제거하여 완전한 구형파를 출력함으로서 시스템의 에러 발생을 배재하도록 한 잡음제거회로에 관한 것이다.

종래에는 공급전원(Vcc)과 입력되는 신호의 사이 또는 그라운드(Ground)와 입력되는 신호사이에 풀업저항(Pull-up)이나 콘덴서 등을 연결하여 입력되는 신호의 천이 상태에서 발생하는 잡음성분의 크기나 잡음발생에 대한 시간의 폭을 줄이도록 하였다.

이러한 잡음제거장치는 긴 케이블을 통해 전달되는 입력신호에서는 특성상 잡음성분을 완전하게 제거할 수 없으며, 병렬 테이타 신호등과 같은 신호의 천이에서 잡음성분을 무시할 수 있는 장치에서는 사용이 가능하나, 잡음 성분의 크기와 폭이 비교적 크게 발생하는 입력신호에서는 정확한 천이가 발생하지 않아 데이터의 송수신에 에러가 발생하는 문제점이 있었다.

본 고안은 전술한 바와 같은 문제점을 감안하여 안출한 것으로 그 목적은, 입력되는 신호가 천이될 때 스위치 등의 접촉성 장치에서 발생하는 잡음성분이나 기타 다른 요인에 의하여 발생되는 잡음 성분을 제거하여 완전한 구형파 펄스의 출력으로 데이터 송수신에 안정성을 제공함에 있다.

이와같은 목적을 달성하기 위한 본 고안은 입력되는 신호가 천이되는 상태를 감지하여 그에 해당하는 신호를 출력하는 제1 플립플롭(1)과, 상기 입력되는 신호를 반전시키는 제1 반전수단과, 상기 제1 반전수단으로 부터 인가되는 신호가 천이되는 상태를 감지하여 그에 해당하는 신호를 출력하는 제2 플립플롭(2)과, 상기 제1 플립플롭(1)과 상기 제2 플립플롭(2)으로 부터 인가되는 신호를 노리연산하는 제1 논리수단과, 상기 제1 논리수단으로 부터 인가되는 신호를 처리하여 잡음성분이 제거된 안정된 신호를 출력하는 제3 플립플롭과, 상기 제1 논리수단으로 부터 인가되는 신호를 반전시키는 제2 반전수단과, 상기 제1 논리수단으로 부터 인가되는 신호를 소정시간 지연시키는 제1 지연수단과, 상기 제2 반전수단으로 부터 인가되는 신호를 소정시간 지연시키는 제2 지연수단 및 상기 제1 지연수단과 상기 제2 지연수단으로 부터 인가되는 신호를 논리연산하여 리셋신호를 출력하는 제2 논리수단을 구비하는 것을 특징으로 하는 잡음제거회로를 제공한다.

이하 첨부된 도면을 참조하여 본 고안의 일 실시예를 설명하면 다음과 같다.

제1도는 본 고안에 의한 잡음제거회로 구성도이고, 제2도는 제1도에서 구현되는 파형도이다.

제1도에서 알 수 있는 바와 같이 본 고안은, 제1 플립플롭(1), 제2 플립플롭(2), 제3 플립플롭(3), 제1 지연부(4), 제2 지연부(5), 제1 논리게이트(6), 제2 논리게이트(7), 제1 인버터(8) 및, 제2 인버터(9)로 구성된다.

제1 플립플롭(1)은 디 타입의 플립플롭으로서 전원(Vcc)이 데이터 입력단(D)에 공급되며 클럭단(CLK)으로 인가되는 입력신호가 하이상태로의 인가에서 로우상태로 천이되는 것을 감지하여 그에 해당하는 신호를 출력단(Q)으로 출력한다. 제2플립플롭(2)은 디타입의 플립플롭으로서 전원(Vcc)이 데이터 입력단(D)에 공급되며 제1 인버터(8)를 통해 반전되어 클럭단(CLK)으로 인가되는 입력신호가 로우상태의 인가에서 하이상태로 천이되는 것을 감지하여 그에 해당하는 신호를 출력단(Q)으로 출력한다. 제1 논리게이트(6)는 제1 플립플롭(1)과 제2 플립플롭(2)으로 부터 인가되는 신호를 논리연산한다. 제3 플립플롭(3)은 제1 논리게이트(6)로 부터 인가되는 신호가 천이될때마다 스위칭되며 인가되는 입력신호가 다음 천이를 발생할때까지 스위칭된 출력상태를 지속하여 그에 해당하는 신호(I,J)를 출력단(Q, )을 통해 출력시킨다. 또한 클리어단(CLR)에 인가되는 리셋(B)신호에 의해 동작상태를 클리어 시킨다. 제1 지연부(4)는 제1 논리게이트(6)로 부터 인가되는 신호를 소정시간 지연시켜 제2 논리게이트(7)의 일측에 인가한다. 제2 인버터(9)는 제1 논리게이트(6)로 부터 인가되는 신호를 반전시켜 제2 지연부(5)에 인가한다. 제2 지연부(5)는 반전되어 인가되는 신호를 소정 시간 지연시켜, 제2 논리게이트(7)의 다른 일측에 인가한다.

이때 제1 지연부(4)의 지연시간은 제2 지연부(5)의 지연시간 보다 길게 설정한다. 제2 논리게이트(7)는 제1 지연부(4)와 제2 지연부(5)로 부터 인가되는 신호를 논리연산하여 제1 플립플롭(1)과 제2 플립플롭(2)에 리셋 신호로 인가한다.

이와같이 구성되는 본 고안의 동작을 제2도와 함께 설명하면 다음과 같다.

제2도에서 알수있는 바와 같이, 입력신호(A)가 하이상태에서 로우상태로 천이될시 잡음이 수반되어 제1 플립플롭(1)의 클럭단(CLK)과 제1 인버터(8)에 인가되면 제1 플립플롭(1)은 출력단(Q)으로 제2에서 알 수 있는 바와 같은 (C)의 신호 즉, 로우상태에서 하이상태로 천이된 신호를 출력하여 제1 논리게이트(6)의 일측을 인가하고, 제1 인버터(8)는 인가되는 신호를 반전시켜 제2 플립플롭(2)의 클럭단(CLK)에 인가한다. 제2 플립플롭(2)은 인가되는 신호를 처리하여 제2도에서 알 수 있는 바와 같은 (D)의 신호 즉, 하이상태에서 로우상태로 천이된 신호를 출력하여 제1논리게이트(6)의 다른 일측에 인가한다. 제1 논리게이트(6)는 인가되는 두신호를 논리연산하여 제2도에서 알 수 있는 바와 같은 (E)의 신호 즉, 로우상태에서 하이상태로 천이된 신호를 출력하여 제3 플립플롭(3)의 클럭단(CLK)에 인가한다. 제3 플립플롭(3)은 인가되는 신호를 처리하여 출력단(Q)에는 제2도에서 알 수 있는 바와 같은 (I)신호 즉 로우상태에서 하이상태로 천이된 신호가 출력되고, 출력단( )에는 제2도에서 알 수 있는 바와 같은 (J)신호 즉 하이상태에서 로우상태로 천이된 신호가 출력된다.

따라서 제3 플립플롭(3)에서 출력되는 (I)와(J)의 신호는 잡음이 수반되지 않은 완전한 신호로 출력되어 데이터의 송수신에 에러의 발생을 배재한다.

이때 제2도의 리셋신호(B)는 제3 플립플롭(3)을 클리어 시킨다. 또한, 제1 논리게이트(6)에서 출력되는 신호가 제1 지연부(4)에 인가되어 소정시간 지연된후 제2도에서 알 수 있는 바와 같은 (F)신호가 출력되며, 제1 논리게이트(6)로 부터 제2 인버터(9)에 인가된 신호는 하이상태에서 로우상태로 반전되어 제2 지연부(5)에 의해 소정시간 지연된후 제2도에서 알 수 있는 바와 같은 (G)신호가 출력된다.

이때 제1 지연부(4)와 제2 지연부(5)는 제1 플립플롭(1)과 제2 플립플롭(2)의 리셋이 끝나기 까지 걸리는 시간 만큼 지연시간을 갖는다. 즉, 잡음이 수반된 입력신호(A)가 안정될때까지 걸리는 최대시간(Td)과 입력신호(A)가 다음천이를 발생할 때 까지의 최소시간(TW)사이로 설정된다. 제1 지연부(4)와 제2 지연부(5)로부터 소정시간 지연되어 인가되는 신호는 제2 논리게이트(7)에 인가되어 논리연산된후 제2도에서 알 수 있는 바와 같은 (H)신호 즉, 하이상태에서 로우상태로 천이된 리셋신호가 출력되어 제1 플립플롭(1)과 제2 플립플롭(2)의 클리어단(CLK)으로 인가된다. 제1 플립플롭(1)과 제2 플립플롭(2)은 인가되는 리셋신호에 의해 클리어되어 제2도에서 알수 있는 바와 같은 입력신호(A)의 천이 과정에서 발생하는 잡음성분제거의 동작을 새로이 수행하여 안정된 (I) 신호와 (J)의 신호를 출력시켜 데이터 송수신에 에러의 발생을 배재한다.

이상에서 설명한 바와 같이 본 고안은 입력되는 신호가 천이될때 발생하는 잡음성분이 제거되어 데이터의 송수신에 에러발생이 배재되어 시스템이 안정적으로 동작된다.

Claims (2)

1. 입력되는 신호가 천이되는 상태를 감지하여 그에 해당하는 신호를 출력하는 제1 플립플롭(1)과, 상기 입력되는 신호를 반전시키는 제1 반전수단과, 상기 제1 반전수단으로 부터 인가되는 신호가 천이되는 상태를 감지하여 그에 해당하는 신호를 출력하는 제2 플립플롭(2)과, 상기 제1 플립플롭(1)과 상기 제2 플립플롭(2)으로 부터 인가되는 신호를 논리연산하는 제1 논리수단과, 상기 제1 논리수단으로 부터 인가되는 신호를 처리하여 잡음성분이 제거된 안정된 신호를 출력하는 제3 플립플롭과, 상기 제1 논리수단으로 부터 인가되는 신호를 반전시키는 제2 반전수단과, 상기 제1 논리수단으로 부터 인가되는 신호를 소정시간 지연시키는 제1 지연수단과, 상기 제2 반전수단으로 부터 인가되는 신호를 소정시간 지연시키는 제2 지연수단 및, 상기 제1 지연수단과 상기 제2 지연수단으로 부터 인가되는 신호를 논리연산하여 리셋신호로 출력하는 제2 논리수단을 구비하는 것을 특징으로 하는 잡음제거회로.
2. 제1항에 있어서, 상기 제1 지연수단의 지연시간은 상기 제2 지연수단의 지연시간보다 길게 설정하는 것을 특징으로 하는 잡음제거회로.