KR20060054135A - 리셋 회로 - Google Patents

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KR20060054135A
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히사오 오타케
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오끼 덴끼 고오교 가부시끼가이샤
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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Abstract

전원공급 개시시에 있어서의 리셋 신호의 출력을 보증한다. 전원전압이 안정된 이후의 잡음에 근거하는 오류 리셋을 방지한다. 본 발명의 리셋 회로는, 전원전압의 공급 개시시에, 전원전압이 충분한 값이 될 때까지 리셋을 지시하고, 그 후에 리셋 해제를 지시하는 신호를 출력하는 리셋 회로 본체와, 전원전압이 급준하게 상승하는 경우를 고려하여, 리셋 회로 본체의 출력 신호에 있어서의 리셋 해제의 지시 시작을 지연시킨 신호를 출력하는 지연 회로를 가진다. 또한 리셋 회로 본체의 출력 신호가, 순간적으로 리셋을 지시하는 것이 된 경우에, 그 순간적인 신호변화를 제거하는 순간적 리셋 지시 제거 회로를 가지는 것은 바람직하다. 지연 회로 및 순간적 리셋 지시 제거 회로를 가질 때는, 그 어느 한 출력 신호를 선택하는 선택 회로를 설치한다.
리셋 신호, 리셋 지시 제거회로, 오류 리셋, 지연 회로, 리셋 회로

Description

리셋 회로{RESET CIRCUIT}
도 1은 제 1실시예의 리셋 회로의 전체구성을 도시하는 블럭도,
도 2는 종래의 리셋 회로의 전체구성을 도시하는 블럭도,
도 3은 도 2의 리셋 회로의 각부 타이밍 차트(1),
도 4는 도 2의 리셋 회로의 각부 타이밍 차트(2),
도 5는 제 1실시예의 상승 지연 회로의 내부구성을 도시하는 블럭도,
도 6은 제 1실시예의 상승 지연 회로의 각부 타이밍 차트,
도 7은 제 1실시예의 리셋 회로의 각부 타이밍 차트,
도 8은 제 2실시예의 리셋 회로의 전체구성을 도시하는 블럭도,
도 9는 제 2실시예의 하강 지연 회로의 내부구성을 도시하는 블럭도,
도 10은 제 2실시예의 하강 지연 회로의 각부 타이밍 차트,
도 11은 제 2실시예의 리셋 회로의 각부 타이밍 차트,
도 12는 제 3실시예의 리셋 회로의 전체 구성을 도시하는 블럭도,
도 13은 제 3실시예의 선택 회로의 내부구성을 도시하는 블럭도,
도 14는 제 3실시예의 선택 회로의 각부 타이밍 차트이다.
※도면의 주요부분에 대한 부호의 설명※
5: 비교 회로 6: 기준전압회로
7: 상승 지연 회로 8: 선택 회로
9: 하강 지연 회로 10: 전원분할 회로
본 발명은, 전원전압의 공급 개시시에 전자회로 등에 부여하는 리셋 신호를 발생하는 리셋 회로에 관한 것이다.
종래의 이런 종류의 기술로서는, 예를 들면 특허문헌 1에 개시된 것이 있다. 이하, 종래의 리셋 회로를 도 2를 이용하여 설명한다.
종래의 리셋 회로는, 전원단자(1), 그라운드 단자(4) 사이에 직렬로 배치된 2개의 저항2 및 3에 의해, 전원전압VDD을 선형분할하여 상기 분할점에서의 전압A의 신호를 출력하는 전원 분할회로(10)와, 기준전압B의 신호를 출력하는 기준전압회로(6)와, 전원 분할회로(10)의 출력 전압A과 기준전압회로(6)의 기준전압B을 서로 비교하는 비교 회로(5)와, 출력 단자(8)로 구성된다.
여기에서, 전원 분할회로(10)의 출력 전압A은, 전원전압VDD를 저항 분할한 전압이므로, 도 3(a)에 나타나 있는 바와 같이 전원공급 개시시에 있어서, 전원전압VDD에 비례하여 변화된다. 한편, 기준전압회로(6)의 기준전압B은, 전원공급 개시시에 있어서, 전원전압VDD이 일정값 이상이 된 이후는, 전원전압VDD의 변화에 상 관없이 일정하다. 그리고, 비교 회로(5)에서의 비교 결과에 근거하여, 일반적으로는, 출력전압(분할 전압)A이 기준전압B이하일 때, 전원전압VDD이 소정 전압Vo이하라고 간주하여 출력 단자(8)로부터, 도 3(b)에 나타나 있는 바와 같이 리셋 신호를 출력(출력 "L") 하는 한편, 출력 전압A이 기준전압B이상일 때, 전원전압VDD이 소정전압Vo이상으로 간주하여 출력 단자(8)로부터 리셋 해제 신호를 출력(출력 "H") 한다.
즉, 전원공급 개시시에 있어서, 출력 전압A의 파형과 기준전압B의 파형은, 전원전압VDD이 소정 전압Vo의 값을 취하는 위치에서 서로 교차하여 교점을 형성하도록 되고 있으며, 그 교점을 사이에 두고, 이 리셋 회로로부터의 출력C의 논리 레벨이 바뀌도록 되어있다.
[특허문헌 1] 일본국 공개특허공보 특개2002-228690호 공보
그러나, 기준전압회로(6)는, 일반적으로 전원의 상승과 동시에 기준전압B의 신호를 출력하도록 행해지고 있지만, 안정된 일정한 기준전압B의 신호를 출력하도록 되기 위해서는, 전원공급 개시시점으로부터 기준전압회로(6)의 회로구성(일반적으로는 시정수가 긴 콘덴서가 이용되고 있다)으로 정해지는 일정한 시간이 필요하다.
그 때문에 전원전압VDD의 급준한 상승시에는, 전원 분할회로(10)의 출력 전압A가 기준전압B을 항상 윗 돌아 상승하고, 도 4(a)에 나타나 있는 바와 같이, 출 력 전압A의 파형과 기준전압B의 파형 사이에 교점이 형성되지 않게 되며, 이 때문에, 도 4(b)에 나타나 있는 바와 같이 비교 회로(5)로부터의 출력C(=출력 전압A-기준전압B)은 전원공급 개시시점으로부터 정(正)의 출력이 되어 출력 단자(8)로부터 리셋 신호를 출력하지 않는다는 결점이 있었다.
상기 특허문헌 1은, 이 결점에 대한 대책방법도 제안하고 있지만, 기준전압회로(6)의 회로구성이나 전원전압의 상승 조건 등에 따라서는, 전술한 결점을 해결할 수 없는 경우가 있었다.
또한 잡음 등에 의해, 소정 전압Vo를 넘어서 안정된 전원전압VDD이 순간적으로 소정 전압Vo이하로 떨어졌을 경우에, 리셋 회로가 리셋 신호를 출력하여, 전자회로를 잘못하고 리셋하게 되는 경우도 있었다.
본 발명은, 이상의 점을 고려하여 이루어진 것으로서, 전원공급 개시시에 있어서의 리셋 신호의 출력을 보증할 수 있는 리셋 회로나, 전원전압이 안정된 이후에 있어서의 잡음에 근거하는 오류 리셋을 방지할 수 있는 리셋 회로를 제공하고자 하는 것이다.
제 1의 본 발명의 리셋 회로는, 전원전압의 공급 개시시에, 전원전압이 충분한 값이 될 때까지 리셋을 지시하고, 그 후에 리셋 해제를 지시하는 신호를 출력하는 리셋 회로 본체와, 상기 전원전압의 공급 개시시에 있어서 전원전압이 급준하게 상승했다고 가정한 경우에 따른 시간만큼, 상기 리셋 회로 본체의 출력 신호에 있 어서의 리셋 해제의 지시 시작을 지연시킨 신호를 출력하는 상기 리셋 회로 본체의 후단에 설치된 지연 회로를 가지는 것을 특징으로 한다.
제 2의 본 발명의 리셋 회로는, 전원전압의 공급 개시시에, 전원전압이 충분한 값이 될 때까지 리셋을 지시하고, 그 후에 리셋 해제를 지시하는 신호를 출력하는 리셋 회로 본체와, 상기 전원전압이 상승한 이후에 있어서, 상기 리셋 회로 본체의 출력 신호가 순간적으로 리셋을 지시하는 것이 된 경우에, 그 순간적인 신호변화를 제거하는 상기 리셋 회로 본체의 후단에 설치된 순간적 리셋 지시 제거 회로를 가지는 것을 특징으로 한다.
제 3의 본 발명의 리셋 회로는, 전원전압의 공급 개시시에, 전원 전압이 충분한 값이 될 때까지 리셋을 지시하고, 그 후에 리셋 해제를 지시하는 신호를 출력하는 리셋 회로 본체와, 상기 전원전압의 공급 개시시에 있어서 전원전압이 급준하게 상승했다고 가정한 경우에 따른 시간만큼, 상기 리셋 회로 본체의 출력 신호에 있어서의 리셋 해제의 지시 시작을 지연시킨 신호를 출력하는 상기 리셋 회로 본체의 후단에 설치된 지연 회로와, 상기 전원전압이 상승한 이후에 있어서, 상기 리셋 회로 본체의 출력 신호가, 순간적으로 리셋을 지시하는 것이 된 경우에, 그 순간적인 신호변화를 제거하는 상기 리셋 회로 본체의 후단에 설치된 순간적 리셋 지시 제거 회로와, 상기 전원전압의 공급 개시시에 있어서는, 상기 지연 회로로부터의 출력 신호를 이 리셋 회로로부터의 출력으로 하고, 상기 전원전압이 상승한 이후에 있어서는, 상기 순간적 리셋 지시 제거 회로로부터의 출력 신호를 이 리셋 회로로부터의 출력으로 하는 선택 회로를 가지는 것을 특징으로 한다.
(A)제 1실시예
이하, 본 발명에 의한 리셋 회로의 제 1실시예를, 도면을 참조하면서 상세한 설명한다.
(A-1)제 1실시예의 구성
도 1은, 제 1실시예의 리셋 회로를 도시하는 블럭도이며, 전술한 도 2에 도시하는 종래의 리셋 회로와의 동일, 대응 부분에는, 동일한 부호를 붙여 도시하고 있다.
도 1에 있어서, 제 1실시예의 리셋 회로는, 종래로 동일한 전원분할회로(10), 기준전압회로(6) 및 비교 회로(5)로 이루어지는 리셋 회로 본체에 더해, 상승 지연 회로(7)를 가지고 있다. 상승 지연 회로(7)는, 비교 회로(5)로부터의 출력 신호C의 상승을 지연시킨 신호D를 출력 단자(8)에 출력하는 것이다.
상승 지연 회로(7)는, 예를 들면 도 5에 도시하는 상세구성을 가진다. 도 5에 있어서, 상승 지연 회로(7)는, 5개의 인버터(21, 23, 25, 26, 28)와, 2개의 콘덴서(22,24)와, 2입력NAND게이트(27)로 구성되어 있다.
4개의 인버터(21), 23, 25 및 26는 종속접속되고 있고, 입력 단자(20)로부터 입력된, 비교 회로(5)로부터의 출력 신호C(도 5에서는 신호E로 도시하고 있다)가, 초단의 인버터(21)에 입력되도록 되어있다. 인버터21 및 23의 접속점과, 전원단자와의 사이에는 콘덴서(22)가 접속되어 있다. 또, 인버터(23) 및 25의 접속점과, 그라운드 단자와의 사이에는 콘덴서(23)가 접속되어 있다. 2입력NAND게이트(27)에는, 인버터(26)의 출력H과, 입력 단자(20)로부터 입력된 비교 회로(5)로부터의 출 력 신호C가 입력되도록 되어있다. NAND게이트(27)의 출력 단자는 인버터(28)의 입력 단자에 접속되고, 인버터(28)로부터의 출력Ⅰ이 이 상승 지연 회로(7)의 출력 단자(29)에 부여되도록 되어있다.
(A-2)제 1실시예의 동작
다음에 제 1실시예의 리셋 회로의 동작을, 도 6 및 도 7의 타이밍 차트도 참조하면서 상술한다.
이 제 1실시예의 리셋 회로에 있어서도, 전원 분할회로(10), 기준전압회로(6) 및 비교 회로(5)의 동작은, 종래의 리셋 회로(도 2)의 경우와 동일하다(도 3 및 도 4참조).
제 1실시예의 리셋 회로에 있어서는, 비교 회로(5)의 출력 신호C를 그대로 리셋 신호로 하는 것이 아니고, 그 출력 신호C의 상승을 상승 지연 회로(7)로 지연시킨 신호D를 리셋 신호 ("L")로서 출력한다. 즉, 상승 지연 회로(7)는, 전원이 상승할 때에는, 일정한 지연시간 동안 "L"을 출력하고, 그 후에 입력 신호C에 따른 신호D를 출력한다.
도 7의 타이밍 차트는, 종래의 리셋 회로에서 문제가 발생한, 전원전압VDD이 급준히 상승한 경우에 대응하는 것이다. 전원전압VDD의 급준한 상승시에, 전원 분할회로(10)의 출력 전압A이 기준전압B을 윗 돌아 상승했을 때에도, 상승 지연 회로(7)에 의해, 일정한 지연시간(도 7의 t1∼t2) 동안만, "L"레벨의 신호D(즉 리셋 신호)가 이 리셋 회로로부터 출력되고, 그 후에 "H"레벨의 신호D(즉 리셋 해제 신호)가 이 리셋 회로로부터 출력된다.
즉, 리셋 신호("L"레벨의 신호D)의 출력이 보증되고, 전원투입시의 각부의 전자회로의 리셋이 보증된다.
도 5에 예시하는 상승 지연 회로(7)에 있어서는, 아래와 같이, 비교 회로(5)의 출력 신호C의 상승을 지연시킨 신호D를 형성한다. 또, 도 6의 타이밍 차트의 전반부분도, 종래의 리셋 회로에서 문제가 발생하였던, 전원전압VDD이 급준하게 상승했을 경우에 대응하는 것이다.
전원전압VDD이 상승 전에 있어서는, 콘덴서22나 24에는 당연히 전하는 충전되고 있지 않으며, 전원전압VDD이 급준히 상승하기 시작한 직후에는, 콘덴서(22)가 충전되고 있지 않기 때문에 인버터(21)의 출력점F의 전위는 전원전압VDD에 가까운 값이 되고, 또한 비교 회로(5)의 출력 전위C(입력 단자(20)의 전위E)도 접지전위(GND)에 가까운 전위가 된다. 그 결과, 인버터(21)의 반전 동작에 상관없이, 전원전압VDD이 급준하게 상승했을 때에는, 인버터(21)의 출력점F의 전위는 상승해 간다.
그 후에 비교 회로(5)의 출력 전위C(입력 단자(20)의 전위E)가 "H"에 거의 도달하게 되는 타이밍이 되면, 콘덴서22나 24의 충전도 진행되고 있고, 또한, 각 인버터21, 23, 25, 26, 28나 NAND게이트(27)도 소정의 동작을 정상적으로 실행할 수 있도록 되어있다. 그 때문에 각 인버터21, 23, 25, 26, 28나 NAND게이트(27)는, 비교 회로(5)의 출력 전위C(입력 단자(20)의 전위E)에 근거한 자기로의 입력의 변화로부터, 각 소자정수로 결정되는 지연시간후에 출력 전위를 변화시킨다.
예를 들면 인버터21, 23, 26의 출력F, G, H은, 도 6에 나타나 있는 바와 같 이, 비교회로(5)의 출력 전위C의 상승으로부터, 서서히 지연한 타이밍에서 하강 또는 상승한다. 예를 들면 인버터(23)의 출력점G의 전위는, 인버터(23)의 입력점F의 전위의 하강을 지연시켜서 상승한다. NAND게이트(27)의 한쪽의 입력 단자에는, 비교 회로(5)의 출력 전위C(입력 단자(20)의 전위E)가 입력되고 있기 때문에, 이 출력 전위C가 "H"에 도달한 이후에 있어서는, 인버터(26)의 출력H을 반전 출력하는 인버터로서 기능한다. NAND게이트(27)의 반전 동작시에 있어서도, 소자 정수로 정해지는 전반(傳搬) 지연이 생긴다. 또 예를 들면 인버터(28)도 입력 전위를 반전 출력시켜서 출력 단자(29)에 부여하지만, 도 6에 나타나 있는 바와 같이 그 동작 시에 소자정수로 정해지는 전반 지연이 발생한다.
이상과 같은 상승 엣지 또는 하강 엣지의 인버터군(NAND게이트를 포함한다)에 의한 반전한 지연 전반에 의해, 최종단의 인버터(28)의 출력Ⅰ(즉, 상승 지연 회로(7)의 출력D)은, 비교 회로(5)의 출력 전위C의 상승을 상당히 지연시킨 것이 된다. 또, 이 지연량은, 인버터의 단수를 선정함으로써 소정량으로 설정할 수 있다.
여기에서, "H"레벨에 도달하여 안정된 비교 회로(5)의 출력 전위C(입력 단자(20)의 전위E)가, 어떠한 원인에 의해, "L"레벨로 변화되었다고 한다. 도 6의 후반부분은, 이 경우의 각부 타이밍 차트를 나타내고 있다.
인버터21, 23, 26는, 이 변화에 대하여, 자기의 소자정수로 정해지는 지연시간등에 따라 순차로 따른다. 그러나, NAND게이트(27)의 한쪽의 입력 단자에는, 입력 단자(20)의 "L"의 전위E(비교 회로(5)의 출력 전위C))가 입력되고 있으므로, NAND게이트(27)는, 인버터(26)의 출력H에 관계없이, 비교 회로(5)의 출력 전위C가 "L"로의 하강에 대해, 자기의 소자정수 등으로 정해지는 약간의 지연시간(도 6의 t3∼t4)에서 입력 전위E에 따른다.
즉, 상승 지연 회로(7)는, 전원이 상승했을 때는, 일정한 지연시간 동안 "L"（리셋 신호)을 출력하고, 그 후에, 입력 전위E에 따른 전위를 출력하지만, 그 후의 입력 전위E의 하강에 대하여는 약간의 지연시간에서 입력 전위E에 따른다.
(A-3)제 1실시예의 효과
이상과 같이, 제 1실시예의 리셋 회로에 의하면, 비교 회로(5)와 출력 단자(8)사이에 상승 지연 회로(7)를 추가했으므로, 전액전압이 급준히 상승한 경우에도, 정상적인 리셋 신호를 출력하는 리셋 회로를 실현할 수 있다.
(B)제 2실시예
다음에 본 발명에 의한 리셋 회로의 제 2실시예를, 도면을 참조하면서 상술한다.
(B-1)제 2실시예의 구성
도 8은, 제 2실시예의 리셋 회로의 구성을 도시하는 블럭도이며, 제 1실시예에 관한 도 1과의 동일, 대응 부분에는 동일 부호를 붙여 도시하고 있다.
도 8에 있어서, 제 2실시예의 리셋 회로는, 제 1실시예(나 종래)와 동일한 전원 분할회로(10), 기준전압회로(6) 및 비교 회로(5)로 이루어지는 리셋 회로 본체에 더해, 하강 지연 회로(9)를 가지고 있다. 하강 지연 회로(9)는, 비교 회로(5)로부터의 출력 신호C의 상승을 지연시킨 신호P를 출력 단자(8)에 출력하는 것이 다.
하강 지연 회로(9)는, 예를 들면 도 9에 도시하는 상세구성을 가진다. 도 9에 있어서, 하강 지연 회로(9)는, 5개의 인버터(31), 33, 35, 36, 38와, 2개의 콘덴서(32), 34와, 2입력NOR게이트(37)로 구성되어 있다.
4개의 인버터(31), 33, 35 및 36는 종속접속되고 있으며, 입력 단자(30)로부터 입력된, 비교 회로(5)로부터의 출력 신호C(도 9에서는 신호J로 나타내고 있다)가, 초단의 인버터(31)에 입력되도록 되어있다. 인버터31 및 33의 접속점과, 전원단자 사이에는 콘덴서(32)가 접속되어 있다. 또한 인버터33 및 35의 접속점과, 그라운드 단자와의 사이에는 콘덴서(33)가 접속되어 있다. 2입력NOR게이트(37)에는, 인버터(36)의 출력M과, 입력 단자(30)로부터 입력된 비교 회로(5)로부터의 출력 신호C가 입력되도록 되어있다. NOR게이트(37)의 출력 단자는 인버터(38)의 입력 단자에 접속되고, 인버터(38)로부터의 출력N이 이 하강 지연 회로(9)의 출력 단자(39)에 공급되도록 되어있다.
또, NOR게이트(37) 및 인버터(38)로 OR회로가 구성되게 된다
(8-2)제 2실시예의 동작
다음에 제 2실시예의 리셋 회로의 동작을, 도 10 및 도 11의 타이밍 차트도 참조하면서 상술한다.
이 제 2실시예의 리셋 회로에 있어서도, 전원 분할회로(10), 기준전압회로(6) 및 비교 회로(5)의 동작은, 종래의 리셋 회로(도 2)의 경우와 동일하다(도 3 및 도 4참조).
이 제 2실시예의 리셋 회로는, 도 11의 전반 부분에 나타나 있는 바와 같이, 비교 회로(5)의 출력C이 "H"로 안정된 이후에, 잡음 등에 의해, 비교 회로(5)의 출력C이, 순간적으로 "L"로 변화되어도, 이 리셋 회로로부터의 출력P(도 9에서는 N으로 나타내고 있다)에는, "L"이 생기지 않도록 하는 하강 지연 회로(9)의 동작에 특징을 갖는 것이다.
그래서, 이하에서는, 하강 지연 회로(9)에 있어서의 이러한 동작을 설명한다.
잡음에 의해 전원전압VDD이 순간적(예를 들면 50ns)으로 소정전압Vo이하로 내려가고, 비교 회로출력C이 "L"을 출력해도, 하강 지연 회로(9)에서 이러한 단시간의 "L"기간은 소멸된다.
NOR게이트(37)의 전단측의 인버터31, 33, 35, 36에 있어서는, 비교 회로출력C(하강 지연 회로(9)로의 입력J)의 이러한 변화에 대하여 따라 변화되고, 2입력NOR게이트(37)의 한쪽의 입력 단자에는, 도 10의 전반부분에 나타나 있는 바와 같이 비교 회로출력C(하강 지연 회로(9)로의 입력J)의 변화 시점부터, 소정의 지연시간(t5∼t6)후에 변화하고 있는 인버터(36)로부터의 출력M이 입력된다. 이 출력M이 "L"로 변화되고 있는 기간에서는, 비교 회로출력C(하강 지연 회로(9)로의 입력J)은, "H"로 복귀하고 있다. 2입력NOR게이트(37)의 다른쪽의 입력 단자에는, 이러한 비교 회로출력C(하강 지연 회로(9)로의 입력J)이 입력되어 있다. 상기한 바와 같이, NOR게이트(37) 및 인버터(38)로 OR회로가 구성되고 있다. 인버터(36)로부터의 출력M이 "L"로 변화되고 있는 기간에도, "H"로 복귀하고 있는 비교 회로출력C(하강 지연 회로(9)로의 입력J)이 NOR게이트(37)에 입력되므로, OR회로의 출력N은 "H"가 된다.
즉, 비교 회로출력C에 있어서의 단시간의 "L"을 소거한 출력N을, 하강 지연 회로(9)는 출력한다.
또, 전원전압VDD이 계속적으로 소정전압Vo이하로 떨어지고, 비교 회로출력C(하강 지연 회로(9)로의 입력J)이, 상술한 바와 같은 순간적인 "L"로의 변화가 아닌, 계속되는 "L"로 변화된 경우에는, 도 10이나 도 11의 후반부분에 나타나 있는 바와 같이 비교 회로출력C(하강 지연 회로(9)로의 입력J)이 "H"로 복귀하는 경우는 없기 때문에, 변화 시점으로부터 다소의 시간이 경과된 이후, NOR게이트(37)로의 2입력이 모두 "L"이 되고, 하강 지연 회로(9)에서의 소정의 지연분만큼 지연되어 출력N(도 11에서는 p)이 하강한다.
(B-3)제 2실시예의 효과
이상과 같이, 제 2실시예의 리셋 회로에 의하면, 잡음 등에 의해, 전원전압이 순간적으로 소정전압Vo이하로 내려가고, 비교 회로출력C이 "L"을 출력해도, 리셋 신호를 출력하지 않으므로, 리셋이 빈번히 발생하여 시스템 전체의 동작이 이상으로 되는 경우를 방지할 수 있다.
(C)제 3실시예
다음에 본 발명에 의한 리셋 회로의 제 3실시예를, 도면을 참조하면서 상술한다.
(C-1)제 3실시예의 구성
도 12는, 제 3실시예의 리셋 회로의 구성을 도시하는 블럭도이며, 제 1이나 제 2실시예에 관한 도 1이나 도 8과의 동일, 대응 부분에는 동일한 부호를 붙여 나타내고 있다.
도 12에 있어서, 제 3실시예의 리셋 회로는, 전원 분할회로(10), 기준전압회로(6) 및 비교 회로(5)로 이루어지는 리셋 회로 본체에서 더해, 상승 지연 회로(7), 하강 지연 회로(9) 및 선택 회로(40)를 가지고 있다.
상승 지연 회로(7)는 제 1실시예에서 설명한 것과 동일한 것이며(도 5참조), 하강 지연 회로(9)는 제 2실시예에서 설명한 것으로 동일한 것이다(도 9참조). 선택 회로(40)는, 상승 지연 회로(7)의 출력Q과 하강 지연 회로(9)의 출력R의 한쪽을, 이 리셋 회로로부터의 출력 신호S로서 선택하는 것이다.
전술한 바와 같이, 상승 지연 회로(7)는, 전원전압VDD의 공급 개시시의 문제를 해결하기 위해 설치된 것이고, 하강 지연 회로(9)는, 전원전압VDD이 안정된 이후의 순간 정지에 의한 문제를 해결하기 위해 설치된 것으로, 유효하게 기능하는 타이밍이 달라서 선택 회로(40)가 상승 지연 회로(7)의 출력Q과 하강 지연 회로(9)의 출력R의 한쪽을 선택하도록 해도 문제가 되는 경우는 없다.
도 13은, 선택 회로(40)의 구체적인 구성예를 도시하는 블럭도이다. 도 13에 있어서, 선택 회로(40)는, 3개의 2입력NAND게이트(43∼45)와, 2개의 인버터(46, 47)를 갖는다.
NAND게이트(43)에는, 이 선택 회로(40)의 제 1입력 단자(41)로부터 입력된 상승 지연 회로(7)의 출력Q과, 인버터(46)의 출력W이 입력되고, 그 출력T이 NAND게 이트(45)의 한쪽의 입력 단자에 입력된다. NAND게이트(44)에는, 이 선택 회로(40)의 제 2입력 단자(42)로부터 입력된 하강 지연 회로(9)의 출력R과, NAND게이트(45)의 출력V이 입력되고, 그 출력U이 NAND게이트(45)의 다른쪽의 입력 단자에 입력된다. NAND게이트(45)의출력V은, 인버터(46)에 입력됨과 동시에, 전술한 바와 같이, NAND게이트(44)에 입력된다. 인버터(46)의 출력W는, 인버터(47)에 입력됨과 동시에, 전술한 바와 같이, NAND게이트(43)에 입력된다. 인버터(47)의 출력S은, 이 선택 회로(40)의 출력 단자(48)로부터 출력된다.
(C-2)제 3실시예의 동작
다음에 제 3실시예의 리셋 회로의 동작을, 도 14의 타이밍 차트를 참조하면서 상술한다.
또, 상승 지연 회로(7)나 하강 지연 회로(9)이 출력Q,R을 형성시킬 때까지의, 전원 분할회로(10), 기준전압회로(6), 비교 회로(5), 상승 지연 회로(7) 및 하강 지연 회로(9)의 동작은, 제 1 또는 제 2실시예에서 설명했을 경우와 동일하므로, 이하에서는, 선택 회로(40)의 동작을 설명한다.
도 14의 타이밍 차트의 전반부분은 전원전압VDD이 공급 개시되었을 경우의 변화를 나타내고 있고, 타이밍 차트의 후반부분은 순간 정지가 발생하는 경우도 있지만, 전원전압VDD이 안정되고 있는 기간을 나타내고 있다.
전술한 바와 같이, 전자의 경우에는, 전원전압VDD의 급준한 상승시의 문제를 해결하기 위해, 상승 지연 회로(7)의 출력Q을 선택하는 것이 바람직하고, 후자의 경우에는, 전원전압VDD의 안정 기간에서의 순간 정지에서는 리셋이 생기지 않도록 하기 위해 하강 지연 회로(9)의 출력R을 선택하는 것이 바람직하다.
상승 지연 회로(7)의 출력Q과 하강 지연 회로(9)의 출력R은, 전원전압VDD의 공급이 개시된 직후의 초기값은 모두 "L"이 된다. 이에 따라 도 14의 전반부분에 나타나 있는 바와 같이, NAND게이트43 및 44의 출력T 및 U는 "H"가 되므로, NAND게이트(45)의 출력V은 "L"이 되고, 인버터(46)의 출력W은 "H"가 되며, 인버터(47)의 출력S은 "L"이 된다. 상승 지연 회로(7)가 상승을 지연하기 위해서는, 하강 지연 회로(9)의 출력R의 상승 쪽이 빠르지만, NAND게이트(45)의 출력V이 "L"이므로, 하강 지연 회로(9)의 출력R의 상승은 무시된다.
그 후에 상승 지연 회로(7)의 출력Q이 상승하면, NAND게이트(43)의 출력T이 "L"로 변화되고, NAND게이트(45)의 출력V은 "H"가 되며, 인버터(46)의 출력W은 "L"이 되고, 인버터(47)의 출력S은 "H"가 된다.
인버터(46)의 출력W이 NAND게이트(43)에 피드백되고, NAND게이트(45)의 출력U이 NAND게이트(44)에 피드백되고 있다. NAND게이트(45)의 출력V과 인버터(46)의 출력W은 논리 레벨은 기본적으로는 역이다. 인버터(46)로부터의 "L"의 출력W이 NAND게이트(43)에 피드백되는 것으로, 상승 지연 회로(7)의 출력Q의 상승에 의해 NAND게이트(43)의 출력T이 "L"로 변화되어도 바로 출력T은 "H"로 복귀한다. 한편, NAND게이트(45)의 "H"의 출력U이 NAND게이트(44)에 피드백되는 것으로, NAND게이트(44)의 출력U은 "L"로 변화된다.
NAND게이트(43)의 출력T이 "H", NAND게이트(44)의 출력U은 "L"이 되면 피드백을 이용하고 있어도, 선택 회로(40)는, 각 출력의 논리 레벨이 변화되지 않는 안 정상태가 된다.
도 14의 전반부분으로부터 알 수 있는 것과 같이, 상승 지연 회로(7)의 출력Q이 상승하면 이 선택 회로(40)의 출력S이 다소 지연되어 상승하고, 상승한 후에는, "H"를 유지하므로, 전원전압VDD이 공급 개시되었을 경우에는, 상승 지연 회로(7)의 출력Q을, 선택 회로(40)가 선택한 것과 동일하게 간주할 수 있다.
전술한 바와 같은 선택 회로(40)가 안정된 상태로 들어간 경우에 있어서, -도 14의 후반부분에 나타나 있는 바와 같이 예를 들면 전원전압VDD의 순간 정지에 의해, 상승 지연 회로(7)의 출력Q에 순간적인 "L"가 발생해도, 상승 지연 회로(7)의 출력Q이 입력되는 NAND게이트(43)의 다른쪽의 입력W이 이미 "L"이 되고 있기 때문에, NAND게이트(43)의 출력T은 변화되지 않고, 선택 회로(40)는 안정상태를 계속한다. 이 경우에는, 상승 지연 회로(7)의 출력Q의 변화를 무시하고 있으므로, 또한 선택 회로(40)의 출력S과 하강 지연 회로(9)의 출력R의 논리 레벨이 일치하고 있으므로, 하강 지연 회로(9)의 출력R을 선택하고 있다고 간주할 수 있다.
(C-3)제 3실시예의 효과
이상과 같이, 제 3실시예의 리셋 회로에 의하면, 전원상승시에는 상승 지연 회로(7)의 출력을 리셋 회로의 출력으로 하고, 리셋 해제 상태일 때는, 하강 지연 회로(9)의 출력을 리셋 회로의 출력으로 하고 있기 때문에, 전원전압이 급준히 상승한 경우에도 정상적인 리셋 신호를 출력할 수 있고, 또한, 잡음 등에 의해 전원전압이 순간적으로 소정전압Vo이하로 떨어져도 리셋 신호를 출력하는 것을 방지할 수 있는 리셋 회로를 실현할 수 있다.
(D)다른 실시예
상기 제 3실시예에서는 상승 지연 회로(7)와 하강 지연 회로(9)가 완전히 다른 회로인 것을 나타냈지만, 일부의 구성요소를 공용해도 좋다. 예를 들면 도 5의 인버터(21, 23, 25, 26), 콘덴서(22, 24)와, 도 9의 인버터(31, 33, 35, 36), 콘덴서(32,34)를 공용하도록 해도 좋다.
또한 상승 지연 회로, 하강 지연 회로 및 또는 선택 회로는, 제 1∼제 3실시예와 동등한 기능을 가지면, 구체적인 구성은 다른 회로방식의 것이라도 좋다. 또한 상승 지연 회로나 하강 지연 회로는, 동등한 회로(7,9)를 종속으로 접속함으로써, 또는, 그 내부의 인버터 등의 단수를 늘리는 것에 의해, 지연시간을 늘리도록 해도 좋다.
상승 지연 회로나 하강 지연 회로에 입력하는 신호의 형성 구성은, 상기 각 실시예의 것에 한정되는 것은 아니다. 예를 들면 전술한 특허문헌 1에 기재되어 있는 도 2이외의 구성이 것이라도 좋다. 또한 기준전압회로를 사용하지 않는 방식의 리셋 회로에 대하여, 상승 지연 회로, 하강 지연 회로 및 또는 선택 회로를 추가해도 좋다. 예를 들면 상승 지연 회로가 하강을 지연시키는 것이라도 좋다.
상기 각 실시예에 있어서는, 그 리셋 회로로부터의 출력 신호에 있어서 "L"레벨이 리셋을 지시하는 것이었지만, 리셋을 지시하는 유의한 논리 레벨은 역 레벨이라도 좋다. 또한 추가하기 전의 종래의 리셋 회로가, 리셋을 지시하는 유의한 논리 레벨이 "H"레벨이여도 좋으며, 이 경우에는, 제 1이나 제 2실시예의 상승 지연 회로 대신에, 하강 지연 회로를 적용하고, 제 1이나 제 3실시예의 하강 지연 회 로 대신에, 상승 지연 회로를 적용하게 된다.
제 1 및 제 3의 본 발명에 의하면, 전원공급 개시시에 있어서의 리셋 신호의 출력을 보증할 수 있는 리셋 회로를 제공할 수 있다.
또한 제 2 및 제 3의 본 발명에 의하면, 전원전압의 안정된 이후에 있어서의 잡음에 의거하는 오류 리셋을 방지할 수 있는 리셋 회로를 제공할 수 있다.

Claims (3)

  1. 전원전압의 공급 개시시에, 전원전압이 충분한 값이 될 때까지 리셋을 지시하고, 그 후에 리셋 해제를 지시하는 신호를 출력하는 리셋 회로 본체와,
    상기 전원전압의 공급 개시시에 있어서 전원전압이 급준하게 상승했다고 가정한 경우에 따른 시간만큼, 상기 리셋 회로 본체의 출력 신호에 있어서의 리셋 해제의 지시 시작을 지연시킨 신호를 출력하는 상기 리셋 회로 본체의 후단에 설치된 지연 회로를 가지는 것을 특징으로 하는 리셋 회로.
  2. 전원전압의 공급 개시시에, 전원전압이 충분한 값이 될 때까지 리셋을 지시하고, 그 후에 리셋 해제를 지시하는 신호를 출력하는 리셋 회로 본체와,
    상기 전원전압이 상승한 이후에 있어서, 상기 리셋 회로 본체의 출력 신호가 순간적으로 리셋을 지시하는 것이 된 경우에, 그 순간적인 신호변화를 제거하는 상기 리셋 회로 본체의 후단에 설치된 순간적 리셋 지시 제거 회로를 가지는 것을 특징으로 하는 리셋 회로.
  3. 전원전압의 공급 개시시에, 전원 전압이 충분한 값이 될 때까지 리셋을 지시하고, 그 후에 리셋 해제를 지시하는 신호를 출력하는 리셋 회로 본체와,
    상기 전원전압의 공급 개시시에 있어서 전원전압이 급준하게 상승했다고 가정한 경우에 따른 시간만큼, 상기 리셋 회로 본체의 출력 신호에 있어서의 리셋 해제의 지시 시작을 지연시킨 신호를 출력하는 상기 리셋 회로 본체의 후단에 설치된 지연 회로와,
    상기 전원전압이 상승한 이후에 있어서, 상기 리셋 회로 본체의 출력 신호가, 순간적으로 리셋을 지시하는 것이 된 경우에, 그 순간적인 신호변화를 제거하는 상기 리셋 회로 본체의 후단에 설치된 순간적 리셋 지시 제거 회로와,
    상기 전원전압의 공급 개시시에 있어서는, 상기 지연 회로로부터의 출력 신호를 이 리셋 회로로부터의 출력으로 하고, 상기 전원전압이 상승한 이후에 있어서는, 상기 순간적 리셋 지시 제거 회로로부터의 출력 신호를 이 리셋 회로로부터의 출력으로 하는 선택 회로를 가지는 것을 특징으로 리셋 회로.
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