JP4636461B2 - 電源電圧監視回路、および該電源電圧監視回路を備える電子回路 - Google Patents

Description

本発明は、電子回路における最低動作電源電圧の低電圧化を図り、電子回路における低電圧動作化を可能にする、電源電圧監視回路、および該電源電圧監視回路を備える電子回路に関する。

電子回路では、その回路に適した動作可能電源電圧範囲が定められている。その動作可能電源電圧範囲においては、その回路の動作が保証され、その回路から出力される信号の信頼度を確保できる。

電子回路の電源投入時においては、その電源電圧が動作可能電源電圧になるまで過渡的に立ち上がることから、上記の動作可能電源電圧に到達するまでの状態遷移が生じることになる。このため、電子回路には、出力される信号の信頼度を確保するために、出力される信号を制御して確定させる処置が施されている（例えば、特許文献１参照）。

このような処置として、電源電圧監視回路を設けて、入力される電源電圧を監視して、低電源電圧状態を検出する処置がとられる場合がある。例えば、特許文献１の図１に示された電源電圧監視回路では、電子回路２０に給電される電源電圧を監視し、電源電圧が所定の設定値以上になると、電子回路２０に対して動作許可信号を提供する。これにより、電子回路２０が誤動作することを防止することが可能となる。

特開平０８−２７９７３９号公報

特許文献１の電源電圧監視回路では、前述のようにブリーダ抵抗により電源電圧を検出する電源電圧検出回路を用いている。すなわち、回路内で本来的に最低動作電源電圧が保証されるべき回路とは、別の回路により最低動作電源電圧以上になったことを検出するよう構成されている。このことは、電子回路において電源電圧を効率的に利用できないという意味において非効率である。

すなわち、電源電圧の最低動作電源電圧の保証が必要である本来の回路において、電源電圧が最低動作電源電圧を超えると、直ちにその情報を外部の回路に発信できる構成が望ましい。このようすることで、最低動作電源電圧の低電圧化を図ることができるので、電子回路、例えば、ＩＣ等の最低動作電源電圧仕様を低電圧化することが可能になる。

本発明は、上記問題を解決すべくなされたもので、本発明の目的は、電子回路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができる、電源電圧監視回路、および該電源電圧監視回路を備える電子回路を提供することにある。

本発明は、上記問題を解決するためになされたものであり、本発明の電源電圧監視回路は、電子回路に供給される電源電圧を監視する電源電圧監視回路であって、前記電源電圧の増加に対して飽和特性を示す信号電圧を出力する信号出力回路と、前記電源電圧と前記信号電圧とを比較し、前記電源電圧と前記信号電圧との間に所定の電圧差が発生した場合に、前記信号電圧が正常であることを示す信号を出力する信号電圧監視回路と、を備えることを特徴とする。

また、本発明の電源電圧監視回路は、電源から電流源回路を通して電流の供給を受けるインピーダンス回路を有し、前記インピーダンス回路により前記信号電圧を生成して出力する信号出力回路と、前記信号出力回路から出力される信号電圧と前記電源電圧とを比較し、前記電源電圧と前記信号電圧との間に所定の電圧差が発生した場合に、前記電源電圧が前記電子回路の最低動作電源電圧以上になったことを示す信号を出力する信号電圧監視回路と、を備えることを特徴とする。

また、本発明の電源電圧監視回路は、前記インピーダンス回路により、前記電源電圧と比較される基準電圧として、さらには温度依存性を示す電圧として前記信号電圧を生成して出力すること、を特徴とする。

また、本発明の電源電圧監視回路は、前記信号出力回路は、電源の投入時において電源電圧が所定の電圧に遷移するまでの間は、前記電源電圧の増加に従い増加する信号電圧を出力すると共に、前記電源電圧が前記所定の電圧を超えて増加する場合に、飽和特性を持って単調増加する電圧を信号電圧として出力し、前記信号電圧監視回路は、前記信号出力回路から出力される信号電圧と前記電源電圧とを比較し、前記電源電圧と前記信号電圧との間に所定の電圧差が発生した場合に、前記電源電圧が前記電子回路の最低動作電源電圧を超えたことを示す信号を出力すること、を特徴とする。

また、本発明の電源電圧監視回路は、前記信号電圧監視回路は、予め定められる電位差によって示されるオフセット電位を一方の入力に設定し、入力される２つの信号の電位差が該オフセット電位を満たす場合に前記電源電圧が最低動作電源電圧を超えたことを示す信号を出力するオフセット機能付の比較回路を備えることを特徴とする。

また、本発明の電源電圧監視回路は、前記信号出力回路は、電流源回路とインピーダンス回路とが直列に接続されて構成され、前記電流源回路とインピーダンス回路との回路接続点から前記信号電圧が出力されることを特徴とする。

また、本発明の電源電圧監視回路は、前記インピーダンス回路は、前記電流源回路から出力される電流を入力とし、検出された物理量に応じた電圧信号を出力するセンサであることを特徴とする。

また、本発明の電源電圧監視回路は、前記センサは、温度を検出する温度センサであることを特徴とする。

また、本発明の電子回路は、上記のいずれかに記載の電源電圧監視回路を備えることを特徴とする。

本発明の電源電圧監視回路によれば、信号出力回路は、温度センサ等の電源電圧に対して飽和特性を示す信号電圧を出力し、信号電圧監視回路は、信号出力回路から出力される信号電圧と電源電圧とを比較し、電源電圧と信号電圧との間に所定の電圧差が発生した場合に、信号出力回路から出力される信号電圧が正常であることを示す信号を出力する。
これにより、電子回路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができる。このため、例えば、ＩＣ等の最低動作電源電圧仕様を低電圧化することが可能になる。

本発明の第１実施形態による電源電圧監視回路を示す概略構成図である。 信号出力回路の構成を示す図である。 バンドギャップレファレンス回路の例を示す図である。 第１実施形態における電源電圧監視回路の動作を示すタイミングチャートである。 アプリケーション回路の第１の例を示す図である。 アプリケーション回路の第２の例を示す図である。 本発明の第２実施形態による検出回路を示す概略構成図である。 第２実施形態における検出回路の動作を示すタイミングチャートである。 第３実施形態による検出回路を示す概略構成図である。 第３実施形態における検出回路の動作を示すタイミングチャートである。 第４実施形態による検出回路を示す概略構成図である。 第４実施形態における検出回路の動作を示すタイミングチャートである。 第５実施形態による検出回路を示す概略構成図である。 第５実施形態による低電源電圧検出回路を示す概略構成図である。 第５実施形態による低電源電圧検出回路の動作を示す図である。 第５実施形態における検出回路の動作を示すタイミングチャートである。 第６施形態による低電源電圧検出回路を示す概略構成図である。 第６実施形態による低電源電圧検出回路の動作を示す図である。 第７実施形態による検出回路を示す概略構成図である。 第７実施形態における検出回路の動作を示すタイミングチャートである。 第８実施形態による検出回路を示す概略構成図である。 第８実施形態における検出回路の動作を示すタイミングチャートである。

以下、本発明の実施形態について図面を参照して説明する。

（第１実施形態）
図１は、本発明の第１の実施形態による電源電圧監視回路を示す概略構成図である。
電源電圧監視回路５０は、信号出力回路１と、信号電圧監視回路４とで構成される。また、電源電圧監視回路５０の出力信号は、後続するアプリケーション回路６に出力される。また、信号出力回路１の出力信号もアプリケーション回路６において使用される場合もある。

電源電圧監視回路５０における信号出力回路１は、一定電流を供給する電流源回路２と、該電流源回路２からの電流を入力とするインピーダンス回路３とが直列に接続されて構成される。また、電流源回路２とインピーダンス回路３の回路接続点から信号電圧Ｖｓｉｇが出力される。

このインピーダンス回路３は、例えば、順方向にバイアスされ温度センサとして使用されるダイオード等で構成される。そして、電源の投入時において電源電圧ＶＤＤが所定の電圧に遷移するまでの間、すなわち電源電圧が低くインピーダンス回路３に供給される電流が少ない場合は、インピーダンス回路３は高インピーダンス状態を示し、信号電圧Ｖｓｉｇの電圧は電源電圧ＶＤＤになる。すなわち、電源電圧ＶＤＤが低い状態では、インピーダンス回路３から出力される信号電圧Ｖｓｉｇは、電源電圧ＶＤＤの増加と共に直線的に増加する（図４の信号電圧Ｖｓｉｇと電源電圧ＶＤＤを参照）。

そして、電源電圧ＶＤＤが増加し所定の電圧を超えた場合は、電流源回路２を通してインピーダンス回路３に流れる電流が増大するが、インピーダンス回路３に一定値以上の電流が流れると、インピーダンス回路３の両端の電圧は飽和特性を示し、一定の電圧(閾値電圧)となる。さらに、電源電圧が増加し、インピーダンス回路３に供給される電流が増加すると、インピーダンス回路３の両端の電圧は、前述の一定値から飽和特性を持って緩やかに単調増加する電圧となる。なお、インピーダンス回路３が温度センサ用のダイオード等で構成される場合には、前述の一定の電圧(閾値電圧)は温度依存性を示す電圧となる。このインピーダンス回路の詳細については、後述する。

上述のインピーダンス回路３から出力される信号電圧Ｖｓｉｇは、信号電圧監視回路４において電源電圧ＶＤＤと比較される際の基準電圧となる信号であり、前述のように、インピーダンス回路３が温度センサ用のダイオード等で構成される場合には、温度依存性を示す信号となる。

電源電圧監視回路５０における信号電圧監視回路４は、２つの入力端子（Ｔｉｐ、Ｔｉｎ）と出力端子Ｔｏを有する。信号電圧監視回路４は、入力される２つの信号の電位を比較し、その電位差が所定の値以上であるか否かを検出し、検出結果をローレベルまたはハイレベルの２値化された論理信号によって出力する。

信号電圧監視回路４の一形態としてオフセットコンパレータ５を示す。オフセットコンパレータ５は、バイアス電圧源５ａ及びコンパレータ５ｂを備える。バイアス電圧源５ａは、所定のバイアス電位Ｖｂを発生させて、入力端子Ｔｉｐの入力信号に対して電圧オフセットを設定する。コンパレータ５ｂは、入力される２つの信号の電位差を検出する。

オフセットコンパレータ５では、入力端子Ｔｉｎがバイアス電圧源５ａを介してコンパレータ５ｂの反転入力端に接続され、入力端子Ｔｉｐがコンパレータ５ｂの非反転入力端に接続され、コンパレータ５ｂの出力端が出力端子Ｔｏに接続される。

入力端子Ｔｉｎに入力される信号は、バイアス電圧源５ａによりバイアス電位Ｖｂ分だけ高い電位に変換され、コンパレータ５ｂに入力される。このような構成をとることにより、オフセットコンパレータ５は、入力端子Ｔｉｐに入力された信号が、入力端子Ｔｉｎに入力された信号の電圧より、所定の電圧（バイアス電位Ｖｂ）分だけ高くなった閾値電圧により比較される。

入力端子Ｔｉｐに入力される信号ＶＤＤの電位が、入力端子Ｔｉｎに入力される信号Ｖｓｉｇの電位にバイアス電位Ｖｂを加算した電圧より低い状態から高い状態に遷移すると出力信号Ｖｏｕｔが反転する。その出力信号Ｖｏｕｔは、入力端子Ｔｉｐに入力される信号ＶＤＤの電位が、入力端子Ｔｉｎに入力される信号Ｖｓｉｇの電位にバイアス電位Ｖｂを加算した電圧より低い状態では、ロ−レベルを示す。また、出力信号Ｖｏｕｔは、入力端子Ｔｉｐに入力される信号ＶＤＤの電位が、入力端子Ｔｉｎに入力される信号Ｖｓｉｇの電位にバイアス電位Ｖｂを加算した電圧より高い状態では、ハイレベルを示す。

信号電圧監視回路４の出力電圧Ｖｏｕｔは、後続するアプリケーション回路６に向けて出力される。アプリケーション回路６では、信号電圧監視回路４の出力電圧Ｖｏｕｔを入力し、該出力電圧Ｖｏｕｔがハイレベルに遷移したことを検出し、電源電圧が最低動作電源電圧を超えたことを検知する。また、信号出力回路１の信号出力Ｖｓｉｇも、例えば、温度センサの信号としてアプリケーション回路６に出力され、アプリケーション回路６において利用されることがある。

また、図２は、信号出力回路の構成例を示す図である。図２（Ａ）に示す例は、電流源回路２ａを、参照電流Ｉｒを生成するデプレッション型のＰＭＯＳトランジスタＱ１３と、カレントミラー回路を構成するＰＭＯＳトランジスタＱ１１，Ｑ１２とで構成している。また、インピーダンス回路３ａを、ゲートとドレインとを基準電位ＶＳＳに共通接続したＮＭＯＳトランジスタＱ１４で構成し、ＮＭＯＳトランジスタＱ１４をダイオード（温度検出用センサ）として用いる例を示している。

また、図２（Ｂ）は、バックバイアスをかけたデプレッション型のＰＭＯＳランジスタＱ１５により電流源回路２ｂを構成し、インピーダンス回路３ａを図２（Ａ）と同様に、ゲートとドレインとを基準電位ＶＳＳに共通接続したＮＭＯＳトランジスタＱ１４で構成した例を示している。

なお、インピーダンス回路１２ａは、図２（Ａ），（Ｂ）に示すＮＭＯＳトランジスタＱ１４に限定されず、電流源回路からの電流を入力とし、検出された物理量に応じた電圧信号を出力するセンサであればよい。例えば、図２（Ｃ）に示す温度検出用のダイオードＤをインピーダンス回路として使用することができる。また、図２（Ｄ）に示すＭＲ素子（磁気抵抗素子）をインピーダンス回路として使用することができる。さらに、図２（Ｅ）に示す、コレクタとベースを共通接地したバーポラトランジスタ素子Ｑ１５を温度センサとして使用することができる。

また、図３に示すような、バンドギャップレファレンス回路であってもよい。図３に示すバンドギャップレファレンス回路では、ゲートが共通接続される３つのＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３を有している。
また、ＰＭＯＳトランジスタＱ２１のドレインにエミッタが接続されると共に、コレクタとベースが基準電位ＶＳＳに共通接続されるバイポーラ型のＰＮＰトランジスタＱ３１と、ＰＭＯＳトランジスタＱ２２のドレインに抵抗Ｒ１を介してエミッタが接続されると共に、コレクタとベースが基準電位ＶＳＳに共通接続されるバイポーラトランジスタＱ３２を有している。

さらに、ＰＭＯＳトランジスタＱ２３のドレインに抵抗Ｒ２を介してエミッタが接続されると共に、コレクタとベースが基準電位ＶＳＳに共通接続されるバイポーラ型のＰＮＰトランジスタＱ３３を有している。ここで、トランジスタＱ３１，Ｑ３２はエミッタ面積が１対ｎ（ｎ≧１）の関係を有している。

また、トランジスタＱ３１のエミッタ側（回路点ａ）と、抵抗Ｒ１の回路点ｂとが演算増幅器Ａｍｐ１の入力端子にイマジナリーショート点として入力され、算増幅器Ａｍｐ１の出力端子は、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３のゲートに接続されている。これにより、前述の回路点ａと回路点ｂの電位が等しくなるようにＰＭＯＳトランジスタＱ２１とＱ２２に流れる電流が制御される。また、抵抗Ｒ１とＲ２は同じ温度係数を持つ抵抗が選択され、例えば、抵抗Ｒ１と抵抗Ｒ２の抵抗値が等しくなるように選定する。

この構成において、ＰＭＯＳトランジスタＱ２３が電流源回路となり、抵抗Ｒ２とトランジスタＱ３３がインピーダンス回路となるＰＴＡＴ回路が構成され、出力電圧ＰＴＡＴｏｕｔ（ＰＭＯＳトランジスタＱ２３のドレインの電圧）は、

「ＰＴＡＴｏｕｔ＝（Ｖｔ／Ｒ１）ｌｎ（Ｎ）、」
ここで、「Ｖｔ＝ＫＴ／ｑ、Ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子の電荷量」
で表され、出力電圧ＰＴＡＴｏｕｔは絶対温度Ｔに比例する電圧として出力される。

このように、図３に示すバンドギャップレファレンス回路は、電流源回路（ＰＭＯＳトランジスタＱ２３）と、インピーダンス回路（抵抗Ｒ２とバイポーラトランジスタＱ３３）を有しており、図１に示す信号出力回路１とすることができる。また、例えば、先行文献（特開２００１−１４７７２５）において示されるバンドギャップレファレンス回路も、同様に、図１に示す信号出力回路１として用いることができる。

上述したように、信号出力回路１は電流源回路とインピーダンス回路とで構成されるが、このインピーダンス回路は、電源の投入時において電源電圧ＶＤＤが所定の電圧に遷移するまでの間は、電源電圧の増加に従い直線的に増加すると共に、電源電圧が所定の電圧範囲を超えた場合に一定値の電圧、または該一定値から緩やかに単調増加する電圧を信号電圧として出力するインピーダンス回路であればよい。すなわち、インピーダンス回路は、図２に示した、トランジスタ、ダイオード、ＭＲセンサ等、図３に示したバンドギャップレファレンス回路に限らす、例えば、ツェナーダイオード（電源に抵抗を介して接続されるツェナーダイオード）等であってもよい。

図４は、第１実施形態における電源電圧監視回路の動作を示すタイミングチャートである。図４に示すタイミングチャートは、図１に示す信号電圧監視回路４のＡ点に入力される信号電圧Ｖｓｉｇ、Ｂ点に入力される電源電圧ＶＤＤ、およびＣ点から出力される出力信号Ｖｏｕｔの遷移状態を示している。

図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、信号出力回路１および信号電圧監視回路４に電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。同じ電源から電力が供給される信号出力回路１の出力である信号電圧Ｖｓｉｇは、電源電圧ＶＤＤが低い状態では、電流源回路２の働きにより出力電圧は電源電圧ＶＤＤになる。すなわち、信号電圧Ｖｓｉｇは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。

信号電圧監視回路４では、入力される信号の判定に一方の信号にオフセット電位を印加して比較することにより、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから出力信号がハイレベルとローレベルを交互に出力してばたつくような不安定な状態となることはない。このため信号Ｖｏｕｔは、ローレベルを示す。すなわち、時刻ｔ１から時刻ｔ２までの間は、信号電圧Ｖｓｉｇおよび電源電圧ＶＤＤは徐々に直線的に増加するが、信号電圧Ｖｓｉｇと電源電圧ＶＤＤの電位差が、オフセットコンパレータ５に付与されたオフセット電位よりも小さいため、信号Ｖｏｕｔは、ローレベルを示す。

電源投入後の最低動作電源電圧が供給されるまでの過渡状態においては、信号電圧監視回路４から出力される信号Ｖｏｕｔがローレベルに維持されるため、アプリケーション回路６では、例えば、信号Ｖｏｕｔがローレベルの場合に、例えば、自身を非活性状態に置き、不要な信号を出力しないようにできる。

時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。信号電圧監視回路４では、入力される信号電圧ＶＳｉｇと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の入力信号にはオフセット電位が印加されていることにより、信号Ｖｏｕｔは、ローレベルに確定している。アプリケーション回路６では、信号Ｖｏｕｔがローレベルに確定していることにより、例えば、自身を非活性状態に置き、不要な信号を出力しないようにできる。

時刻ｔ３では、信号Ｖ（Ａ）によって示される信号出力回路１から出力される信号電圧Ｖｓｉｇが所定の電圧に到達すると、インピーダンス回路３の飽和電圧特性により、一定の電圧が出力されるようになる。電源が出力する電源電圧ＶＤＤの電位は、継続的に上昇する。また、信号電圧Ｖｓｉｇと電源電圧ＶＤＤの電位差は、オフセットコンパレータ５に付与されたオフセット電位よりも小さいため信号Ｖｏｕｔは、ローレベルに維持されている。

時刻ｔ４では、信号出力回路１から出力される信号電圧Ｖｓｉｇと電源電圧ＶＤＤとに、所定の電位差、すなわち信号電圧監視回路４におけるオフセット電位の電圧以上の電位差が生じたことが、信号電圧監視回路４によって検出される。その検出によって、例えば、電源によって印加される電源電圧ＶＤＤが信号出力回路１およびアプリケーション回路６に動作可能な電源電圧が供給される状態に遷移したことが示される。

これにより、信号電圧監視回路４は、信号Ｖｏｕｔに出力していた出力信号のローレベル状態を解除し、ハイレベルに遷移させる。このハイレベルの電位は、電源電圧ＶＤＤの電位上昇にともなって上昇する。

時刻ｔ５では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、信号Ｖｏｕｔの上昇も止まり一定値を示す状態に遷移する。

以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源が出力する電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、信号Ｖｏｕｔに不要な検出信号が出力されることなく、ローレベルを確保できる。

また、図５は、図１に示すアプリケーション回路の第１の例を示す図であり、後段に接続されるアプリケーション回路の例として、ボルテージフォロワ回路６ａを例に挙げたものである。

図５に示す例は、信号出力回路１内のインピーダンス回路を、ＮＭＯＳトランジスタをダイオードとして使用し、温度センサとしてインピーダンス回路３ｂを構成した例である。また、ボルテージフォロワ回路６ａにおいて、信号出力回路１から出力される信号電圧Ｖｓｉｇと、信号電圧監視回路４からの出力信号Ｖｏｕｔの両方を利用する例である。

このボルテージフォロワ回路６ａは、カレントミラー負荷型作動入力段と、電流負荷型のソース接地利得段とで構成されるボルテージフォロワ回路であり、ＮＭＯＳトランジスタＱ４４のゲートに入力される入力信号Ｖ／Ｆ・ＲＥＦの電圧が、出力信号Ｖ／Ｆ・Ｏｕｔの電圧として出力される。

このボルテージフォロワ回路６ａにおいて、カレントミラー負荷型作動入力段は、ＰＭＯＳトランジスタＱ４１，Ｑ４２で構成されるカレントミラー回路と、作動信号がゲートに入力されるＮＭＯＳトランジスタＱ４３，Ｑ４４と、バイアス電流源となるＮＭＯＳトランジスタＱ４６，Ｑ４７とで構成されている。また、ＮＭＯＳトランジスタＱ４３のゲートは、ＰＭＯＳトランジスタＱ４５のドレインに接続され、ボルテージフォロワ回路が構成されている。ソース接地利得段は、ＰＭＯＳトランジスタＱ４５とＮＭＯＳトランジスタＱ４７とで構成されている。

上記構成において、ＮＭＯＳトランジスタＱ４６，Ｑ４７のゲートには、信号出力回路１から出力される信号電圧Ｖｓｉｇが入力される。すなわち、ボルテージフォロワ回路６ａにおけるバイアス電流は、信号電圧Ｖｓｉｇをゲートに受けるＮＭＯＳトランジスタＱ４６，Ｑ４７により、生成されるものとしている。

この構成により、電源電圧ＶＤＤが上昇し、信号出力回路１からの出力信号Ｖｓｉｇの電圧レベルが、ＮＭＯＳトランジスタＱ４６，Ｑ４７のゲート・ソース間の閾値を越えると、ボルテージフォロワ回路６ａ内のＮＭＯＳトランジスタＱ４６，Ｑ４７によりバイアス電流が生成され、ボルテージフォロワ回路６ａとしての動作を開始することができる。このように、信号出力回路１からの信号Ｖｓｉｇにより、ボルテージフォロワ回路６ａを直接に活性化させることができ、ボルテージフォロワ回路６ａにおける最低動作電源電圧の低電圧化を図ることができる。

また、この図５に示すボルテージフォロワ回路６ａにおいては、電源ＶＤＤが低下すると、信号電圧Ｖｓｉｇも低下するので、バイアス電流が低下することになり、ボルテージフォロワ回路６ａの動作ポイントが大きく想定から外れてしまうことが考えられる。このような場合、信号ＶｏｕｔによってＳＷ１，ＳＷ２をＯＮ／ＯＦＦ制御することにより、電流源Ｉｓ１，Ｉｓ２によりバイアス電流の低下を補うようなことが可能となる。なお、信号Ｖｏｕｔは、信号電圧監視回路４内のオフセットコンパレータ５の出力信号である。

また、図６は、図１に示すアプリケーション回路の第２の例を示す図であり、後段に接続されるアプリケーション回路の例として、コンパレータ回路６ｂを例に挙げたものである。

図６に示す例は、信号出力回路１内のインピーダンス回路を、ＮＭＯＳトランジスタをダイオードとして使用し、温度センサとしてインピーダンス回路３ｂを構成した例である。また、コンパレータ回路６ｂにおいて、信号出力回路１から出力される信号電圧Ｖｓｉｇと、信号電圧監視回路４からの出力信号Ｖｏｕｔの両方を利用する例である。

このコンパレータ回路６ｂは、図５に示すボルテージフォロワ回路６ａと同様な回路構成のものであり、同一の構成部分には同一の符号を付し、重複する説明は省略する。このコンパレータ回路６ｂでは、ＮＭＯＳトランジスタＱ４３，Ｑ４４のそれぞれのゲートに入力される信号Ｖｉｎ（１）の電圧と、Ｖｉｎ（２）と電圧とが比較され、比較結果が出力信号Ｃｏｍｐ・Ｏｕｔとして出力される。

この構成により、電源電圧ＶＤＤが上昇し、信号出力回路１から出力される信号電圧Ｖｓｉｇの電圧レベルが、ＮＭＯＳトランジスタＱ４６，Ｑ４７のゲート・ソース間の閾値を越えると、コンパレータ回路６ｂ内のＮＭＯＳトランジスタＱ４６，Ｑ４７によりバイアス電流が生成され、コンパレータ回路６ｂとしての動作を開始することができる。このように、信号出力回路１から出力される信号電圧Ｖｓｉｇにより、コンパレータ回路６ｂを直接に活性化させることができ、コンパレータ回路６ｂにおける最低動作電源電圧の低電圧化を図ることができる。

また、この図６に示すコンパレータ回路６ｂにおいては、電源電圧ＶＤＤが低下すると、信号電圧Ｖｓｉｇも低下するので、バイアス電流が低下することになり、コンパレータ回路６ｂの動作ポイントが大きく想定から外れてしまうことが考えられる。このような場合、ＶｏｕｔによってＳＷ１，ＳＷ２をＯＮ／ＯＦＦ制御することにより、電流源Ｉｓ１，Ｉｓ２によりバイアス電流の低下を補うようなことが可能となる。なお、信号Ｖｏｕｔは、信号電圧監視回路４内のオフセットコンパレータ５の出力信号である。

以上、本発明の第１実施形態について説明したが、図１に示す電源電圧監視回路５０において、前述の信号出力回路は信号出力回路１が相当し、前述の信号電圧監視回路は信号電圧監視回路４が相当する。また、前述のオフセット機能付の比較回路はオフセットコンパレータ５が相当し、前述の電流源回路は電流源回路２が相当し、インピーダンス回路はインピーダンス回路３が相当する。

そして、図１に示す電源電圧監視回路５０においては、温度センサ等の印加される電圧に対して飽和特性を示す信号電圧Ｖｓｉｇを出力する信号出力回路１と、電源電圧ＶＤＤと信号電圧Ｖｓｉｇとを比較し、電源電圧ＶＤＤと信号電圧Ｖｓｉｇとの間に所定の電圧差が発生した場合に、信号電圧Ｖｓｉｇが正常であることを示す信号Ｖｏｕｔを出力する信号電圧監視回路４と、を有して構成される。
これにより、電子回路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができる。また、電源電圧ＶＤＤが所定の電圧になることを持つことなく、例え、定格動作電圧よりもかなり低い電圧であっても、この電源電圧において回路動作を許可することが可能になる。

また、本発明の電源電圧監視回路５０においては、電源から電流源回路２を通して電流の供給を受けるインピーダンス回路３を有し、このインピーダンス回路３により、信号電圧Ｖｓｉｇを生成して出力する信号出力回路１と、信号出力回路１から出力される信号電圧Ｖｓｉｇと電源電圧ＶＤＤとを比較し、電源電圧ＶＤＤと信号電圧Ｖｓｉｇとの間に所定の電圧差が発生した場合に、電源電圧ＶＤＤが電子回路の最低動作電源電圧以上になったことを示す信号Ｖｏｕｔを出力する信号電圧監視回路４と、有して構成される。
これにより、電子回路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができるようになる。

また、本発明の電源電圧監視回路５０においては、インピーダンス回路３により、電源電圧ＶＤＤと比較される基準電圧として、さらには温度依存性を示す電圧として信号電圧Ｖｓｉｇを生成して出力する。
これにより、例えば、温度検出用のダイオード等の温度センサの検出信号を信号電圧Ｖｓｉｇとし、この信号電圧Ｖｓｉｇを電源電圧ＶＤＤと比較して、信号電圧Ｖｓｉｇが正常であること示す信号Ｖｏｕｔを出力することができる。

また、本発明の電源電圧監視回路５０においては、信号出力回路１は、電源の投入時に電源電圧ＶＤＤが所定の電圧になるまでは、電源電圧ＶＤＤの増加に従い増加する電圧を信号電圧Ｖｓｉｇとして出力すると共に、電源電圧ＶＤＤが所定の電圧を超えて増加する場合に、飽和特性を持って単調増加する電圧を信号電圧Ｖｓｉｇとして出力する。信号電圧監視回路４は、信号出力回路１から出力される信号電圧Ｖｓｉｇと電源電圧ＶＤＤとを比較し、電源電圧ＶＤＤと信号電圧Ｖｓｉｇとの間に所定の電圧差が発生した場合に、電源電圧ＶＤＤが電子回路における最低動作電源電圧以上になったことを示す信号Ｖｏｕｔを出力する。
これにより、電子化路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができるようになる。

また、本発明の電源電圧監視回路においては、信号電圧監視回路４は、オフセット電位が一方の入力に設定される比較器（オフセットコンパレータ５）を有し、この比較器（オフセットコンパレータ５）により信号出力回路１から出力される信号電圧Ｖｓｉｇと電源電圧ＶＤＤとを比較し、信号出力回路１から出力される信号電圧Ｖｓｉｇと電源電圧ＶＤＤの電位差がオフセット電位を満たす場合に電源電圧ＶＤＤが最低動作電源電圧を超えたことを示す信号Ｖｏｕｔを出力する。
これにより、信号出力回路からの信号とオフセット電位とを基に、電子回路における最低動作電源電圧を容易に検出することができる。

また、本発明の電源電圧監視回路５０においては、信号出力回路１は、電流源回路２とインピーダンス回路３とが直列に接続されて構成され、電流源回路２とインピーダンス回路３との回路接続点から信号電圧が出力される。
これにより、例えば、インピーダンス回路として順方向にバイアスされたダイード等を使用して信号出力回路１を容易に構成することができる。また、インピーダンス回路を温度センサ等で構成することができる。

また、本発明の電源電圧監視回路５０においては、インピーダンス回路３は、電流源回路２から出力される電流を入力とし、検出された物理量に応じた電圧信号を出力するセンサである。
これにより、センサからの出力信号を検出対象として、センサが安定して動作できる電源電圧のレベルを検出することができる。このため、センサが安定して動作できる電圧を電子回路の最低動作電源電圧とすることができ、電子回路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができるようになる。

また、本発明の電源電圧監視回路５０においては、インピーダンス回路３は、電流源回路２から出力される電流を入力とし、検出された温度に応じた電圧信号を出力する温度センサである。
これにより、温度センサからの出力信号を検出対象として、この温度センサが安定して動作できる電源電圧のレベルを検出することができる。このため、温度センサが安定して動作できる電圧を電子回路の最低動作電源電圧とすることができ、電子回路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができるようになる。

また、本発明の電子回路は、本発明の電源電圧監視回路を備えるので、これにより、電子回路における最低動作電源電圧の低電圧化を図り、電源電圧を効率的に利用することができるようになる。

（第２実施形態）
図７は、第２実施形態による検出回路を示す概略構成図である。この第２の実施の形態では、図１に示す第１の実施の形態の電源電圧監視回路の応用例であり、温度センサ等の信号を検出する検出回路の例を示したものである。

この図７に示す第２の実施の形態では、図１に示す信号出力回路１中のインピーダンス回路を、例えば、図２に示すようにダイオード等の温度センサとして構成し、この温度センサから信号される信号をＶｔｅｍｐとしたものである。すなわち、図１に示す信号出力回路１から出力される信号電圧Ｖｓｉｇを、温度センサの出力信号Ｖｔｅｍｐとしたものである。また、図１に示す信号電圧監視回路４を、図７に示す割込条件生成回路１０ａとして使用した例を示したものである。

なお、後述する第３実施形態から第８実施の形態において説明される検出回路、および第９実施形態のセンサ装置も、図１に示す本発明の電源電圧監視回路の応用例として示されるものである。また、図１の信号電圧監視回路４を構成するオフセットコンパレータ５が、第４実施形態から第７の実施形態における割込条件生成回路中のオフセットコンパレータ１１に相当するものである。

図７に示す検出回路１００は、割込条件生成回路１０ａ、割込条件受付回路２０ａ及びコンパレータ３０を備える。
検出回路１００における割込条件生成回路１０ａは、２つの入力端子（Ｔｉｐ、Ｔｉｎ）と出力端子Ｔｏを有する。割込条件生成回路１０ａは、入力される２つの信号の電位を比較し、その電位差が所定の値以上であるか否かを検出し、検出結果を２値化された論理信号によって出力する。

割込条件生成回路１０ａの一形態としてオフセットコンパレータ１１を示す。オフセットコンパレータ１１は、バイアス電圧源１１ｂ及びコンパレータ１１ｃを備える。バイアス電圧源１１ｂは、所定のバイアス電位Ｖｂを発生させて、入力される信号に発生させた電位分の電圧オフセットを設定する。コンパレータ１１ｃは、入力される２つの信号の電位差を検出する。
オフセットコンパレータ１１では、入力端子Ｔｉｎがバイアス電圧源１１ｂを介してコンパレータ１１ｃの反転入力端に接続され、入力端子Ｔｉｐがコンパレータ１１ｃの非反転入力端に接続され、コンパレータ１１ｃの出力端が出力端子Ｔｏに接続される。
入力端子Ｔｉｎに入力される信号は、バイアス電圧源１１ｂによりバイアス電位Ｖｂ分だけ高い電位に変換され、コンパレータ１１ｃに入力される。
このような構成をとることにより、オフセットコンパレータ１１は、入力端子Ｔｉｐに入力された信号の電圧が、入力端子Ｔｉｎに入力された信号の電圧より、所定の電圧（バイアス電位Ｖｂ）分だけ高くなった閾値電圧により比較される。入力端子Ｔｉｐに入力される信号の電位が、入力端子Ｔｉｎに入力される信号の電位にバイアス電位Ｖｂを加算した電圧より低い状態から高い状態に遷移すると出力信号が反転する。その出力信号は、前者の状態（バイアス電位Ｖｂを加算した電圧より低い状態）では、ローレベルを示す。
割込条件生成回路１０ａからは、オフセットコンパレータ１１の出力と同じ信号が出力される。

割込条件受付回路２０ａは、信号入力端子Ｉｎと制御入力端子Ｃｏｎｔと出力端子Ｏｕｔを有する。
割込条件受付回路２０ａの一形態として出力設定回路２１を示す。出力設定回路２１は、インバータ（反転回路）２１ａ及びＮＡＮＤ（反転論理積）ゲート２１ｂを備える。出力設定回路２１では、信号入力端子ＩｎがＮＡＮＤゲート２１ｂの一方の入力端に接続され、制御入力端子ＣｏｎｔがＮＡＮＤゲート２１ｂの他方の入力端に接続され、ＮＡＮＤゲート２１ｂの出力端がインバータ２１ａを介して出力端子Ｏｕｔに接続される。このような構成をとることにより、制御入力端子Ｃｏｎｔに入力される制御信号Ｓｃｏｎｔがローレベルの場合には、出力信号Ｖｏｕｔがローレベルに設定され、制御信号Ｓｃｏｎｔがローレベルの場合には、入力される信号Ｓｇと同じ論理を示す信号が出力信号Ｖｏｕｔに出力される。すなわち、割込条件受付回路２０ａは、制御信号として入力される割込信号による割込みが解除されるまで、入力される信号Ｓｇの出力を許可せずローレベルを示す所定の電圧を出力信号Ｖｏｕｔとして出力する。また、割込条件受付回路２０ａは、割込信号による割込みが解除されると、入力される信号Ｓｇの出力を許可して出力信号Ｖｏｕｔとして出力する。
コンパレータ３０は、入力される２つの信号の電位差を検出し、検出した電位差に基づいて判定した結果を２値化した論理信号で出力する。

次に、センサ回路を構成する検出回路１００の接続例を示す。検出回路１００には、検出回路１００を作動させる電源電圧ＶＤＤと、図示されないセンサ回路からの入力信号Ｖｔｅｍｐと、図示されない基準電源ＲＦから出力される基準電圧Ｖｒｅｆとが入力される。図示されないセンサ回路及び基準電源ＲＦは、電源に接続される電源端子に定電流源が接続され、その定電流源の負荷となるインピーダンス素子を介して接地電圧ＶＳＳに接続される。それぞれの出力は、定電流源とインピーダンス素子との接続点から出力される。よって、電源電圧ＶＤＤが低い状態では、これらの出力電圧は電流源の働きにより電源電圧になる。
割込条件生成回路１０ａにおける入力端子Ｔｉｐには、電源が接続され電源電圧ＶＤＤが入力される。また、入力端子Ｔｉｎには、図示されないセンサ回路の出力端が接続される。
コンパレータ３０における非反転入力端子には、基準電圧Ｖｒｅｆを出力する図示されない基準電源ＲＦが接続され、反転入力端子には、図示されないセンサ回路の出力端が接続される。
割込条件受付回路２０ａにおける入力端子Ｉｎにはコンパレータ３０の出力端が接続され、制御入力端子Ｃｏｎｔには割込条件生成回路１０ａの出力端子Ｔｏが接続され、出力端子Ｔｏが検出回路１００の出力端子に接続される。

このような構成による検出回路１００では、割込条件生成回路１０ａから出力される制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より低い場合にはローレベルを示す。また、割込条件生成回路１０ａから出力される制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より高い場合にはハイレベルを示す。
コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより低い場合にはハイレベルを示す。また、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより高い場合にはローレベルを示す。
割込条件受付回路２０ａの出力信号Ｖｏｕｔには、制御信号Ｓｃｏｎｔがローレベルの場合には、固定的にローレベルが出力され、制御信号Ｓｃｏｎｔがハイレベルの場合には、入力信号Ｖｔｅｍｐに応じて変化するコンパレータ３０からの出力信号Ｓｇが出力される。

図８は、第２実施形態における検出回路１００の動作を示すタイミングチャートの例である。図７のブロック図に示された点Ａ〜Ｈにしたがって、それらの点における各信号の遷移について説明する。
点Ａの波形は、センサ回路から入力され、検出回路１００が検出処理をする入力信号Ｖｔｅｍｐの電圧遷移を示す。点Ｂの波形は、検出回路１００に供給される電源電圧ＶＤＤの電圧遷移を示す。この電源電圧ＶＤＤは、検出回路１００並びに図７に図示されていない基準電源ＲＦ及びセンサ回路に供給されている電源電圧を示す。点Ｃの波形は、割込条件生成回路１０ａにおけるオフセットコンパレータ１１によって判定され、割込条件生成回路１０ａから出力された制御信号Ｓｃｏｎｔの電圧遷移を示す。この信号に基づいて、割込条件受付回路２０ａが制御される。点Ｆの波形は、基準電源ＲＦから出力される基準電圧Ｖｒｅｆの電圧遷移を示す。点Ｇの波形は、コンパレータ３０による判定結果である出力信号Ｓｇの電圧遷移を示す。この信号は、割込条件受付回路２０ａへの入力信号になる。点Ｈの波形は、割込条件受付回路２０ａの出力信号Ｖｏｕｔの電圧遷移を示す。このタイミングチャートに示される範囲では、センサ回路によって検出すべき事象は生じていない状態を示し、出力信号Ｖｏｕｔは、常時ローレベルを示す。

図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路１００並びに検出回路１００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。
その後、電源電圧ＶＤＤが徐々に上昇する。同じ電源から電力が供給されるセンサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧ＶＤＤになる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ａでは、入力される信号の判定に一方の信号にオフセット電位を印加して比較することにより、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから出力信号がハイレベルとローレベルを交互に出力してばたつくような不安定な状態となることはない。このため制御信号Ｓｃｏｎｔは、ローレベルを示す。

検出回路１００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態においては、コンパレータ３０の出力信号Ｓｇに不要な検出信号が出力されることがある。つまり、コンパレータ３０が備える入力信号判定回路が正常に動作するために必要な電源電圧に到達していないために、出力信号Ｓｇは、信号の状態を特定できない不定状態となる。
一方、割込条件受付回路２０ａは、電源電圧が所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、ローレベルが出力されていることにより、出力信号Ｖｏｕｔがローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ａでは、入力信号Ｖｔｅｍｐは電源電圧ＶＤＤの上昇にしたがって上昇するため、その電位差が小さな状態にある。一方の信号にはオフセット電位が印加されていることにより、出力される制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔがローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ３では、基準電源ＲＦから入力される基準電圧Ｖｒｅｆが所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇは、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。
時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ａにおけるオフセット電位の電圧以上の電位差が生じることを、割込条件生成回路１０ａによって検出される。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。割込条件生成回路１０ａでは、制御信号Ｓｃｏｎｔの割込み状態（ローレベル）を解除することにより、制御信号Ｓｃｏｎｔの電圧が電源電圧ＶＤＤの電位上昇にともなって上昇する。
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、制御信号Ｓｃｏｎｔの電圧上昇も止まり一定値を示す状態に遷移する。
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

（第３実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図９は、第３実施形態による検出回路を示す概略構成図である。図９に示す例では、図７に示す第２の実施の形態における割込条件生成回路１０ａ（図１に示す信号電圧監視回路４と同じ構成の回路）に代えて、ＰＯＣ（Power On Clear）回路１２を使用する例を示したものである。これは、後述する実施の形態の説明において、図９に示すＰＯＣ回路１２と、図７に示す割込条件生成回路１０ａとを併用して使用する場合があるため、ここでＰＯＣ回路１２を使用する検出回路の例について説明しておくものである。

図９に示す検出回路２００は、割込条件生成回路１０ｂ、割込条件受付回路２０ａ及びコンパレータ３０を備える。図７と同じ構成には同じ符号を付し、異なる構成について説明する。
検出回路２００における割込条件生成回路１０ｂは、電源投入時に所定時間の間、初期状態を保持する信号を出力する。割込条件生成回路１０ｂは、ＰＯＣ（Power On Clear）回路１２からなる。ＰＯＣ回路１２は、いわゆる電源投入初期化回路である。
ＰＯＣ回路１２は、直列に接続されたコンデンサ１２Ｃと抵抗１２Ｒは、電源（電源電圧ＶＤＤ）にコンデンサ１２Ｃの一端が接続され、基準となる電源（接地電圧ＶＳＳ）に抵抗１２Ｒの一端が接続される。コンデンサ１２Ｃと抵抗１２Ｒの接続点は、インバータ（ＮＯＴ回路）１２ａの入力端に接続され、インバータ１２ａが割込条件生成回路１０ｂの制御信号Ｓｃｏｎｔを出力する。
この割込条件生成回路１０ｂの出力は、割込条件受付回路２０ａの制御入力端子Ｃｏｎｔに接続される。

このような構成による検出回路２００では、割込条件生成回路１０ｂから出力される制御信号Ｓｃｏｎｔは、電源の投入後、所定の時間経過するまでローレベルを示し、所定の時間経過するとハイレベルを示す。
コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより低い場合にはハイレベルを示す。また、コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより高い場合にはローレベルを示す。
割込条件受付回路２０ａの出力信号Ｖｏｕｔは、制御信号Ｓｃｏｎｔがローレベルの場合には固定的にローレベルが出力され、制御信号Ｓｃｏｎｔがハイレベルの場合には入力信号Ｖｔｅｍｐに応じて変化するコンパレータ３０の出力信号Ｓｇが出力される。

図１０は、第３実施形態における検出回路の動作を示すタイミングチャートである。
図９のブロック図に示された点Ａ〜Ｈ、点Ｐ及び点Ｖｄにしたがって、それらの点における各信号の遷移について説明する。図８と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図８に示した検出回路１００は、検出回路２００と読み替える。
点の波形ＶＤＤは、ＰＯＣ回路１２の電源電圧ＶＤＤの電圧遷移を示す。点Ｖｄの波形は、ＰＯＣ回路１２におけるＣＲ回路の接合点Ｖｄの電圧遷移を示す。点Ｐの波形は、割込条件生成回路１０ｂにおけるＰＯＣ回路１２よって判定され、出力された制御信号Ｓｃｏｎｔの電圧遷移を示す。この信号に基づいて、割込条件受付回路２０ａが制御される。

図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路２００並びに検出回路２００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧になる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、電源電圧ＶＤＤを検出する。
コンデンサ１２Ｃと抵抗１２Ｒからなる時定数回路により、電源電圧ＶＤＤを入力としたステップ応答として同定される一次遅れの過度特性により点Ｖｄの電位が遷移する。電源投入に追従して点Ｖｄの電位が上昇するが、インバータ１２ａがまだ活性化されないことから制御信号Ｓｃｏｎｔはローレベルを示す。

検出回路２００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態にあり、コンパレータ３０の出力信号Ｓｇは、信号の状態を特定できない不定状態となる。
一方、割込条件受付回路２０ａは、電源電圧ＶＤＤが所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、ローレベルが出力されていることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電位がインバータ１２ａにおける閾値電位より高い状態を示す。インバータ１２ａの電源電圧が過度的に上昇するにつれインバータ１２ａの閾値電位も電源電圧の上昇に応じて上昇する。これにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ３では、基準電源ＲＦから入力される基準電圧Ｖｒｅｆが所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇは、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスとによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。
時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、制御信号Ｓｃｏｎｔの電位の上昇も止まり一定値を示す状態に遷移する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、電源電圧ＶＤＤが定電圧制御に遷移したことから、点Ｖｄの電位上昇が止まり降下に転じる。
時刻ｔ７では、割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電位がインバータ１２ａの閾値電圧以下に低下したことにより制御信号Ｓｃｏｎｔがハイレベルに遷移する。割込条件生成回路１０ｂは、制御信号Ｓｃｏｎｔに出力していた制御信号の割込み状態（ローレベル）を解除する。これにより、検出回路２００は、検出信号の出力が行える通常状態に遷移する。
以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

（第４実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図１１は、第４実施形態による検出回路を示す概略構成図である。
検出回路３００は、割込条件生成回路１０ｃ、割込条件受付回路２０ａ及びコンパレータ３０を備える。図７及び図９と同じ構成には同じ符号を付し、異なる構成について説明する。
検出回路３００において割込条件生成回路１０ｃは、オフセットコンパレータ１１、ＰＯＣ回路１３及びＲＳフリップフロップ１４を備える。
ＰＯＣ回路１３は、いわゆる電源投入初期化回路である。
ＰＯＣ回路１３は、直列に接続されたコンデンサ１３Ｃと抵抗１３Ｒは、電源の正極（電源電圧ＶＤＤ）にコンデンサ１３Ｃの一端が接続され、電源の負極（接地電圧ＶＳＳ）に抵抗１３Ｒの一端が接続される。コンデンサ１３Ｃと抵抗１３Ｒの接続点は、バッファ１３ｂの入力端に接続される。バッファ１３ｂは、入力される電圧（点Ｖｄの電圧）がバッファ１３ｂの閾値電圧（反転電圧）以上になると、出力する信号Ｓｐ’が電源電圧ＶＤＤによって示されるハイレベルになり、閾値電圧（反転電圧）以下になると、信号Ｓｐ’が基準電圧ＶＳＳによって示されるローレベルになる。バッファ１３ｂから出力される信号は、ＰＯＣ回路１３の出力信号となる。Ｖｄがバッファ１３ｂの反転電圧以上になると、信号Ｓｐ’が電源電圧ＶＤＤになり、反転電圧以下になると、信号Ｓｐ’が基準電圧ＶＳＳになる。バッファ１３ｂの閾値電圧は、電源電圧ＶＤＤの半分の電圧になる。
オフセットコンパレータ１１は、信号Ｓｃを出力する。信号Ｓｃは、実施形態における制御信号Ｓｃｏｎｔに相当する。
ＲＳフリップフロップ１４は、ＲＳ型フリップフロップを示す。

オフセットコンパレータ１１の出力端がＲＳフリップフロップ１４のセット入力端（Ｓ）に接続され、ＰＯＣ回路１３の出力端がＲＳフリップフロップ１４のリセット入力端（Ｒ）に接続され、ＲＳフリップフロップ１４の出力端が割込条件生成回路１０ｃの制御信号Ｓｃｏｎｔを出力する。ＲＳフリップフロップ１４は、セット入力端（Ｓ）及びリセット入力端（Ｒ）にハイレベルが入力された場合は、それぞれ出力信号をハイレベル（セット）及びローレベル（リセット）に設定し、ともにハイレベルが入力されるとリセット要求を優先させてローレベル（リセット）を設定する。

このような構成による検出回路３００では、割込条件生成回路１０ｃから出力される制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より低い場合にはローレベルを示す。また、制御信号Ｓｃｏｎｔは、電源電圧ＶＤＤが入力信号Ｖｔｅｍｐの電圧にバイアス電位Ｖｂ加算した電位より高い場合にはハイレベルを示す。
割込条件生成回路１０ｃから出力される制御信号Ｓｃｏｎｔは、電源の投入後、所定の時間経過するまでハイレベルを示し、所定の時間経過するとローレベルを示す。

コンパレータ３０の出力信号Ｓｇは、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより低い場合にはハイレベルを示す。また、入力信号Ｖｔｅｍｐの電圧が基準電圧Ｖｒｅｆより高い場合にはローレベルを示す。
割込条件受付回路２０ａの出力信号Ｖｏｕｔは、制御信号Ｓｃｏｎｔがローレベルの場合には固定的にローレベルが出力され、制御信号Ｓｃｏｎｔがハイレベルの場合には入力信号Ｖｔｅｍｐに応じて変化するコンパレータ３０の出力信号Ｓｇが出力される。

図１２は、第４実施形態における検出回路の動作を示すタイミングチャートである。
図１１のブロック図に示された点Ａ〜Ｈ及び点Ｐ’にしたがって、それらの点における各信号の遷移について説明する。図８及び図１０と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図８に示した検出回路１００及び図１０に示した検出回路２００は、検出回路３００と読み替える。
点Ｃの波形は、割込条件生成回路１０ｃにおけるオフセットコンパレータ１１から出力される信号Ｓｃの電圧遷移を示す。点Ｅの波形は、割込条件生成回路１０ｃにおけるＲＳフリップフロップ１４から出力される制御信号Ｓｃｏｎｔを示す。点Ｐ’の波形は、割込条件生成回路１０ｃにおけるＰＯＣ回路１３から出力される信号Ｓｐ’の電圧遷移を示す。

図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路３００並びに検出回路３００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧になる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
検出回路３００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態にあり、コンパレータ３０の出力信号Ｓｇは、信号の状態を特定できない不定状態となる。

割込条件生成回路１０ｃにおけるオフセットコンパレータ１１では、入力される信号の判定に一方の信号にオフセット電位を印加して比較することにより、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから不安定となることはない。このため信号Ｓｃは、ローレベルを示す。
ＰＯＣ回路１３では、電源電圧ＶＤＤを検出する。電源投入に追従して点Ｖｄの電位が上昇するが、バッファ１３ｂがまだ活性化されないことから信号Ｓｐ’はローレベルを示す。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にローレベルが入力されるが、まだ活性化されないことから制御信号Ｓｃｏｎｔは初期状態が保持されたローレベルが出力される。

一方、割込条件受付回路２０ａは、電源電圧が所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、ローレベルが出力されていることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｃにおけるオフセットコンパレータ１１では、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、信号Ｓｃは、ローレベルに確定している。ＰＯＣ回路１３では、点Ｖｄにおける信号の電圧がバッファ１３ｂにおける閾値電位より高い状態を示す。バッファ１３ｂの電源電圧ＶＤＤが過度的に上昇するにつれバッファ１３ｂの閾値電位も電源電圧ＶＤＤの上昇に応じて上昇する。これにより、信号Ｓｐ’は、ハイレベルを出力する。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にハイレベルが入力され、出力（Ｑ）端子には制御信号Ｓｃｏｎｔとしてローレベルが出力される。
センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。
割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ３では、によって示される基準電源ＲＦからの入力が所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇは、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。

時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ｃにおけるオフセット電位の電圧以上の電位差が生じることを、割込条件生成回路１０ｃにおけるオフセットコンパレータ１１が検出する。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。
オフセットコンパレータ１１は、信号Ｓｃにハイレベルを出力し、その電位は電源電圧ＶＤＤの電位上昇にともなって上昇する。
ＲＳフリップフロップ１４は、セット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にハイレベルが入力され、出力（Ｑ）端子にローレベルを出力する。
また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、信号Ｓｃのほか、他の信号の上昇も止まり一定値を示す状態に遷移する。割込条件生成回路１０ｂにおけるＰＯＣ回路１３による点Ｖｄでは、点Ｖｄにおける信号の電位が低下する。点Ｖｄにおける信号は、電源電圧ＶＤＤの半分の電圧を閾値電圧としてバッファ１３ｂによって判定され、信号Ｓｐ’にハイレベルが出力される。
割込条件生成回路１０ｃにおけるＲＳフリップフロップ１４は、入力信号には状態の変更がなくセット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にハイレベルが入力され、出力（Ｑ）端子にローレベルの出力を継続する。割込条件生成回路１０ｃは、制御信号Ｓｃｏｎｔの割込み状態（ローレベル）を継続させる。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ７では、割込条件生成回路１０ｂにおけるＰＯＣ回路１３による点Ｖｄでは、点Ｖｄにおける信号の電位がバッファ１３ｂの閾値電圧（電源電圧ＶＤＤの半分の電圧）以下に低下したことにより信号Ｓｐ’がローレベルに遷移する。
ＲＳフリップフロップ１４は、セット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にローレベルが入力され、出力（Ｑ）端子にはハイレベルが出力され、制御信号Ｓｃｏｎｔとして出力される。

割込条件生成回路１０ｃは、制御信号Ｓｃｏｎｔを割込み解除状態（ハイレベル）に設定する。これにより、検出回路３００は、検出信号の出力が行える通常状態に遷移し、割込条件受付回路２０ａの入力である出力信号Ｓｇが出力されるように切り換えられる。出力信号Ｓｇは、ローレベルであることから、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

（第５実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図１３は、第５実施形態による検出回路を示す概略構成図である。
検出回路４００は、割込条件生成回路１０ｄ、割込条件受付回路２０ａ及びコンパレータ３０を備える。図７及び図１１と同じ構成には同じ符号を付し、異なる構成について説明する。

検出回路４００において割込条件生成回路１０ｄは、オフセットコンパレータ１１、ＲＳフリップフロップ１４及び低電源電圧検出回路１５を備える。
低電源電圧検出回路１５は、電源電圧の低下検出を行う。
図１４は、低電源電圧検出回路１５の一例を示す概略構成図である。
図１４に示した低電源電圧検出回路１５は、トランジスタＱ１と定電流源Ｉ１を備える。
トランジスタＱ１は、Ｎチャネル電界効果型トランジスタ（ＮＭＯＳＦＥＴ）を示す。トランジスタＱ１は、ゲートが電源の正極（電源電圧ＶＤＤ）に接続され、ソースが電源の負極（接地電圧ＶＳＳ）に接続され、ドレインが片端が電源の正極に接続された定電流源Ｉ１に接続される。すなわち、トランジスタＱ１は、定電流源Ｉ１を負荷としたソース接地型増幅回路を構成する。

図１５は、図１４に示した低電源電圧検出回路１５の動作を示す図である。
図１５（ａ）は、横軸にトランジスタＱ１におけるゲート・ソース間電圧（ＶＧＳ）を示し、縦軸にドレイン電流（ＩＤ）を示し、トランジスタＱ１の増幅特性を示すグラフである。グラフの横軸における切片になるＶｔｈは、トランジスタＱ１のゲート・ソース間電圧の閾値電圧を示す。このグラフに示されるように、トランジスタＱ１のゲート・ソース間電圧ＶＧＳが所定の電圧Ｖα以下の状態では、トランジスタＱ１は飽和状態にならずに、定電流源Ｉ１に設定された定電流ｉ１を流すことができない。また、ゲート・ソース間電圧ＶＧＳが所定の電圧Ｖαを越えた状態では、トランジスタＱ１は飽和状態になる。

図１５（ｂ）は、この回路構成によって示される特性により、徐々に上昇する電源電圧ＶＤＤを印加したときの信号Ｓｄの変化を示すタイミングチャートである。
電源電圧ＶＤＤが、電圧Ｖαに到達するまで信号Ｓｄの電圧は、電圧ＶＤＤの変化にしたがって遷移する。電源電圧ＶＤＤが、電圧Ｖαに到達すると信号Ｓｄは、ローレベルを示す状態に遷移する。

図１３に戻り、割込条件生成回路１０ｄの接続を示す。
オフセットコンパレータ１１の出力端がＲＳフリップフロップ１４のセット入力端（Ｓ）に接続され、低電源電圧検出回路１５の出力端がＲＳフリップフロップ１４のリセット入力端（Ｒ）に接続され、ＲＳフリップフロップ１４の出力端が割込条件生成回路１０ｄの出力信号を出力する。

図１６は、第５実施形態における検出回路の動作を示すタイミングチャートである。
図１３のブロック図に示された点Ａ〜Ｈにしたがって、それらの点における各信号の遷移について説明する。図８、図１０及び図１４と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図８に示した検出回路１００、図１０に示した検出回路２００及び図１４に示した検出回路３００は、検出回路４００と読み替える。
点の波形Ｄは、低電源電圧検出回路１５から出力される信号Ｓｄを示す。

図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路４００並びに検出回路４００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧になる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
検出回路４００では、電源投入後の動作可能電源電圧が供給されるまでの過度状態にあり、コンパレータ３０の出力信号Ｓｇは、信号の状態を特定できない不定状態となる。

割込条件生成回路１０ｄにおけるオフセットコンパレータ１１では、入力される信号の判定に一方の信号にオフセット電位を印加して比較することにより、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから不安定となることはない。このため信号Ｓｃは、ローレベルを示す。
低電源電圧検出回路１５では、電源電圧が回路を構成する半導体素子（例えば、トランジスタＱ１及びＱ２）における閾値電位よりも低い状態にあり、信号Ｓｄは電源電圧の上昇と共に上昇する。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にローレベルが入力されるが、まだ活性化されないことから制御信号Ｓｃｏｎｔは初期状態が保持されたローレベルが出力される。

一方、割込条件受付回路２０ａは、電源電圧が所定の電圧に達するまで入力信号の出力を許可せず所定の電圧を出力信号Ｖｏｕｔとして出力する。出力信号Ｖｏｕｔとして出力される所定の電圧は、センサ回路において非検出状態（解除状態）を示す電圧が設定され、制御信号Ｓｃｏｎｔに応じて制御される。制御信号Ｓｃｏｎｔには、制御信号Ｓｃｏｎｔとしてローレベルが出力されていることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｄにおけるオフセットコンパレータ１１では、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、信号Ｓｃは、ローレベルに確定している。低電源電圧検出回路１５では、電源電圧が回路を構成する半導体素子（例えば、トランジスタＱ１及びＱ２）における閾値電位よりも高い状態になり、信号Ｓｄは電源電圧が所定の閾値電圧を超えたことから、ローレベルを出力する。ＲＳフリップフロップ１４は、セット（Ｓ）端子にローレベル、リセット（Ｒ）端子にローレベルが入力され、制御信号Ｓｃｏｎｔには、回路が活性化され入力信号の状態にしたがってローレベルが出力される。
センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤの上昇にしたがって徐々に上昇するため、その電位差が小さな状態にある。電位差が小さい２つの信号を比較して得られる出力信号Ｓｇは、信号の状態を特定できない不定状態が継続する。
割込条件受付回路２０ａでは、制御信号Ｓｃｏｎｔがローレベルに確定していることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ３では、によって示される基準電源ＲＦからの入力が所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。

基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すことから、出力信号Ｓｇの出力は、状態が定まらない不定状態から正しい判定結果が出力される状態に遷移する。また、制御信号Ｓｃｏｎｔによる制御が継続されることにより、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。

時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ｄにおけるオフセット電位の電圧以上の電位差が生じることを、割込条件生成回路１０ｄにおけるオフセットコンパレータ１１が検出する。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。
オフセットコンパレータ１１は、信号Ｓｃにハイレベルを出力し、電源電圧ＶＤＤの電位上昇にともなって上昇する。
ＲＳフリップフロップ１４は、セット（Ｓ）端子にハイレベル、リセット（Ｒ）端子にローレベルが入力され、出力を反転させハイレベルを出力する。
割込条件生成回路１０ｄは、制御信号Ｓｃｏｎｔの割込み状態（ローレベル）を解除する。これにより、検出回路４００は、検出信号の出力が行える通常状態に遷移する。

時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、電源電圧ＶＤＤが一定値を示すようになる。また、信号Ｓｃ並びに他信号も電源電圧の上昇にともなう電圧の上昇も止まり一定値を示す状態に遷移する。

以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

（第６実施形態）
図を参照し、形態の異なる低電源電圧検出回路の実施形態について示す。
図１７は、第６実施形態による低電源電圧検出回路を示す概略構成図である。
図１７に示した低電源電圧検出回路１５ｂは、トランジスタＱ１、Ｑ２と定電流源Ｉ１、Ｉ２を備える。
トランジスタＱ１とＱ２は、Ｎチャネル電界効果型トランジスタ（ＮＭＯＳＦＥＴ）を示す。トランジスタＱ２は、ゲートとドレインが電源の正極（電源電圧ＶＤＤ）に接続され、ソースが片端が電源の負極（設置電圧ＶＳＳ）に接続された定電流源Ｉ２に接続される。
トランジスタＱ１は、ゲートがトランジスタＱ２のソースに接続され、ソースが接地電圧ＶＳＳに接続され、ドレインが片端が電源の正極に接続された定電流源Ｉ１に接続される。すなわち、トランジスタＱ１とＱ２は、多段接続された増幅回路を形成し、定電流源Ｉ１を負荷としたソース接地型増幅回路を出力段とした構成になる。

図１８は、第６実施形態による低電源電圧検出回路の動作を示す図である。
図１８（ａ）は、横軸にトランジスタＱ１（Ｑ２）におけるゲート・ソース間電圧（ＶＧＳ）を示し、縦軸にドレイン電流（ＩＤ）を示し、トランジスタＱ１（Ｑ２）の増幅特性を示すグラフである。グラフ横軸の切片になるＶｔｈは、トランジスタＱ１（Ｑ２）のゲート・ソース間電圧ＶＧＳの閾値電圧を示す。このグラフに示されるように、トランジスタＱ１（Ｑ２）のゲート・ソース間電圧ＶＧＳが所定の電圧Ｖα以下の状態では、設定された定電流Ｉ１を流すことができないトランジスタＱ１（Ｑ２）はオフ（遮断）状態になる。また、ゲート・ソース間電圧ＶＧＳが所定の電圧Ｖαを越えた状態では、トランジスタＱ１（Ｑ２）はオン（導通）状態になる。なお、トランジスタＱ１とＱ２は、特性が異なるものを選定しても良い。

図１８（ｂ）は、この回路構成によって示される特性により、徐々に上昇する電源電圧ＶＤＤを印加したときの信号Ｓｄの変化を示すタイミングチャートである。
電源電圧ＶＤＤが、電圧（２×Ｖα）に到達するまで信号Ｓｄの電圧は、電源電圧ＶＤＤの変化にしたがって遷移する。電源電圧ＶＤＤが、電圧（２×Ｖα）に到達すると信号Ｓｄは、ローレベルを示す状態に遷移する。
トランジスタＱ１とＱ２を多段に接続された構成にしたことで、低電源検出電圧の閾値電圧をトランジスタ１段の場合の倍の電圧にすることができる。

（第７実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図１９は、第７実施形態による検出回路を示す概略構成図である。
検出回路５００は、割込条件生成回路１０ａ、割込条件受付回路２０ｂ及びコンパレータ３０を備える。図７と同じ構成には同じ符号を付し、異なる構成について説明する。
検出回路５００における割込条件受付回路２０ｂは、選択回路２２を備える。
選択回路２２は、入力される制御信号に連動するスイッチ２２ａ及び２２ｂを備える。
スイッチ２２ａ及びスイッチ２２ｂは、入力端（Ｉｎ１、Ｉｎ２）に対応して設けられる出力端（Ｏｕｔ１、Ｏｕｔ２）との間にそれぞれ接続され、制御信号入力端子Ｃｏｎｔに制御信号Ｓｃｏｎｔとして入力される割込み信号に応じて、所定の電圧を出力するか入力端に入力された入力信号を出力するかを選択し切り換える。スイッチ２２ａ及びスイッチ２２ｂから出力される所定の電圧は、スイッチ２２ｂから出力される電圧（Ｖ＋）よりスイッチ２２ａから出力される電圧（Ｖ−）のほうが低く設定される。すなわち、割込条件受付回路２０ｂは、制御信号として入力される割込信号による割込みが解除されるまで入力信号の出力を許可せず、スイッチ２２ａ及びスイッチ２２ｂを介して出力する所定の電圧を出力信号として出力する。また、割込条件受付回路２０ａは、割込信号による割込みが解除されると入力信号の出力を許可して出力信号として出力する。
次に、検出回路５００の接続を示す。
検出回路５００には、検出回路５００を作動させる電源と、図示されないセンサ回路からの入力信号Ｖｔｅｍｐと、図示されない基準電源ＲＦから出力される基準電圧Ｖｒｅｆとが入力される。
割込条件生成回路１０ａにおける入力端子Ｔｉｐには、電源の正極に接続され電圧ＶＤＤが印加される。また、入力端子Ｔｉｎには、図示されないセンサ回路の出力端が接続される。
割込条件受付回路２０ｂにおける入力端子Ｉｎ１には基準電圧Ｖｒｅｆを出力する図示されない基準電源ＲＦが接続され、入力端子Ｉｎ２には図示されないセンサ回路の出力端が接続され、制御入力端子Ｃｏｎｔには割込条件生成回路１０ａの出力端が接続される。
コンパレータ３０における非反転入力端子には、割込条件受付回路２０ｂにおける出力端子Ｏｏｔ１が接続され、反転入力端子には、割込条件受付回路２０ｂにおける出力端子Ｏｕｔ２が接続される。

図２０は、第７実施形態における検出回路の動作を示すタイミングチャートである。
図１９のブロック図に示された点Ａ〜Ｇ’にしたがって、それらの点における各信号の遷移について説明する。図８と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図８に示した検出回路１００は、検出回路５００と読み替える。
点の波形Ａ’は、割込条件受付回路２０ｂにおける点Ａ’に出力する信号Ｓａ’の電圧遷移を示す。信号Ｓａ’には、センサ回路から入力された入力信号Ｖｔｅｍｐと同じ信号、又は、予め定められた所定の電圧のいずれかが出力される。
点の波形Ｆ’は、割込条件受付回路２０ｂにおける点Ｆ’ に出力する信号Ｓｆ’の電圧遷移を示す。信号Ｓｆ’には、検出回路５００に供給される基準電源ＲＦから出力される基準電圧Ｖｒｅｆ、又は、予め定められた所定の電圧のいずれかが出力される。
点の波形Ｇ’は、コンパレータ３０によって判定され、検出回路５００の出力信号Ｖｏｕｔになる。このタイミングチャートに示される範囲では、センサ回路によって検出すべき事象は生じていない状態を示し、出力信号Ｖｏｕｔは、常時ローレベルを示す。

図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路５００並びに検出回路５００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧ＶＤＤになる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ａでは、入力される信号の判定に一方の信号にオフセット電位を印加して比較する。これにより、割込条件生成回路１０ａでは、入力される信号の電位差が小さな場合でもオフセットされた電位によって比較判定された結果が出力されることから不安定となることはない。このため制御信号Ｓｃｏｎｔは、ローレベルを示す。

一方、割込条件受付回路２０ｂの信号が入力されるコンパレータ３０では、電源電圧ＶＤＤが所定の電圧に達するまで出力信号Ｖｏｕｔを非検出状態（解除状態）を示すように確定させる処理が施される。解除状態を示すように確定させる処理は、制御信号Ｓｃｏｎｔによって制御される。制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂは、出力端（Ｏｕｔ１、Ｏｕｔ２）から信号Ｓｆ’と信号Ｓａ’によって示される所定の電圧を出力する。割込条件受付回路２０ｂは、信号Ｓｆ’には接地電位ＶＳＳ近傍の電圧（Ｖ-）を、信号Ｓａ’には電源電圧ＶＤＤに応じて上昇する電圧（Ｖ+）を出力する。
これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。
時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ａでは、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ３では、基準電圧Ｖｒｅｆによって示される基準電源ＲＦからの入力が所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すようになる。
前述の時刻ｔ２からの状態と同様に割込条件生成回路１０ａでは、入力信号Ｖｔｅｍｐと電源電圧ＶＤＤの電位差が小さな状態にあるが、一方の信号にはオフセット電位が印加されていることにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路の出力、すなわち入力信号Ｖｔｅｍｐは電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。そして、センサ回路が備える定電流回路が供給する電流とセンサ回路のインピーダンスによって定まる入力信号Ｖｔｅｍｐの電圧値より、電源電圧ＶＤＤの方が高くなったことにより、センサ回路からの入力信号Ｖｔｅｍｐによる変化が検出できるようになる。

時刻ｔ５では、センサ回路からの入力信号Ｖｔｅｍｐと電源電圧ＶＤＤとに、所定の電位差、すなわち割込条件生成回路１０ｂにおけるオフセット電位の電圧（バイアス電圧Ｖｂ）以上の電位差が生じることを、割込条件生成回路１０ｂによって検出される。その検出によって、電源電圧ＶＤＤがセンサ回路に動作可能な電源電圧が供給される状態に遷移したことが示される。割込条件生成回路１０ｂでは、制御信号Ｓｃｏｎｔが割込み解除状態（ハイレベル）に設定され、制御信号Ｓｃｏｎｔの電圧は電源電圧ＶＤＤの電位上昇にともなって上昇する。
制御信号Ｓｃｏｎｔが割込み解除状態（ハイレベル）に設定されたことにより、割込条件受付回路２０ｂは、入力端に入力された入力信号を出力するように切り換える。割込条件受付回路２０ｂは、信号Ｓａ’には入力された入力信号Ｖｔｅｍｐを出力し、信号Ｓｆ’には入力された基準電圧Ｖｒｅｆを出力する。

時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、一定値を示すようになる。また、制御信号Ｓｃｏｎｔの電圧上昇も止まり一定値を示す状態に遷移する。

以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔに不要な検出信号が出力されることなく、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

（第８実施形態）
図を参照し、形態の異なる検出回路の実施形態について示す。
図２１は、第８実施形態による検出回路を示す概略構成図である。
検出回路６００は、割込条件生成回路１０ｂ、割込条件受付回路２０ｂ及びコンパレータ３０を備える。図７、図９及び図１９と同じ構成には同じ符号を付している。

次に、検出回路６００の接続を示す。
検出回路６００には、検出回路６００を作動させる電源と、図示されないセンサ回路からの入力信号Ｖｔｅｍｐと、図示されない基準電源ＲＦから出力される基準電圧Ｖｒｅｆとが入力される。
割込条件受付回路２０ｂにおける入力端子Ｉｎ１には、基準電圧Ｖｒｅｆを出力する図示されない電源の正極（電源電圧ＶＤＤ）が接続され、入力端子Ｉｎ２には、図示されないセンサ回路の出力端が接続され、制御入力端子Ｃｏｎｔには、割込条件生成回路１０ｂの出力端が接続される。
コンパレータ３０における非反転入力端子には、割込条件受付回路２０ｂにおける出力端子ＯＵＴ１が接続され、反転入力端子には、割込条件受付回路２０ｂにおける出力端子ＯＵＴ１が接続される。

図２２は、第８実施形態における検出回路の動作を示すタイミングチャートである。
図２１のブロック図に示された点Ａ〜Ｇ’及び点Ｐにしたがって、それらの点における各信号の遷移について説明する。図８、図１０及び図２０と同じ信号、時刻には同じ符号を付し、異なる信号、時刻を中心に説明する。図７に示した検出回路１００、図９に示した検出回路２００及び図１９に示した検出回路５００は、検出回路６００と読み替える。

図に示される初期状態では、電源は未投入の状態であり、それぞれの回路において電荷の充電などもなく、各信号とも無信号の状態を示している。
時刻ｔ１において、検出回路６００並びに検出回路６００に接続されているセンサ回路及び基準電源ＲＦに対し、電源が投入される。その後、電源電圧ＶＤＤが徐々に上昇する。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが低い状態では、電流源の働きによりこれらの出力電圧は電源電圧ＶＤＤになる。入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆは、電源電圧ＶＤＤの上昇に応じて同様の変化特性を示して徐々に上昇する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、電源電圧ＶＤＤを検出する。
コンデンサ１２Ｃと抵抗１２Ｒからなる時定数回路により、電源電圧ＶＤＤを入力としたステップ応答として同定される一次遅れの過度特性により点Ｖｄの電位が遷移する。電源投入に追従して電源電圧ＶＤＤが上昇するが、インバータ１２ａがまだ活性化されないことから制御信号Ｓｃｏｎｔはローレベルを示す。

一方、割込条件受付回路２０ｂの信号が入力されるコンパレータ３０では、電源電圧ＶＤＤが所定の電圧に達するまで出力信号Ｖｏｕｔを非検出状態（解除状態）を示すように確定させる処理が施される。解除状態を示すように確定させる処理は、制御信号Ｓｃｏｎｔによって制御される。制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂは、出力端（Ｏｕｔ１、Ｏｕｔ２）から信号Ｓｆ’と信号Ｓａ’によって示される所定の電圧を出力する。信号Ｓｆ’には接地電位ＶＳＳ近傍の電圧（Ｖ-）を、信号Ｓａ’には電源電圧ＶＤＤに応じて上昇する電圧（Ｖ+）を出力する。
これにより、コンパレータ３０の出力信号Ｖｏｕｔには、ローレベルが出力され、不要な検出状態を示す信号が出力されずに解除状態を示す信号を出力する。

時刻ｔ２では、電源電圧ＶＤＤが上昇し、それぞれの回路が動作可能な状態に遷移する。
割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電圧がインバータ１２ａにおける閾値電位より高い状態を示す。インバータ１２ａの電源電圧ＶＤＤが過度的に上昇するにつれインバータ１２ａの閾値電位も電源電圧ＶＤＤの上昇に応じて上昇する。これにより、制御信号Ｓｃｏｎｔは、ローレベルに確定している。センサ回路及び基準電源ＲＦの出力である入力信号Ｖｔｅｍｐ及び基準電圧Ｖｒｅｆも電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ３では、基準電源ＲＦから入力される基準電圧Ｖｒｅｆが所定の電圧に到達すると定電圧制御され、一定の電圧が入力されるようになる。電源電圧ＶＤＤ及びセンサ回路からの入力信号Ｖｔｅｍｐの電位は、継続的に上昇する。
基準電圧Ｖｒｅｆが所定の電圧を示すようになり、基準電圧Ｖｒｅｆは入力信号Ｖｔｅｍｐより低い電位を示すようになる。
前述の時刻ｔ２からの状態と同様に割込条件生成回路１０ｂにおける状態の変化はなく、制御信号Ｓｃｏｎｔにはローレベルが出力されている。センサ回路の出力、すなわち入力信号Ｖｔｅｍｐは電源電圧ＶＤＤが上昇するのにしたがって徐々に上昇する。
制御信号Ｓｃｏｎｔがローレベルであることにより、割込条件受付回路２０ｂ並びにコンパレータ３０では、時刻ｔ１からの状態が継続する。これにより、コンパレータ３０の出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

時刻ｔ４では、センサ回路からの入力信号Ｖｔｅｍｐは、所定の検出状態を示す定常動作状態に遷移する。これにより、センサ回路が検出する状態によって入力信号Ｖｔｅｍｐは変化することになり、これまで継続していた電源電圧ＶＤＤの上昇にともなう上昇は停止する。

時刻ｔ６では、電源電圧ＶＤＤが所定の動作可能電源電圧に達して上昇が止まり、一定値を示すようになる。また、制御信号Ｓｃｏｎｔの上昇も止まり一定値を示す状態に遷移する。割込条件生成回路１０ｂにおけるＰＯＣ回路１２では、点Ｖｄの電位上昇が止まり降下に転じる。

時刻ｔ７では、割込条件生成回路１０ｂにおけるＰＯＣ回路１２による点Ｖｄの電位がインバータ１２ａの閾値電圧以下に低下したことにより制御信号Ｓｃｏｎｔがハイレベルに遷移する。割込条件生成回路１０ｂは、制御信号Ｓｃｏｎｔに出力していた制御信号の割込み状態（ローレベル）を解除し、割込み解除状態を示すハイレベルを出力する。
割込条件受付回路２０ｂからの信号が入力されるコンパレータ３０では、割込条件受付回路２０ｂに入力された信号が、割込条件受付回路２０ｂを経由して入力される。電源電圧ＶＤＤが所定の電圧に達するまで出力信号Ｖｏｕｔを解除状態を示すように確定させる処理が施される。解除状態を示すように確定させる処理は、制御信号Ｓｃｏｎｔとして入力される制御信号Ｓｃｏｎｔによって制御される。
制御信号Ｓｃｏｎｔがハイレベルであることにより、割込条件受付回路２０ｂは、出力端（Ｏｕｔ１、Ｏｕｔ２）から信号Ｓｆ’と信号Ｓａ’を出力し、その信号は基準電圧Ｖｒｅｆと入力信号Ｖｔｅｍｐによる信号になる。
これにより、検出回路６００は、検出信号の出力が行える通常状態に遷移する。

以上に示したように電源が投入されたことにより各信号の状態が遷移する。電源電圧ＶＤＤが所定の動作可能電源電圧に達するまで、出力信号Ｖｏｕｔはローレベルに確保され、不要な検出状態を示す信号が出力されることはない。

（実施形態９）
実施形態１から実施形態７に示した検出回路（検出回路１００から検出回路６００）は、センサ９００と組み合わせることにより、所望のセンサ装置を構成することができる。
センサ９００として適応できる各種センサの例として、温度センサ、ＭＲセンサ、ＢＧＲセンサなどを上げることができる。
センサ９００は、電源の正極（電源電圧ＶＤＤ）に接続された定電流回路と、定電流回路の負荷になるインピーダンス回路とを組み合わせて構成することができる。インピーダンス回路は、それぞれのセンサの目的により、検出した現象の大きさに応じてインピーダンスが変化する素子を選定する。
これにより、電源投入後の動作において、電源投入によって出力信号に誤った検出信号を送出することなく信頼性の高いセンサ装置を構成することが可能となる。

従来の検出回路及びセンサ装置では、自ら動作可能状態を外部に伝えられる構成を有していないものが一般的である。そのような検出回路及びセンサ装置が、有していた電源電圧監視回路では、電源電圧ＶＤＤを効率的に使用できず、最低動作電圧を低くすることを阻害するものであった。本発明を適応することにより、上記の課題も解決することができる。

以上、本発明の実施の形態について説明したが、本発明の電源電圧監視回路、この電源電圧監視回路の応用例である検出回路、センサ装置、および電子回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１ 信号出力回路
２ 電流源回路
３，３ａ，３ｂ インピーダンス回路
４ 信号電圧監視回路
５ オフセットコンパレータ
５ａ バイアス電圧源
５ｂ コンパレータ
６ アプリケーション回路
６ａ ボルテージフォロワ回路、
６ｂ コンパレータ回路
５０ 電源電圧監視回路
１００ 検出回路
１０ａ 割込条件生成回路
１１ オフセットコンパレータ
１１ｂ バイアス電圧源
１１ｃ コンパレータ
２０ａ 割込条件受付回路
２１ 出力設定回路
２１ａ インバータ
２１ｂ ＮＡＮＤゲート
３０ コンパレータ

Claims (12)

1. 電子回路に供給される電源電圧を監視する電源電圧監視回路であって、
   前記電源電圧の増加に対して飽和特性を示す信号電圧を出力する信号出力回路と、
   前記電源電圧そのものと、予め設定された設定電圧を前記信号電圧に加算した加算電圧とを比較し、当該電源電圧が前記加算電圧を超えた場合に、前記信号電圧が正常であることを示す信号を出力する信号電圧監視回路と、
   を備えることを特徴とする電源電圧監視回路。
2. 前記信号電圧監視回路が、
   前記電子回路に供給される前記電源電圧の配線が一方の入力端子に接続され、前記信号出力回路から出力される前記信号電圧の配線が他方の入力端子に接続されたコンパレータから構成され、
   前記コンパレータが、
   前記他方の入力端子に、前記信号電圧に予め設定された前記設定電圧を加算して前記加算電圧を生成する回路を有し、前記電源電圧と前記加算電圧とを比較し、当該電源電圧が前記加算電圧を超えた場合に、前記信号電圧が正常であることを示す信号を出力する
   ことを特徴とする請求項１に記載の電源電圧監視回路。
3. 前記設定電圧が、
   前記信号出力回路が動作可能となる前記電源電圧と、この動作可能となる前記電源電圧が供給された際に前記信号出力回路が出力する前記信号電圧との差分電圧であることを特徴とする請求項１または請求項２に記載の電源電圧監視回路。
4. コンデンサの一端と抵抗の一端とが接続され、前記コンデンサの他端が前記電源電圧の配線に接続され、前記抵抗の他端が接地された直列回路と、
   前記コンデンサの一端と前記抵抗の一端との接続点の電圧である検出電圧が入力され、前記検出電圧と予め設定された閾値電圧とを比較し、前記電源電圧が前記電子回路を動作可能であるか否かを示す動作可能信号を出力する電圧監視部と、
   前記動作可能信号がリセット端子に入力され、前記信号電圧が正常であることを示す信号がセット端子に入力され、出力端子から前記信号が正常な検出状態であることを示す検出信号を出力するラッチ部と
   をさらに有することを特徴とする請求項１から請求項３のいずれか１項に記載の電源電圧監視回路。
5. 前記信号出力回路は、
   電源から電流源回路を通して電流の供給を受けるインピーダンス回路を有し、前記インピーダンス回路により前記信号電圧を生成して出力し、
   前記信号電圧監視回路は、
   前記電圧差が前記設定電圧を超えた場合に、前記電源電圧が前記電子回路の最低動作電源電圧以上になったことを示す信号を出力する、
   ことを特徴とする請求項１から請求項４のいずれか１項に記載の電源電圧監視回路。
6. 前記インピーダンス回路は、
   前記電源電圧と比較される基準電圧として、さらには温度依存性を示す電圧として前記信号電圧を生成して出力すること、
   を特徴とする請求項５に記載の電源電圧監視回路。
7. 前記信号出力回路は、
   前記電源の投入時において、前記電源電圧が所定の電圧に遷移するまでの間は、前記電源電圧の増加に従い増加する前記信号電圧を出力すると共に、前記電源電圧が前記所定の電圧を超えて増加する場合に、飽和特性を持って単調増加する電圧を前記信号電圧として出力し、
   前記信号電圧監視回路は、
   前記信号出力回路から出力される前記信号電圧と前記電源電圧とを比較し、前記電圧差が前記設定電圧を超えた場合に、前記電源電圧が前記電子回路の最低動作電源電圧を超えたことを示す信号を出力すること、
   を特徴とする請求項１から請求項６のいずれか１項に記載の電源電圧監視回路。
8. 前記信号電圧監視回路は、
   前記設定電圧である予め定められるオフセット電位を、一方の入力端子に入力される信号の電圧に加えるオフセット機能を有し、
   前記一方の入力端子に前記信号電圧を入力し、他方の入力端子に前記電源電圧を入力し、前記電源電圧の電圧値が前記オフセット電位が加えられた前記信号電圧の電圧値を超えた場合に、前記電源電圧が前記電子回路の最低動作電源電圧以上になったことを示す信号を出力する比較回路を
   備えることを特徴とする請求項１から請求項７のいずれか１項に記載の電源電圧監視回路。
9. 前記信号出力回路は、
   前記電流源回路と前記インピーダンス回路とが直列に接続されて構成され、
   前記電流源回路と前記インピーダンス回路との回路接続点から前記信号電圧が出力されること
   を特徴とする請求項５から請求項８のいずれか１項に記載の電源電圧監視回路。
10. 前記インピーダンス回路は、
    前記電流源回路から出力される電流を入力とし、
    検出された物理量に応じた電圧信号を、前記信号電圧として出力するセンサであること を特徴とする請求項９に記載の電源電圧監視回路。
11. 前記センサは、温度を検出する温度センサであること
    を特徴とする請求項１０に記載の電源電圧監視回路。
12. 請求項１から請求項１１のいずれか１項に記載の電源電圧監視回路を備えることを特徴とする電子回路。

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