JPH04181810A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04181810A JPH04181810A JP31223590A JP31223590A JPH04181810A JP H04181810 A JPH04181810 A JP H04181810A JP 31223590 A JP31223590 A JP 31223590A JP 31223590 A JP31223590 A JP 31223590A JP H04181810 A JPH04181810 A JP H04181810A
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- Japan
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- power supply
- logic section
- reset
- power
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
- 108010034596 procollagen Type III-N-terminal peptide Proteins 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアナログとロジックの混成回路における電源
投入リセットに関するものである。
投入リセットに関するものである。
第２図は例えば従来の電源投入リセットを掛けるための
半導体装置の回路図で、図において、Ｑｌ、 Ｑ２はＰ
ＮＰＩ−ヲンジスタ、Ｑ、３．Ｑ４はＮＰＮ）フンジス
タで、Ｑｌ、Ｑ２およびＱ３．Ｑ４によりコンパレータ
を構成している。 ＤＩはダイオードで、このダイオー
ドＤ１と抵抗Ｒ１によりＰＮＰ ）ランジスタＱ１のベ
ース電位を一定に保っている。Ｒ２，Ｒ３はＰＮＰトラ
ンジスターのベース電位を設定するための抵抗である。
半導体装置の回路図で、図において、Ｑｌ、 Ｑ２はＰ
ＮＰＩ−ヲンジスタ、Ｑ、３．Ｑ４はＮＰＮ）フンジス
タで、Ｑｌ、Ｑ２およびＱ３．Ｑ４によりコンパレータ
を構成している。 ＤＩはダイオードで、このダイオー
ドＤ１と抵抗Ｒ１によりＰＮＰ ）ランジスタＱ１のベ
ース電位を一定に保っている。Ｒ２，Ｒ３はＰＮＰトラ
ンジスターのベース電位を設定するための抵抗である。
Ｖｃｃは電源、（１１，（２）はそれぞれ定電流源であ
る。
る。
次に動作について説明する。ＰＮＰ）フンジスタＱ１の
ベース電位はダイオードＤ１および抵抗ＲＩＫよって決
まる。ダイオードＤＩのＶＢＥは常に一定であり、抵抗
Ｒ１に流れる電流も一定であるから、ＰＮＰトヲンジス
タＱ１のベース電位は常に一定である。以下、ＰＮＰ）
フンジスタＱ１のベース電位をＶｒｅｆ’と呼ぶことに
する。ＰＮＰ）ランジスタ解のベース電位は抵抗部とＲ
３の抵抗分割によって決まっているので、電源電圧Ｖｃ
ｃが変動するとＰＩＩＰトランジスタＱ２のベース電位
も変動する。いま、トランジスタＱｌ、Ｑ２およびＱ３
．Ｑ４ｕコンパレータを構成しており、電源投入時にＰ
ＮＰ ）フンジスタＱ２のベース電位かＶｒｅｆ’より
低い時は、ドＰＨ）フンジヌタＱ３．Ｑ４はＣＩＨして
おり電源投入リセット信号が出ている。さらに電源電圧
Ｖｃｃが上昇しＰＮＰ）ランジスタＱ２のベース電位か
Ｖｒｅｆよりも大きくなると、ＮＰＮ ）ランジスタＱ
３．Ｑ４は○Ｉｉ’Ｆし電源投入リセット山号は解除さ
れる。
ベース電位はダイオードＤ１および抵抗ＲＩＫよって決
まる。ダイオードＤＩのＶＢＥは常に一定であり、抵抗
Ｒ１に流れる電流も一定であるから、ＰＮＰトヲンジス
タＱ１のベース電位は常に一定である。以下、ＰＮＰ）
フンジスタＱ１のベース電位をＶｒｅｆ’と呼ぶことに
する。ＰＮＰ）ランジスタ解のベース電位は抵抗部とＲ
３の抵抗分割によって決まっているので、電源電圧Ｖｃ
ｃが変動するとＰＩＩＰトランジスタＱ２のベース電位
も変動する。いま、トランジスタＱｌ、Ｑ２およびＱ３
．Ｑ４ｕコンパレータを構成しており、電源投入時にＰ
ＮＰ ）フンジスタＱ２のベース電位かＶｒｅｆ’より
低い時は、ドＰＨ）フンジヌタＱ３．Ｑ４はＣＩＨして
おり電源投入リセット信号が出ている。さらに電源電圧
Ｖｃｃが上昇しＰＮＰ）ランジスタＱ２のベース電位か
Ｖｒｅｆよりも大きくなると、ＮＰＮ ）ランジスタＱ
３．Ｑ４は○Ｉｉ’Ｆし電源投入リセット山号は解除さ
れる。
〔発明が解決しようとするＳ題］
従来の電源投入リセット回路は以上のように構成されて
いたので、ＰＮＰ）ランジスタりのベース電位は電源電
圧Ｖｃｃの変動によって変動する様になっており、また
、ロジック電源はＶｃｃの電源を投入した時着干遅れて
立ち上がる様になっている。このため電源電圧の立ち上
がりか非常に速い時は、ロジック部に部分な電圧が掛か
る前に電源投入リセットｉｊ解除されロジック部にはリ
セットｉ１かからずに誤動作するという問題点かあった
。
いたので、ＰＮＰ）ランジスタりのベース電位は電源電
圧Ｖｃｃの変動によって変動する様になっており、また
、ロジック電源はＶｃｃの電源を投入した時着干遅れて
立ち上がる様になっている。このため電源電圧の立ち上
がりか非常に速い時は、ロジック部に部分な電圧が掛か
る前に電源投入リセットｉｊ解除されロジック部にはリ
セットｉ１かからずに誤動作するという問題点かあった
。
この発明は上記の様な問題点を解決するためになされた
もので、電源電圧の立ち上か・りか゛どんなに遅くても
必ず電源投入リセットが゛掛かる様な電源投入リセット
回路を備えた半導体装置を得ることを目的とする。
もので、電源電圧の立ち上か・りか゛どんなに遅くても
必ず電源投入リセットが゛掛かる様な電源投入リセット
回路を備えた半導体装置を得ることを目的とする。
〔課題を解決するための手段］
この発明に係る電源投入リセット回路を備えた半導体装
置は、ＰＮＰ）ランジスタＱ２のベース電位を電源電圧
Ｖｃｃを基準とせずに、ロジック部の電源を基準にした
ものである。
置は、ＰＮＰ）ランジスタＱ２のベース電位を電源電圧
Ｖｃｃを基準とせずに、ロジック部の電源を基準にした
ものである。
この発明における電源投入リセット回路は、ＰＮＰ？ラ
ンジスタＱ２のベース電位をロジック部の電源を基準と
して作り出すことにより、電源電圧の立ち上がりかいか
に速くても、電源投入リセット信号を出しロジック部に
リセットを掛ける。
ンジスタＱ２のベース電位をロジック部の電源を基準と
して作り出すことにより、電源電圧の立ち上がりかいか
に速くても、電源投入リセット信号を出しロジック部に
リセットを掛ける。
〔実旌例ｊ
以下、この発明の一実施例を図について説明するっ第１
図において、Ｑｌ、 Ｑ２． Ｑ３． Ｑ４はコンパレ
ータを構成するトランジスタ、Ｒ１は抵抗、Ｄｌはダイ
オードで、抵抗Ｒ１とダイオードＤ１と定電流源（１）
によねトランジスタＱｌのベース電位（以下Ｖｒｅｆと
呼ぶ）を設定しているつ（２）はコンパレータへの定電
流源、Ｒ２，Ｒ３はトランジスタＱ２のベース電位を設
定するための抵抗、Ｚｌはツェナーダイオードで、ツェ
ナーダイオードＺ１と定電流源（３）、トランジスタＱ
５とにより、ロジック部への電源回路を構成している。
図において、Ｑｌ、 Ｑ２． Ｑ３． Ｑ４はコンパレ
ータを構成するトランジスタ、Ｒ１は抵抗、Ｄｌはダイ
オードで、抵抗Ｒ１とダイオードＤ１と定電流源（１）
によねトランジスタＱｌのベース電位（以下Ｖｒｅｆと
呼ぶ）を設定しているつ（２）はコンパレータへの定電
流源、Ｒ２，Ｒ３はトランジスタＱ２のベース電位を設
定するための抵抗、Ｚｌはツェナーダイオードで、ツェ
ナーダイオードＺ１と定電流源（３）、トランジスタＱ
５とにより、ロジック部への電源回路を構成している。
次に動作について説明する。ｖｒｅｆはダイオードＤＩ
及び抵抗Ｒ１によって決まる。ナなわ′ｃ）ＶＢＥは常
に一定であり、抵抗Ｅ？ｌに流れる電流も定電流源（１
）により常に一定であるので、Ｖｒｅｆ’も常に一定で
ある。トランジスタＱ２のベース電位は抵抗Ｒ２，Ｒ３
Ｃ）抵抗分割によって決まっているが、ここの電位はロ
ジック電源を基準としているため、ロジック電源の変動
により変動する。ロジック部の電源は電源電圧ＶＣＣよ
り電流を供給しているため、電源電圧Ｖｃｃが立ち上が
った時若干遅れて立ち上がる。
及び抵抗Ｒ１によって決まる。ナなわ′ｃ）ＶＢＥは常
に一定であり、抵抗Ｅ？ｌに流れる電流も定電流源（１
）により常に一定であるので、Ｖｒｅｆ’も常に一定で
ある。トランジスタＱ２のベース電位は抵抗Ｒ２，Ｒ３
Ｃ）抵抗分割によって決まっているが、ここの電位はロ
ジック電源を基準としているため、ロジック電源の変動
により変動する。ロジック部の電源は電源電圧ＶＣＣよ
り電流を供給しているため、電源電圧Ｖｃｃが立ち上が
った時若干遅れて立ち上がる。
いま、Ｖｃｃの電源が投入された時、それから若干遅れ
てロジック電源が立ち上がるが、ロジック電源の上昇に
伴ってトランジスタりのベース電位も上昇スる。トラン
ジスタＱ２のベース電位がＶｒｅｆよりも低い時は、ト
ランジスタＱ２はＯＮし、トランジスタＱ３．Ｑ４もＯ
Ｎし、ロジック部にリセットが掛かつている。トランジ
スタＱ２のベース電位が７ｒｅｆ’よりも高く彦った時
は、トランジスタＱ１がＯＮし、トランジスタＱ２．
Ｑ３． Ｑ４はｏｒｒ Ｌ、ロジック部へのリセットは
解除されている。
てロジック電源が立ち上がるが、ロジック電源の上昇に
伴ってトランジスタりのベース電位も上昇スる。トラン
ジスタＱ２のベース電位がＶｒｅｆよりも低い時は、ト
ランジスタＱ２はＯＮし、トランジスタＱ３．Ｑ４もＯ
Ｎし、ロジック部にリセットが掛かつている。トランジ
スタＱ２のベース電位が７ｒｅｆ’よりも高く彦った時
は、トランジスタＱ１がＯＮし、トランジスタＱ２．
Ｑ３． Ｑ４はｏｒｒ Ｌ、ロジック部へのリセットは
解除されている。
以上の様にこの発明では、ロジック電源を基準として電
源投入リセットの解除を行っているので、電源電圧Ｖｃ
ｃの立ち上がりがいかに速くても、電源投入時には確実
にロジック部へリセットが掛かる様になっているっ ［発明の効果］ 以上のようにこの発明によれば、電源投入リセット回路
の基準電位をロジック電源より取り出す様にしたので、
電源投入時のロジック部のリセットの掛かり具合は電源
電圧の立ち上がり速度には関係しないという効果がある
。
源投入リセットの解除を行っているので、電源電圧Ｖｃ
ｃの立ち上がりがいかに速くても、電源投入時には確実
にロジック部へリセットが掛かる様になっているっ ［発明の効果］ 以上のようにこの発明によれば、電源投入リセット回路
の基準電位をロジック電源より取り出す様にしたので、
電源投入時のロジック部のリセットの掛かり具合は電源
電圧の立ち上がり速度には関係しないという効果がある
。
第１図はこの発明の一実施例による電源投入リセット回
路の回路図、第２図は従来の電源投入リセット回路の回
路図である。 図において、（１）〜（３）は定電流源、ＤＩはダイオ
ード、Ｑ１〜Ｑ４はトランジスタ、Ｒ１−Ｒ３は抵抗、
ｚｌはツェナーダイオードを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
路の回路図、第２図は従来の電源投入リセット回路の回
路図である。 図において、（１）〜（３）は定電流源、ＤＩはダイオ
ード、Ｑ１〜Ｑ４はトランジスタ、Ｒ１−Ｒ３は抵抗、
ｚｌはツェナーダイオードを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- アナログとロジックの混成の回路において電源投入時に
前記ロジック部へリセットを掛けるためのコンパレータ
の基準電位を、前記アナログ回路によつて構成される前
記ロジック部の電源より取り出すようにしたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31223590A JPH04181810A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31223590A JPH04181810A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04181810A true JPH04181810A (ja) | 1992-06-29 |
Family
ID=18026802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31223590A Pending JPH04181810A (ja) | 1990-11-15 | 1990-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04181810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010166184A (ja) * | 2009-01-13 | 2010-07-29 | Seiko Instruments Inc | 電源電圧監視回路、および該電源電圧監視回路を備える電子回路 |
-
1990
- 1990-11-15 JP JP31223590A patent/JPH04181810A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010166184A (ja) * | 2009-01-13 | 2010-07-29 | Seiko Instruments Inc | 電源電圧監視回路、および該電源電圧監視回路を備える電子回路 |
| JP4636461B2 (ja) * | 2009-01-13 | 2011-02-23 | セイコーインスツル株式会社 | 電源電圧監視回路、および該電源電圧監視回路を備える電子回路 |
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