KR20240012328A - 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체장치 - Google Patents

밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체장치 Download PDF

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Abstract

본 발명은 구동 환경 변화와 무관하게 안정적인 스타트-업 동작을 구현함으로써 밴드갭 레퍼런스 전압을 안정적으로 생성할 수 있는 밴드갭 레퍼런스 전압 생성 회로에 관한 것으로, 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로, 및 상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고, 상기 스타트-업 회로는 제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로, 상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부, 및 상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함할 수 있다.

Description

밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치 {BANDGAP REFERENCE VOLTAGE GENERATION CIRCUIT AND SEMICONDUCTOR DEVICE WITH THE SAME}
본 발명은 밴드갭 레퍼런스 전압을 안정적으로 생성할 수 있는 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치에 관한 것이다.
가전 기기, 스마트폰, 웨어러블 기기 등을 포함하는 다양한 전자 기기는 마이크로 컨트롤러 유닛(Micro Controller Unit; MCU), 메모리 등과 같은 반도체 장치를 포함하고 있다.
반도체 장치는 외부에서 공급된 전원을 이용하여 안정적인 내부 전원을 공급하는 밴드갭 레퍼런스(Bandgap Reference) 전압 생성 회로를 포함하고 있다.
밴드갭 레퍼런스 전압 생성 회로는 전원 전압, 공정, 온도와 같은 구동 환경이 변화하더라도 레퍼런스 전압을 안정적으로 생성하여 공급할 수 있는 특성이 요구된다.
최근 밴드갭 레퍼런스 전압 생성 회로는 구동 환경의 변화에 의해 초기 스타트-업(Start-up) 동작이 실패하여 비정상적인 레퍼런스 전압을 출력하는 경우가 발생하고 있으므로 구동 환경 변화와 무관한 안정적인 스타트-업 동작이 요구된다.
본 발명은 구동 환경 변화와 무관하게 안정적인 스타트-업 동작을 구현함으로써 밴드갭 레퍼런스 전압을 안정적으로 생성할 수 있는 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로, 및 상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고, 상기 스타트-업 회로는 제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로, 상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부, 및 상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 밴드갭 레퍼런스 전압 생성 회로, 및 상기 밴드갭 레퍼런스 전압 생성 회로로부터 상기 밴드갭 레퍼런스 전압을 공급받아 이용하는 디바이스 회로를 포함할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 베타 멀티플라이어 레퍼런스 회로를 이용하여 전원 전압의 라이징 타임, 공정 변화 및 온도 변화와 같은 구동 환경의 변화와 무관하게 밴드캡 레퍼런스 코어 회로의 각 회로단을 안정적으로 스타트-업 시킴으로써 안정적으로 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 슈미트 트리거 회로를 이용함으로써 전원 노이즈에 강한(둔감한) 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 비교기를 이용하여 밴드갭 레퍼런스 전압이 타겟 전압 이상 높아지면 스타트-업 회로의 동작을 종료함으로써 추가적인 전력 소모없이 구동 환경의 변동에 무관하게 안정적인 스타트-업 회로를 구현할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 포함하는 반도체 장치는 구동 환경의 변동에 무관하게 안정적으로 레퍼런스 전압을 공급받아 이용함으로써 동작 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로에서 스타트-업 회로를 구체적으로 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로에서 밴드갭 레퍼런스 코어 회로를 구체적으로 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제1 구동 조건에서의 스타트-업 동작 특성을 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제2 구동 조건에서의 스타트-업 동작 특성을 나타낸 그래프이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 밴드갭 레퍼런스 전압 생성 회로(100) 및 디바이스 회로(200)를 포함할 수 있다.
일 실시예에서 반도체 장치(10)는 외부로부터 공급받은 전원을 기초하여 데이터 신호를 생성하는 반도체 칩과 같은 전자 장치일 수 있다. 예를 들면, 반도체 장치(10)는 컴퓨터, 스마트폰, 태블릿 등과 같은 장치에 포함되는 마이크로 컨트롤러 유닛(Micro Controller Unit; MCU), 프로세서, 전원 관리 집적 회로(Power Management Integrated Circuit; PMIC), 메모리 등과 같은 다양한 반도체 장치 중 어느 하나일 수 있다.
디바이스 회로(200)는 반도체 장치(10)에서 밴드갭 레퍼런스 전압(VBGR)을 필요로 하는 아날로그 회로, 디지털 회로, 아날로그-디지털 변환기 및 디지털-아날로그 변환기와 같은 아날로그 및 디지털 회로, 또는 이들의 조합을 포함할 수 있다.
밴드갭 레퍼런스 전압 생성 회로(100)는 외부로부터 공급되는 전원 전압을 이용하여 전원 전압(Supply Voltage)의 변화, 공정(Process) 변화, 온도(Temperature) 변화 중 적어도 하나를 포함하는 구동 환경의 변화와 무관하게 레퍼런스 전압(VBGR)을 안정적으로 생성하여 디바이스 회로(200)로 출력할 수 있다. 밴드갭 레퍼런스 전압 생성 회로(100)는 구동 환경의 변화와 무관하게 안정적인 스타트-업 동작을 구현하여 정상적인 레퍼런스 전압(VBGR)을 생성하여 디바이스 회로(200)로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 나타낸 블록도이다.
도 2를 참조하면, 밴드갭 레퍼런스 전압 생성 회로(100)는 스타트-업(Start-up) 회로(110) 및 밴드갭 레퍼런스 코어(Bandgap Reference Core) 회로(120)를 포함할 수 있다.
스타트-업 회로(110)는 전원 전압이 라이징(rising)할 때 활성화되어 스타트-업 신호(Sout)를 출력함으로써 밴드갭 레퍼런스 코어 회로(120)의 동작을 안정적으로 스타트-업 시킬 수 있다.
스타트-업 회로(110)는 베타-멀티플라이어 레퍼런스(Beta-Multiplier Reference; BMR) 회로를 이용하여 전원 전압, 공정, 온도와 같은 구동 환경의 변동과 무관하게 밴드캡 레퍼런스 코어 회로(120)의 각 회로단을 안정적으로 스타트-업 시킬 수 있다.
스타트-업 회로(110)는 슈미트 트리거(Schmitt Trigger) 회로를 이용하여 전원 노이즈에 무관하게 밴드캡 레퍼런스 코어 회로(120)를 안정적으로 스타트-업 시킬 수 있다.
스타트-업 회로(110)는 비교기를 이용하여 밴드갭 레퍼런스 코어 회로(120)로부터 피드백되는 밴드갭 레퍼런스 전압(VBGR)을 모니터링할 수 있다. 비교기는 밴드갭 레퍼런스 전압(VBGR)이 타겟 전압에 도달한 후 스타트-업 회로(110)를 비활성화시킴으로써 밴드갭 레퍼런스 전압(VBGR)이 비정상 전압으로 출력되는 것을 방지할 수 있고 소비 전력을 저감할 수 있다.
밴드갭 레퍼런스 코어 회로(120)는 바이어스 회로(122), 밴드갭 레퍼런스 전압(VBGR) 생성부(124), 증폭 회로(126)를 포함할 수 있다. 바이어스 회로(122), 밴드갭 레퍼런스 전압(VBGR) 생성부(124), 증폭 회로(126)는 스타트-업 회로(11)로부터 출력된 스타트-업 출력 신호(Sout)에 응답하여 활성화될 수 있다.
바이어스 회로(122)는 바이어스를 생성하고 커런트 미러(current mirror) 회로에 의해 레퍼런스 전압 생성부(124)에 전류를 흐르게 할 수 있다.
증폭 회로(126)는 밴드갭 레퍼런스 전압(VBGR) 생성부(124)와 연결된 한 쌍의 입력 노드가 동전위가 되도록 게인 증폭 및 피드백 루프 동작을 할 수 있다.
레퍼런스 전압 생성부(124)는 전원 전압, 공정, 온도와 같은 구동 환경의 변화와 무관하게 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력할 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 나타낸 상세 회로도이다.
도 3 및 도 4를 참조하면, 밴드갭 레퍼런스 전압 생성 회로(100)는 스타트-업 회로(110) 및 밴드갭 레퍼런스 코어 회로(120)를 포함할 수 있다.
스타트-업 회로(110) 및 밴드갭 레퍼런스 코어 회로(120)는 제1 전원 전압(VDD)이 공급되는 제1 전원 라인(VDDL)과, 제2 전원 전압(VSS)이 공급되는 재2 전원 라인(VSSL)과 공통 접속된다. 제1 전원 전압(VDD)은 포지티브 전원 전압이고, 제2 전원 전압(VSS)은 그라운드 전압 또는 네거티브 전원 전압일 수 있다.
도 3을 참조하면, 스타트-업 회로(110)는 베타-멀티플라이어 레퍼런스(Beta-Multiplier Reference; BMR) 회로(112), 스타트-업 제어부(114), 스타트-업 출력부(116), 비교기(118)를 포함할 수 있다.
BMR 회로(112)는 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 PMOS(P-type Metal-Oxide-Semiconductor) 커런트 미러 회로를 구성하는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와, NMOS(N-type Metal-Oxide-Semiconductor) 커런트 미러 회로를 구성하는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)가 캐스코드(Cascode) 형태로 접속된 캐스코드 커런트 미러 회로 구조를 가질 수 있고, 제1 전원 라인(VDDL)과 제2 PMOS 트랜지스터(PM2)의 소스 단자 사이에 접속된 저항(R9)을 더 포함할 수 있다.
제1 PMOS 트랜지스터(PM1)의 게이트 단자 및 제2 PMOS 트랜지스터(PM2)의 게이트 단자는 제1 노드(N1)에 공통 접속되고, 제1 NMOS 트랜지스터(NM1)의 게이트 단자 및 제2 NMOS 트랜지스터(NM2)의 게이트 단자는 제2 노드(N2)에 공통 접속될 수 있다. 제1 PMOS 트랜지스터(PM1)는 게이트 단자 및 드레인 단자가 제1 노드(N1)에 공통 접속되고, 제2 NMOS 트랜지스터(NM2)는 게이트 단자 및 드레인 단자가 제2 노드(N2)에 공통 접속될 수 있다. 제1 PMOS 트랜지스터(PM1)의 드레인 단자와 제1 NMOS 트랜지스터(NM1)의 드레인 단자가 제3 노드(N3)를 통해 접속되고, 제2 PMOS 트랜지스터(PM2)의 드레인 단자와 제2 NMOS 트랜지스터(NM2)의 드레인 단자가 제4 노드(N4)를 통해 접속될 수 있다. 제1 PMOS 트랜지스터(PM1) 및 제1 NMOS 트랜지스터(NM1)를 통해 제1 전류 경로가 형성되고, 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)를 통해 제2 전류 경로가 형성될 수 있다.
BMR 회로(112)는 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2) 사이에 접속된 제3 PMOS 트랜지스터(PM3)와, 제2 노드(N2)와 제2 전원 라인(VSSL) 사이에 접속된 제11 NMOS 트랜지스터(NM11)를 추가로 포함할 수 있다. 제2 PMOS 트랜지스터(PM2) 및 제11 NMMOS 트랜지스터(NM11)는 게이트 단자가 비교기(112)의 출력 단자와 공통 접속되고, 비교기(112)의 출력 신호(V12_OK)에 따라 스위칭 동작을 하여 스타트-업 회로(110)의 동작을 종료시킬 수 있다.
스타트-업 제어부(114)는 BMR 회로(112)의 제1 노드(N1) 및 제2 노드(N2) 사이에 다이오드 형태로 연결된 제3 NMOS 트랜지스터(NM3)를 포함하여 BMR 회로(112)의 동작을 스타트-업 시킬 수 있다.
구체적으로, 제1 전원 전압(VDD)이 0V에서 5V로 라이징(rising)할 때, 스타트-업 제어부(114)의 제3 NMOS 트랜지스터(NM3)의 동작에 의해 제1 PMOS 트랜지스터(PM1), 제3 NMOS 트랜지스터(NM3), 제2 NMOS 트랜지스터(NM2)가 다이오드로 동작하여 스타트-업(START_UP) 전류가 흐르게 됨으로써 BMR 회로(112)가 스타트-업하여 동작할 수 있다.
BMR 회로(112)가 동작한 후, 제1 PMOS 트랜지스터(PM1) 및 제1 NMOS 트랜지스터(NM1)의 제1 전류 경로를 통해 제3 노드(N3)에 제1 전류가 흐르고, 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)의 제2 전류 경로를 통해 제4 노드(N4)에 제2 전류가 흐르게 된다. BMR 회로(112)의 동작 원리에 따라 제4 노드(N)에 흐르는 제2 전류(I)는 아래 수학식 1과 같이 결정될 수 있다.
<수학식 1>
상기 수학식 1에서 R9는 저항(R9)의 저항값, β는 제1 PMOS 트랜지스터(PM1)의 전류 이득, K는 제1 PMOS 트랜지스터(PM1)에 대한 제2 PMOS 트랜지스터(PM2)의 면적 배수를 의미한다.
BMR 회로(112)가 동작하는 동안, 제1 전원 전압(VDD)이 라이징함에 따라 BMR 회로(112)의 제3 및 제4 노드(N3, N4)의 전압이 동일하게 되면 제1 및 제2 노드(N1, N2)의 전압이 동일하여 제3 NMOS 트랜지스터(NM3)는 턴-오프된다. BMR 회로(112)의 제4 노드(N4)는 BMR 회로(112)의 출력 노드로 표현될 수 있다.
스타트-업 출력부(116)는 BMR 회로(112)의 제4 노드(N4) 전압에 응답하여 스타트-업 신호(Sout)를 출력 노드(N5)를 통해 밴드갭 레퍼런스 코어 회로(120)로 출력할 수 있다. 스타트-업 출력부(116)는 슈미트 트리거 회로(117), 스위칭 소자인 제5 NMOS 트랜지스터(NM5), 저항(R3)을 포함할 수 있다.
슈미트 트리거 회로(117)는 BMR 회로(122)의 동작에 의해 제4 노드(N4) 전압이 슈미트 트리거 회로(117)의 라이징 문턱 전압(Vth = 0.8V)보다 높아지게 되면 하이(High) 신호를 출력할 수 있다. 슈미트 트리거 회로(117)의 하이 출력에 응답하여 제5 NMOS 트랜지스터(NM5)가 턴-온될 수 있다. 이에 따라, 스타트-업 출력부(116)는 턴-온된 제5 NMOS 트랜지스터(NM) 및 저항(R3)을 통해 출력 노드(N5)에 로우 상태의 스타트-업 출력 신호(Sout)를 출력함으로써 밴드갭 레퍼런스 코어 회로(120)의 각 회로단을 스타트-업 시킬 수 있다. 슈미트 트리거 회로(117)의 출력 단자는 BGR_스타트 노드로 표현될 수 있다.
비교기(118)는 밴드갭 레퍼런스 코어 회로(120)로부터 피드백되어 제1 입력 단자(+)로 공급된 밴드갭 레퍼런스 전압(VBGR)과, 제2 입력 단자(-)로 공급된 타겟 전압(Vref)을 비교하여 출력 신호(V12_OK)를 출력할 수 있다. 비교기(118)는 밴드갭 레퍼런스 코어 회로(120)에서 생성된 밴드갭 레퍼런스 전압(VBGR)이 타겟 전압(Vref)에 도달하여 안정화되면 출력 신호(V12_OK)에 의해 스타트-업 회로(110)의 동작을 종료시킬 수 있다. 타겟 전압(Vref)은 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 직렬 접속된 분압 저항(R10, R11) 사이의 분압 노드를 통해 생성되어 비교기(118)의 제2 입력 단자(-)로 공급될 수 있다.
밴드갭 레퍼런스 전압(VBGR)이 타겟 전압(Vref)보다 낮으면 비교기(118)는 로우 상태의 출력 신호(V12_OK)를 출력할 수 있다. 로우 상태의 출력 신호(V12_OK)에 응답하여, 제3 PMOS 트랜지스터(PM3)는 턴-온되어 BMR 회로(112)의 제4 노드(N4)에 전류(I)가 흐르는 전류 경로를 형성할 수 있고, 제11 NMOS 트랜지스터(NM11)는 턴-오프될 수 있다.
밴드갭 레퍼런스 전압(VBGR)이 안정되어 타겟 전압(Vref) 이상으로 높아지게 되면 비교기(118)는 하이 상태의 출력 신호(V12_OK)를 출력하여 스타트-업 회로(110)의 동작을 종료시킬 수 있다. 하이 상태의 출력 신호(V12_OK)에 응답하여 제3 PMOS 트랜지스터(PM3)는 턴-오프되고, 제11 NMMOS 트랜지스터(NM11)는 턴-온되어 제2 노드(N2) 전압을 제2 전원 라인(VSSL)으로 방전시킬 수 있다. 제3 PMOS 트랜지스터(PM3)의 턴-오프에 의해 제4 노드(N4)는 로우 상태가 되고 슈미트 트리거 회로(117)의 출력이 로우 상태로 전환될 수 있다. 슈미트 트리거 회로(117)의 로우 출력에 의해 제5 NMOS 트랜지스터(NM5)가 턴-오프되고 스타트-업 회로(110)의 동작이 종료될 수 있다.
도 4를 참조하면, 밴드갭 레퍼런스 코어 회로(120)는 바이어스 회로(122), 밴드갭 레퍼런스 전압(VBGR) 생성부(124), 증폭 회로(126)를 포함할 수 있다.
바이어스 회로(122)는 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 직렬 접속된 제4 PMOS 트랜지스터(PM4) 및 제3 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)(Q3), 제1 전원 라인(VDDL)과 제3 BJT(Q3)의 베이스 단자 사이에 직렬 접속된 저항(R7) 및 제5 PMOS 트랜지스터(PM5)와 제6 NMOS 트랜지스터(NM6)를 포함할 수 있다.
제4 PMOS 트랜지스터(PM4)의 게이트 단자는 스타트-업 회로(110)의 출력 노드(N5)에 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제3 BJT(Q3)의 콜렉터 단자에 접속될 수 있다.
제3 BJT(Q3)의 베이스 단자는 제6 NMOS 트랜지스터(NM6)의 소스 단자와 접속되고, 에미터 단자는 제1 전원 라인(VSSL)과 접속될 수 있다.
제5 PMOS 트랜지스터(PM4)의 게이트 단자는 드레인 단자와 접속되고, 소스 단자는 저항(R7)을 통해 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제6 NMOS 트랜지스터(NM6)의 드레인 단자와 접속될 수 있다.
제6 NMOS 트랜지스터(NM6)의 게이트 단자는 제4 PMOS 트랜지스터(PM4)의 드레인 단자 및 제3 BJT(Q3)의 콜렉터 단자와 접속될 수 있다.
밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 바이어스 회로(122)의 제5 PMOS 트랜지스터(PM5)와 커런트 미러 회로를 구성하는 제6 PMOS 트랜지스터(PM6), 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 캐스코드 커런트 미러 회로를 구성하는 제7 및 제8 PMOS 트랜지스터(PM7, PM8)와, 제2 BJT(Q2) 및 제2 BJT(Q1), 저항들(R2, R2, R8)을 포함할 수 있다.
제6 PMOS 트랜지스터(PM6)의 게이트 단자는 제5 PMOS 트랜지스터(PM4)의 게이트 단자와 접속되고, 소스 단자는 제8 저항(R8)을 통해 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제2 BJT(Q2) 및 제2 BJT(Q1)의 베이스 단자와 접속될 수 있다.
제7 및 제8 PMOS 트랜지스터(PM7, PM8)의 게이트 단자는 스타트-업 회로(110)의 출력 노드(N5)에 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 접속될 수 있다. 제7 PMOS 트랜지스터(PM7)의 드레인 단자는 제6 노드(N6)를 통해 제2 BJT(Q2)의 콜렉터 단자와 접속될 수 있다. 제8 PMOS 트랜지스(PM8)의 드레인 단자는 제7 노드(N7)를 통해 제1 BJT(Q1)의 콜렉터 단자와 접속될 수 있다.
제2 BJT(Q2)의 베이스 단자는 제1 BJT(Q1)의 베이스 단자와 접속되고, 에미터 단자는 직렬 저항(R2, R1)을 통해 제2 전원 라인(VSSL)과 접속될 수 있다.
제1 BJT(Q1)의 베이스 단자는 콜렉터 단자와 접속되고, 에미터 단자는 제2 저항(R2) 및 제1 저항(R1) 사이의 연결 노드와 접속될 수 있다.
제1 내지 제3 BJT(Q1, Q2, Q3)는 NPN형 바이폴라 접합 트랜지스터이나, 이것으로 한정되지 않고 PNP형 바이폴라 접한 트랜지스터도 적용될 수 있다.
증폭 회로(126)는 제1 전원 라인(VDDL)과 접속되고 커런트 미러 회로를 구성하는 제9 및 제10 PMOS 트랜지스터(PM9, PM10) 및 저항들(R4, R5), 밴드갭 레퍼런스 전압(VBGR) 생성부(124)의 제6 및 제7 노드(N6, N7)와 각각 접속된 증폭 입력부를 구성하는 제7 및 제8 NMOS 트랜지스터(NM7, NM8), 셀프 바이어싱 회로를 구성하는 제9 및 제10 NMOS 트랜지스터(NM9, NM10)와 제11 PMOS 트랜지스터(PM11) 및 저항(R6)을 포함할 수 있다.
제9 및 제10 PMOS 트랜지스터(PM9, PM10)의 게이트 단자는 서로 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 공통 접속되고, 드레인 단자는 제7 및 제8 NMOS 트랜지스터(NM7, NM8)의 드레인 단자와 각각 접속될 수 있다. 제9 PMOS 트랜지스터(PM9)의 게이트 단자와 드레인 단자 사이에 제4 저항(R4)이 접속되고, 제10 PMOS 트랜지스터(PM10)의 게이트 단자와 드레인 단자 사이에 제5 저항(R5)이 접속될 수 있다.
제7 및 제8 NMOS 트랜지스터(NM7, NM8)의 게이트 단자는 제6 및 제7 노드(N6, N7)와 각각 접속된 증폭 회로(126)의 입력 노드이고, 소스 단자는 제9 NMOS 트랜지스터(NM9)의 드레인 단자와 공통 접속될 수 있다.
제9 NMOS 트랜지스터(NM9)의 게이트 단자는 제10 NMOS 트랜지스터(NM10)의 게이트 단자와 접속되고, 제9 및 제10 NMOS 트랜지스터(NM9, NM10)의 소스 단자는 제2 전원 라인(VSSL)에 공통 접속되고, 제10 NMOS 트랜지스터(NM10)의 드레인 단자 및 게이트 단자는 접속될 수 있다.
제11 PMOS 트랜지스터(PM11)의 게이트 전극은 스타트-업 회로(110)의 출력 노드(N5)에 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제6 저항(R6)을 통해 제10 NMOS 트랜지스터(NM10)의 드레인 단자와 접속될 수 있다.
제9 PMOS 트랜지스터(PM9)와 제7 NMOS 트랜지스터(NM7) 사이에 접속된 제8 노드(N8)는 증폭 회로(126)의 출력 노드이고, 스타트-업 회로(110)의 출력 노드(N5)와 접속된 제4, 제7, 제8, 제11 PMOS 트랜지스터(PM4, PM7, PM8, PM11)의 게이트 단자와 공통 접속될 수 있다.
스타트-업 회로(110)에서 출력된 로우 상태의 스타트-업 출력 신호(Sout)에 응답하여, 밴드갭 레퍼런스 코어 회로(120)의 바이어스 회로(122)의 제4 PMOS 트랜지스터(PM4), 밴드갭 레퍼런스 전압(VBGR) 생성부(124)의 제7 및 제8 PMOS 트랜지스터(PM7, PM8), 증폭 회로(126)의 제11 PMOS 트랜지스터(PM11)가 턴-온됨으로써, 각 회로단이 스타트-업하여 동작할 수 있다.
바이어스 회로(122)는 활성화된 제4 PMOS 트랜지스터(PM4)와, 제3 BJT(Q3) 및 제6 NMOS 트랜지스터(NM6)의 루프(loop)에 의해 바이어스를 생성하고, 제5 및 제6 PMOS 트랜지스터(PM5)를 통해 베이스 전류(I_BASE)를 생성하여 밴드갭 레퍼런스 전압(VBGR) 생성부(124)의 제2 및 제1 BJT(Q2, Q1)의 베이스에 공급할 수 있다.
밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 활성화된 제7 및 제8 PMOS 트랜지스터(PM7, PM8) 및 베이스 전류(I_BASE)에 의해 제2 BJT(Q2)를 통해 흐르는 제6 노드(N6)의 전류와, 제1 BJT(Q1)를 통해 흐르는 제7 노드(N7)의 전류(I_BJT)를 생성할 수 있다.
증폭 회로(126)는 제6 노드(N6) 및 제7 노드(N7)의 전압을 차동 증폭하고 제8 노드(N8)를 통해 증폭 신호를 출력하여 제4, 제7, 제8, 제11 PMOS 트랜지스터(PM4, PM7, PM8, PM11)의 전류를 조절함으로써 제6 및 제7 노드(N6, N7)가 등전위가 되도록 게인 증폭 및 피드백 루프 동작을 할 수 있다.
밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 제7 노드(N7)에 흐르는 전류(I_BJT)를 이용하여 밴드갭 레퍼런스 전압(VBGR)을 생성하고 제7 노드(N7)를 통해 출력할 수 있다. 밴드갭 레퍼런스 전압(VBGR)은 아래 수학식 2와 같이 결정될 수 있다.
<수학식 2>
상기 수학식 2에서 VBE1은 제1 BJT(Q1)의 베이스-에미터 간의 전압이고, ΔVBE는 제2 BJT(Q2)의 베이스-에미터 간의 전압(VBE2)과 제1 BJT(Q1)의 베이스-에미터 간의 전압(VBE1)과 차전압이고, R2 및 R1은 제2 및 제1 BJT(Q2, Q1)의 에미터 단자에 접속된 저항(R2, R1)의 저항값이다. 상기 수학식 2를 참조하면, 절대 온도에 반비례하는 VBE1 항목과, 절대 온도에 비례하는 2ΔVBE×(R2/R1) 항목의 합에 의해 온도 영향이 상쇄됨으로써, 밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 온도 변화에 무관한(둔감한) 밴드갭 레퍼런스 전압(VBGR)을 생성할 수 있다. 또한, 상기 수학식 2를 참조하면, 밴드갭 레퍼런스 전압(VBGR)은 공정 변화 및 전원 전압(VDD)의 변화와도 무관함을 알 수 있다.
밴드갭 레퍼런스 전압(VBGR)이 타겟 전압(Vref)보다 높아지게 되면, 비교기(118)의 하이 출력(V12_OK)에 의해 스타트-업 회로(110)의 동작은 종료된다.
스타트-업 회로(110)의 동작이 종료된 후, 밴드갭 레퍼런스 코어 회로(120)는 증폭 회로(126)의 게인 증폭 동작에 의해 제6 및 제7 노드(N6, N7)가 등전위가 되도록 피드백 루프 동작을 함으로써 타겟 전압(Vref)인 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력할 수 있다. 이때, 제1 및 제2 BJT(Q1, Q2)는 충분히 큰 베이스-에미터 간 전압(VBE)을 확보하여 제1 전원 전압(VDD)의 라이징 타임, 공정 변화 및 온도 변화에 무관하게 타겟 전압인 밴드갭 레퍼런스 전압(VBGR)을 생성하여 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제1 구동 환경에서의 스타트-업 동작 특성을 나타낸 그래프이다.
도 5는 제1 전원 전압(VDD)의 라이징 타임 1ms, 프로세스 코너(process corner) TT(Typical-Typical), 온도 25℃인 제1 구동 환경에서 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로(100)의 동작 특성을 나타낸 것이다.
도 3 내지 도 5를 참조하면, 제1 전원 전압(VDD)가 0V로부터 5V까지 상승하는 동안, 스타트-업 회로(110)는 제1 시점(t1)으로부터 제2 시점(t2)까지 동작하여 로우 상태의 스타트-업 출력 신호(Sout)를 출력하고, 밴드갭 레퍼런스 코어 회로(120)는 0V로부터 상승하는 밴드갭 레퍼런스 전압(VBGR)을 생성하여 출력할 수 있다. 밴드갭 레퍼런스 전압(VBGR)이 상승하여 제2 시점(t2)에서 타겟 전압(Vref = 1.2V)보다 높아지게 되면 비교기(118)의 하이 출력(V12_OK)에 의해 스타트-업 회로(110)의 동작은 종료되고, 밴드갭 레퍼런스 코어 회로(120)는 타겟 전압(Vref = 1.2V)에 해당하는 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력할 수 있음을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제2 구동 환경에서의 스타트-업 동작 특성을 나타낸 그래프이다.
도 6은 제1 전원 전압(VDD)의 라이징 타임 2s, 프로세스 코너(process corner) SS(Slow-Slow), 온도 -40℃인 제2 구동 환경에서 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로(100)의 동작 특성을 나타낸 것이다.
도 3, 도 4, 도 6을 참조하면, 제1 전원 전압(VDD)가 0V로부터 5V까지 상승하는 동안, 스타트-업 회로(110)는 제3 시점(t3)으로부터 제4 시점(t4)까지 동작하여 로우 상태의 스타트-업 출력 신호(Sout)를 출력하고, 밴드갭 레퍼런스 코어 회로(120)는 0V로부터 상승하는 밴드갭 레퍼런스 전압(VBGR)을 생성하여 출력할 수 있다. 밴드갭 레퍼런스 전압(VBGR)이 상승하여 제4 시점(t4)에서 타겟 전압(Vref = 1.2V)보다 높아지게 되면 비교기(118)의 하이 출력(V12_OK)에 의해 스타트-업 회로(110)의 동작은 종료되고, 밴드갭 레퍼런스 코어 회로(120)는 타겟 전압(Vref = 1.2V)에 해당하는 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력함을 알 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 베타 멀티플라이어 레퍼런스 회로를 이용하여 전원 전압의 라이징 타임, 공정 변화 및 온도 변화와 같은 구동 환경의 변화와 무관하게 밴드캡 레퍼런스 코어 회로의 각 회로단을 안정적으로 스타트-업 시킴으로써 안정적으로 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 슈미트 트리거 회로를 이용함으로써 전원 노이즈에 강한(둔감한) 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 비교기를 이용하여 밴드갭 레퍼런스 전압이 타겟 전압 이상 높아지면 스타트-업 회로의 동작을 종료함으로써 추가적인 전력 소모없이 구동 환경의 변동에 무관하게 안정적인 스타트-업 회로를 구현할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 포함하는 반도체 장치는 구동 환경의 변동에 무관하게 안정적으로 레퍼런스 전압을 공급받아 이용함으로써 동작 신뢰성을 확보할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로, 및 상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고, 상기 스타트-업 회로는 제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로, 상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부, 및 상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함할 수 있다.
상기 베타-멀티플라이어 레퍼런스 회로는 상기 제1 및 제2 전원 라인 사이에 캐스코드 형태로 연결된 PMOS 커런트 미러 및 NMOS 커런트 미러, 및
상기 PMOS 커런트 미러의 게이트 단자와 접속된 제1 노드와, 상기 NMOS 커런트 미러의 게이트 단자와 접속된 제2 노드 사이에 접속되고, 상기 베타-멀티플라이어 레퍼런스 회로의 동작을 스타트-업 시키는 스타트-업 제어부를 포함할 수 있다.
상기 PMOS 커런트 미러는 상기 제1 전류 경로에 포함되고 상기 제1 노드에 게이트 단자 및 드레인 단자가 접속된 제1 PMOS 트랜지스터, 상기 제2 전류 경로에 포함되고 상기 제1 노드에 게이트 단자가 접속되며 상기 제1 PMOS 트랜지스터의 면적보다 K배(K는 양수) 큰 면적을 갖는 제2 PMOS 트랜지스터, 및 상기 제1 전원 라인과 상기 제2 PMOS 트랜지스터 사이에 직렬 접속된 저항을 포함하고, 상기 제2 전류 경로에 흐르는 전류는 상기 제1 PMOS 트랜지스터의 전류 이득(), 상기 K 배수, 상기 저항의 저항값에 의해 결정될 수 있다.
상기 NMOS 커런트 미러는 상기 제1 전류 경로에 포함되고 상기 제2 노드에 게이트 단자가 접속된 제1 NMOS 트랜지스터, 및 상기 제2 전류 경로에 포함되고 상기 제2 노드에 게이트 단자 및 드레인 단자가 접속된 제2 NMOS 트랜지스터를 포함할 수 있다.
상기 스타트-업 제어부는 상기 제1 노드 및 상기 제2 노드 사이에 다이오드 형태로 연결된 제3 NMOS 트랜지스터를 포함할 수 있다.
상기 스타트-업 제어부는 상기 제1 전원 라인에 공급되는 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터, 상기 제3 NMOS 트랜지스터, 상기 제2 NMOS 트랜지스터가 다이오드 형태로 연결되어 상기 베타-멀티플라이어 레퍼런스 회로를 스타트-업 시킬 수 있다.
상기 제3 NMOS 트랜지스터는 상기 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터 사이에 접속된 제3 노드의 전압과, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 접속된 상기 출력 노드의 전압이 동일해지면 턴-오프될 수 있다.
상기 베타-멀티플라이어 레퍼런스 회로는 상기 비교기의 출력에 의해 제어되고, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 연결되는 제3 PMOS 트랜지스터를 추가로 포함할 수 있다.
상기 베타-멀티플라이어 레퍼런스 회로는 상기 비교기의 출력에 의해 제어되고, 상기 제2 노드와 상기 제2 전원 라인 사이에 접속된 제11 NMOS 트랜지스터를 추가로 포함할 수 있다.
상기 비교기는 상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 낮으면 상기 제3 PMOS 트랜지스터를 턴-온, 상기 제11 NMOS 트랜지스터를 턴-오프시키고, 상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 높으면 상기 제3 PMOS 트랜지스터를 턴-오프, 상기 제11 NMOS 트랜지스터를 턴-온시킬 수 있다.
상기 스타트-업 출력부는 상기 제3 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이의 상기 출력 노드에 접속된 슈미트 트리거 회로, 상기 슈미트 트리거 회로의 출력에 의해 제어되고 상기 스타트-업 회로의 출력 노드와 상기 제2 전원 라인 사이에 접속된 제5 NMOS 트랜지스터, 및 상기 스타트-업 회로의 출력 노드와 상기 제5 NMOS 트랜지스터 사이에 접속된 저항을 포함할 수 있다.
상기 스타트-업 출력부는 상기 베타-멀티플라이어 레퍼런스 회로의 출력 노드의 전압이 상기 슈미트 트리커 회로의 라이징 문턱 전압보다 높으면 상기 슈미트 트리커 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터를 통해 상기 스타트-업 신호를 출력할 수 있다.
상기 비교기의 출력에 응답하여 상기 제3 PMOS 트랜지스터가 턴-오프되면, 상기 슈미트 트리거 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터가 턴-오프될 수 있다.
상기 밴드갭 레퍼런스 코어 회로는 상기 스타트-업 신호에 의해 활성화되어 바이어스를 생성하고 커런트 미러 회로를 통해 베이스 전류를 생성하는 바이어스 회로, 상기 스타트-업 신호에 의해 활성화되고, 상기 베이스 전류를 이용하여 바이폴라 접합 트랜지스터 전류를 생성하고, 상기 바이폴라 접합 트랜지스터 전류를 이용하여 상기 밴드갭 레퍼런스 전압을 생성하는 밴드갭 레퍼런스 전압 생성부, 및 상기 스타트-업 신호에 의해 활성화되고 상기 밴드갭 레퍼런스 전압 생성부의 제6 및 제7 노드의 전압을 차동 증폭하여 상기 바이어스 회로 및 밴드갭 레퍼런스 전압 생성부로 피드백하고 상기 바이폴라 접합 트랜지스터 전류를 제어하는 증폭 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 밴드갭 레퍼런스 전압 생성 회로, 및 상기 밴드갭 레퍼런스 전압 생성 회로로부터 상기 밴드갭 레퍼런스 전압을 공급받아 이용하는 디바이스 회로를 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 장치 100: 밴드갭 레퍼런스 전압 생성 회로
200: 디바이스 회로 110: 스타트-업 회로
112: 베타-멀티플라이어 레퍼런스(BMR) 회로
114: 스타트-업 제어부 116: 스타트-업 출력부
117: 슈미트 트리거 회로 118: 비교기
120: 밴드갭 레퍼런스 코어 회로 122: 바이어스 회로
124: 밴드갭 레퍼런스 전압(VBGR) 생성부
126: 증폭 회로

Claims (15)

  1. 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로; 및
    상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고,
    상기 스타트-업 회로는
    제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로;
    상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부; 및
    상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  2. 청구항 1에 있어서,
    상기 베타-멀티플라이어 레퍼런스 회로는
    상기 제1 및 제2 전원 라인 사이에 캐스코드 형태로 연결된 PMOS 커런트 미러 및 NMOS 커런트 미러; 및
    상기 PMOS 커런트 미러의 게이트 단자와 접속된 제1 노드와, 상기 NMOS 커런트 미러의 게이트 단자와 접속된 제2 노드 사이에 접속되고, 상기 베타-멀티플라이어 레퍼런스 회로의 동작을 스타트-업 시키는 스타트-업 제어부를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  3. 청구항 2에 있어서,
    상기 PMOS 커런트 미러는
    상기 제1 전류 경로에 포함되고 상기 제1 노드에 게이트 단자 및 드레인 단자가 접속된 제1 PMOS 트랜지스터;
    상기 제2 전류 경로에 포함되고 상기 제1 노드에 게이트 단자가 접속되며 상기 제1 PMOS 트랜지스터의 면적보다 K배(K는 양수) 큰 면적을 갖는 제2 PMOS 트랜지스터; 및
    상기 제1 전원 라인과 상기 제2 PMOS 트랜지스터 사이에 직렬 접속된 저항을 포함하고,
    상기 제2 전류 경로에 흐르는 전류는 상기 제1 PMOS 트랜지스터의 전류 이득(), 상기 K 배수, 상기 저항의 저항값에 의해 결정되는 밴드갭 레퍼런스 전압 생성 회로.
  4. 청구항 3에 있어서,
    상기 NMOS 커런트 미러는
    상기 제1 전류 경로에 포함되고 상기 제2 노드에 게이트 단자가 접속된 제1 NMOS 트랜지스터; 및
    상기 제2 전류 경로에 포함되고 상기 제2 노드에 게이트 단자 및 드레인 단자가 접속된 제2 NMOS 트랜지스터를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  5. 청구항 4에 있어서,
    상기 스타트-업 제어부는
    상기 제1 노드 및 상기 제2 노드 사이에 다이오드 형태로 연결된 제3 NMOS 트랜지스터를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  6. 청구항 5에 있어서,
    상기 스타트-업 제어부는
    상기 제1 전원 라인에 공급되는 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터, 상기 제3 NMOS 트랜지스터, 상기 제2 NMOS 트랜지스터가 다이오드 형태로 연결되어 상기 베타-멀티플라이어 레퍼런스 회로를 스타트-업 시키는 밴드갭 레퍼런스 전압 생성 회로.
  7. 청구항 5에 있어서,
    상기 제3 NMOS 트랜지스터는
    상기 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터 사이에 접속된 제3 노드의 전압과, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 접속된 상기 출력 노드의 전압이 동일해지면 턴-오프되는 밴드갭 레퍼런스 전압 생성 회로.
  8. 청구항 4에 있어서,
    상기 베타-멀티플라이어 레퍼런스 회로는
    상기 비교기의 출력에 의해 제어되고, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 연결되는 제3 PMOS 트랜지스터를 추가로 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  9. 청구항 8에 있어서,
    상기 베타-멀티플라이어 레퍼런스 회로는
    상기 비교기의 출력에 의해 제어되고, 상기 제2 노드와 상기 제2 전원 라인 사이에 접속된 제11 NMOS 트랜지스터를 추가로 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  10. 청구항 9에 있어서,
    상기 비교기는
    상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 낮으면 상기 제3 PMOS 트랜지스터를 턴-온, 상기 제11 NMOS 트랜지스터를 턴-오프시키고,
    상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 높으면 상기 제3 PMOS 트랜지스터를 턴-오프, 상기 제11 NMOS 트랜지스터를 턴-온시키는 밴드갭 레퍼런스 전압 생성 회로.
  11. 청구항 8에 있어서,
    상기 스타트-업 출력부는
    상기 제3 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이의 상기 출력 노드에 접속된 슈미트 트리거 회로;
    상기 슈미트 트리거 회로의 출력에 의해 제어되고 상기 스타트-업 회로의 출력 노드와 상기 제2 전원 라인 사이에 접속된 제5 NMOS 트랜지스터; 및
    상기 스타트-업 회로의 출력 노드와 상기 제5 NMOS 트랜지스터 사이에 접속된 저항을 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  12. 청구항 11에 있어서,
    상기 스타트-업 출력부는
    상기 베타-멀티플라이어 레퍼런스 회로의 출력 노드의 전압이 상기 슈미트 트리커 회로의 라이징 문턱 전압보다 높으면 상기 슈미트 트리커 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터를 통해 상기 스타트-업 신호를 출력하는 밴드갭 레퍼런스 전압 생성 회로.
  13. 청구항 12에 있어서,
    상기 비교기의 출력에 응답하여 상기 제3 PMOS 트랜지스터가 턴-오프되면, 상기 슈미트 트리거 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터가 턴-오프되는 밴드갭 레퍼런스 전압 생성 회로.
  14. 청구항 11에 있어서,
    상기 밴드갭 레퍼런스 코어 회로는
    상기 스타트-업 신호에 의해 활성화되어 바이어스를 생성하고 커런트 미러 회로를 통해 베이스 전류를 생성하는 바이어스 회로;
    상기 스타트-업 신호에 의해 활성화되고, 상기 베이스 전류를 이용하여 바이폴라 접합 트랜지스터 전류를 생성하고, 상기 바이폴라 접합 트랜지스터 전류를 이용하여 상기 밴드갭 레퍼런스 전압을 생성하는 밴드갭 레퍼런스 전압 생성부; 및
    상기 스타트-업 신호에 의해 활성화되고 상기 밴드갭 레퍼런스 전압 생성부의 제6 및 제7 노드의 전압을 차동 증폭하여 상기 바이어스 회로 및 밴드갭 레퍼런스 전압 생성부로 피드백하고 상기 바이폴라 접합 트랜지스터 전류를 제어하는 증폭 회로를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 기재된 밴드갭 레퍼런스 전압 생성 회로; 및
    상기 밴드갭 레퍼런스 전압 생성 회로로부터 상기 밴드갭 레퍼런스 전압을 공급받아 이용하는 디바이스 회로를 포함하는 반도체 장치.
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