WO2024019561A1 - 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치 - Google Patents

밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치 Download PDF

Info

Publication number
WO2024019561A1
WO2024019561A1 PCT/KR2023/010478 KR2023010478W WO2024019561A1 WO 2024019561 A1 WO2024019561 A1 WO 2024019561A1 KR 2023010478 W KR2023010478 W KR 2023010478W WO 2024019561 A1 WO2024019561 A1 WO 2024019561A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
bandgap reference
reference voltage
node
nmos transistor
Prior art date
Application number
PCT/KR2023/010478
Other languages
English (en)
French (fr)
Inventor
고현수
Original Assignee
주식회사 엘엑스세미콘
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020230093572A external-priority patent/KR20240012328A/ko
Application filed by 주식회사 엘엑스세미콘 filed Critical 주식회사 엘엑스세미콘
Publication of WO2024019561A1 publication Critical patent/WO2024019561A1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Definitions

  • the present invention relates to a bandgap reference voltage generation circuit capable of stably generating a bandgap reference voltage and a semiconductor device having the same.
  • MCU microcontroller units
  • the semiconductor device includes a bandgap reference voltage generation circuit that supplies stable internal power using externally supplied power.
  • a bandgap reference voltage generation circuit requires characteristics that can stably generate and supply a reference voltage even when the driving environment such as power supply voltage, process, and temperature changes.
  • bandgap reference voltage generation circuits have been experiencing cases where the initial start-up operation fails due to changes in the driving environment and output an abnormal reference voltage, so stable start-up operation independent of changes in the driving environment is required. It is required.
  • the present invention provides a bandgap reference voltage generation circuit that can stably generate a bandgap reference voltage by implementing stable start-up operation regardless of changes in the driving environment, and a semiconductor device having the same.
  • the bandgap reference voltage generation circuit includes a start-up circuit that outputs a start-up signal when the first power voltage rises, and an operation is activated in response to the start-up signal, and the bandgap It includes a bandgap reference core circuit that generates and outputs a reference voltage, and the start-up circuit is a cascode current mirror circuit that configures a first current path and a second current path between the first power line and the second power line.
  • a beta-multiplier reference circuit including a start-up output unit that outputs the start-up signal in response to the voltage of the output node of the second current path, and the bandgap reference voltage and the target voltage are compared to the A comparator may be included to disable operation of the start-up circuit.
  • a semiconductor device may include the bandgap reference voltage generation circuit, and a device circuit that receives and uses the bandgap reference voltage from the bandgap reference voltage generation circuit.
  • the start-up circuit uses a beta multiplier reference circuit to generate a bandcap reference regardless of changes in the driving environment such as rise time of the power supply voltage, process changes, and temperature changes.
  • a bandgap reference voltage can be stably generated and output.
  • the bandgap reference voltage generation circuit can generate and output a bandgap reference voltage that is strong (insensitive) to power noise by using a Schmitt trigger circuit in the start-up circuit.
  • the bandgap reference voltage generation circuit uses a comparator to terminate the operation of the start-up circuit when the bandgap reference voltage becomes higher than the target voltage, thereby ensuring a stable start regardless of changes in the driving environment without additional power consumption.
  • -Up circuit can be implemented.
  • a semiconductor device including a bandgap reference voltage generation circuit can secure operational reliability by stably receiving and using a reference voltage regardless of changes in the operating environment.
  • FIG. 1 is a block diagram schematically showing a semiconductor device according to an embodiment of the present invention.
  • Figure 2 is a block diagram showing a bandgap reference voltage generation circuit according to an embodiment of the present invention.
  • Figure 3 is a circuit diagram specifically showing the start-up circuit in the bandgap reference voltage generation circuit according to an embodiment of the present invention.
  • Figure 4 is a circuit diagram specifically showing the bandgap reference core circuit in the bandgap reference voltage generation circuit according to an embodiment of the present invention.
  • Figure 5 is a graph showing the start-up operation characteristics of the bandgap reference voltage generation circuit under the first driving condition according to an embodiment of the present invention.
  • FIG. 6 is a graph showing start-up operation characteristics of a bandgap reference voltage generation circuit under a second driving condition according to an embodiment of the present invention.
  • first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.
  • At least one should be understood to include all possible combinations from one or more related items.
  • “at least one of the first, second, and third items” means each of the first, second, or third items, as well as two of the first, second, and third items. It can mean a combination of all items that can be presented from more than one.
  • FIG. 1 is a block diagram schematically showing a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 10 may include a bandgap reference voltage generation circuit 100 and a device circuit 200.
  • the semiconductor device 10 may be an electronic device such as a semiconductor chip that generates a data signal based on power supplied from an external source.
  • the semiconductor device 10 includes a microcontroller unit (MCU), processor, power management integrated circuit (PMIC), memory, etc. included in devices such as computers, smartphones, tablets, etc. It may be any one of various semiconductor devices such as:
  • the device circuit 200 includes analog and digital circuits such as analog circuits, digital circuits, analog-to-digital converters, and digital-to-analog converters that require a bandgap reference voltage (VBGR) in the semiconductor device 10, or a combination thereof. It can be included.
  • analog and digital circuits such as analog circuits, digital circuits, analog-to-digital converters, and digital-to-analog converters that require a bandgap reference voltage (VBGR) in the semiconductor device 10, or a combination thereof. It can be included.
  • VBGR bandgap reference voltage
  • the bandgap reference voltage generation circuit 100 uses a power supply voltage supplied from the outside to generate changes in the driving environment, including at least one of a change in supply voltage, a change in process, and a change in temperature. Regardless, the reference voltage (VBGR) can be stably generated and output to the device circuit 200.
  • the bandgap reference voltage generation circuit 100 can implement a stable start-up operation regardless of changes in the driving environment, generate a normal reference voltage (VBGR), and output it to the device circuit 200.
  • Figure 2 is a block diagram showing a bandgap reference voltage generation circuit according to an embodiment of the present invention.
  • the bandgap reference voltage generation circuit 100 may include a start-up circuit 110 and a bandgap reference core circuit 120.
  • the start-up circuit 110 is activated when the power supply voltage is rising and outputs a start-up signal (Sout), thereby stably starting up the operation of the bandgap reference core circuit 120.
  • the start-up circuit 110 uses a beta-multiplier reference (BMR) circuit to measure each of the band cap reference core circuits 120 regardless of changes in the operating environment such as power supply voltage, process, and temperature.
  • BMR beta-multiplier reference
  • the start-up circuit 110 can stably start-up the band cap reference core circuit 120 regardless of power noise by using a Schmitt trigger circuit.
  • the start-up circuit 110 may monitor the bandgap reference voltage (VBGR) fed back from the bandgap reference core circuit 120 using a comparator.
  • the comparator can prevent the bandgap reference voltage (VBGR) from being output as an abnormal voltage and reduce power consumption by disabling the start-up circuit 110 after the bandgap reference voltage (VBGR) reaches the target voltage. there is.
  • the bandgap reference core circuit 120 may include a bias circuit 122, a bandgap reference voltage (VBGR) generator 124, and an amplifier circuit 126.
  • the bias circuit 122, the bandgap reference voltage (VBGR) generator 124, and the amplifier circuit 126 may be activated in response to the start-up output signal (Sout) output from the start-up circuit 11. .
  • the bias circuit 122 may generate a bias and allow current to flow in the reference voltage generator 124 by a current mirror circuit.
  • the amplification circuit 126 may perform gain amplification and feedback loop operations so that a pair of input nodes connected to the bandgap reference voltage (VBGR) generator 124 are at the same potential.
  • VBGR bandgap reference voltage
  • the reference voltage generator 124 can stably generate and output a bandgap reference voltage (VBGR) regardless of changes in the driving environment such as power supply voltage, process, and temperature.
  • VBGR bandgap reference voltage
  • 3 and 4 are detailed circuit diagrams showing a bandgap reference voltage generation circuit according to an embodiment of the present invention.
  • the bandgap reference voltage generation circuit 100 may include a start-up circuit 110 and a bandgap reference core circuit 120.
  • the start-up circuit 110 and the bandgap reference core circuit 120 include a first power line (VDDL) to which the first power voltage (VDD) is supplied, and a second power line to which the second power voltage (VSS) is supplied. Commonly connected to (VSSL).
  • the first power supply voltage (VDD) may be a positive power supply voltage
  • the second power supply voltage (VSS) may be a ground voltage or a negative power supply voltage.
  • the start-up circuit 110 includes a beta-multiplier reference (BMR) circuit 112, a start-up control unit 114, a start-up output unit 116, and a comparator. It may include (118).
  • BMR beta-multiplier reference
  • the BMR circuit 112 includes first and second PMOS transistors (PM1, PM2) and the first and second NMOS transistors (NM1, NM2) constituting the NMOS (N-type Metal-Oxide-Semiconductor) current mirror circuit are connected in cascode form to form a cascode current mirror circuit. It may have a resistor R9 connected between the first power line VDDL and the source terminal of the second PMOS transistor PM2.
  • the gate terminal of the first PMOS transistor (PM1) and the gate terminal of the second PMOS transistor (PM2) are commonly connected to the first node (N1), and the gate terminal of the first NMOS transistor (NM1) and the second NMOS transistor (NM2) )'s gate terminal may be commonly connected to the second node (N2).
  • the gate terminal and drain terminal of the first PMOS transistor PM1 may be commonly connected to the first node N1
  • the gate terminal and drain terminal of the second NMOS transistor NM2 may be commonly connected to the second node N2. there is.
  • the drain terminal of the first PMOS transistor (PM1) and the drain terminal of the first NMOS transistor (NM1) are connected through the third node (N3), and the drain terminal of the second PMOS transistor (PM2) and the second NMOS transistor (NM2) ) can be connected to the drain terminal through the fourth node (N4).
  • a first current path may be formed through the first PMOS transistor (PM1) and the first NMOS transistor (NM1), and a second current path may be formed through the second PMOS transistor (PM2) and the second NMOS transistor (NM2). there is.
  • the BMR circuit 112 is connected between the third PMOS transistor (PM3) connected between the second PMOS transistor (PM2) and the second NMOS transistor (NM2), and between the second node (N2) and the second power line (VSSL). It may additionally include a connected 11th NMOS transistor (NM11).
  • the gate terminal of the second PMOS transistor (PM2) and the eleventh NMMOS transistor (NM11) is commonly connected to the output terminal of the comparator 112, and performs a switching operation according to the output signal (V12_OK) of the comparator 112 to start-up. The operation of the circuit 110 can be terminated.
  • the start-up control unit 114 includes a third NMOS transistor (NM3) connected in the form of a diode between the first node (N1) and the second node (N2) of the BMR circuit 112 to control the operation of the BMR circuit 112. can be started up.
  • NM3 third NMOS transistor
  • the first PMOS transistor (PM1) and the third NMOS transistor (PM1) are The 3 NMOS transistor (NM3) and the second NMOS transistor (NM2) operate as diodes, causing start-up (START_UP) current to flow, so that the BMR circuit 112 can start up and operate.
  • a first current flows to the third node N3 through the first current path of the first PMOS transistor PM1 and the first NMOS transistor NM1, and the second PMOS transistor ( A second current flows to the fourth node (N4) through the second current path of the PM2) and the second NMOS transistor (NM2).
  • the second current (I) flowing through the fourth node (N) can be determined as shown in Equation 1 below.
  • Equation 1 R9 is the resistance value of the resistor R9, ⁇ is the current gain of the first PMOS transistor PM1, and K is the area multiple of the second PMOS transistor PM2 with respect to the first PMOS transistor PM1. it means.
  • the fourth node N4 of the BMR circuit 112 may be expressed as an output node of the BMR circuit 112.
  • the start-up output unit 116 outputs a start-up signal (Sout) to the bandgap reference core circuit 120 through the output node (N5) in response to the voltage of the fourth node (N4) of the BMR circuit 112. can do.
  • the start-up output unit 116 may include a Schmitt trigger circuit 117, a fifth NMOS transistor (NM5) as a switching element, and a resistor (R3).
  • the fifth NMOS transistor NM5 may be turned on in response to the high output of the Schmitt trigger circuit 117. Accordingly, the start-up output unit 116 outputs a low-state start-up output signal (Sout) to the output node (N5) through the turned-on fifth NMOS transistor (NM) and resistor (R3), thereby maintaining the band
  • Each circuit stage of the gap reference core circuit 120 can be started-up.
  • the output terminal of the Schmitt trigger circuit 117 can be expressed as a BGR_start node.
  • the comparator 118 is a bandgap reference voltage (VBGR) fed back from the bandgap reference core circuit 120 and supplied to the first input terminal (+), and a target voltage (Vref) supplied to the second input terminal (-). By comparing , an output signal (V12_OK) can be output.
  • the comparator 118 controls the operation of the start-up circuit 110 by the output signal V12_OK when the bandgap reference voltage VBGR generated in the bandgap reference core circuit 120 reaches the target voltage Vref and stabilizes. can be terminated.
  • the target voltage (Vref) is generated through a voltage dividing node between the voltage dividing resistors (R10, R11) connected in series between the first power line (VDDL) and the second power line (VSSL) and connected to the second input terminal of the comparator 118. Can be supplied as (-).
  • the comparator 118 may output a low output signal (V12_OK).
  • V12_OK the third PMOS transistor (PM3) is turned on to form a current path through which the current (I) flows in the fourth node (N4) of the BMR circuit 112, , the 11th NMOS transistor NM11 may be turned off.
  • the comparator 118 may output a high state output signal (V12_OK) to terminate the operation of the start-up circuit 110.
  • V12_OK the third PMOS transistor
  • NM11 the 11th NMMOS transistor
  • the third PMOS transistor PM3 is turned off, the fourth node N4 may be in a low state and the output of the Schmitt trigger circuit 117 may be switched to a low state. Due to the low output of the Schmitt trigger circuit 117, the fifth NMOS transistor NM5 may be turned off and the operation of the start-up circuit 110 may be terminated.
  • the bandgap reference core circuit 120 may include a bias circuit 122, a bandgap reference voltage (VBGR) generator 124, and an amplifier circuit 126.
  • VBGR bandgap reference voltage
  • the bias circuit 122 includes a fourth PMOS transistor (PM4) and a third bipolar junction transistor (BJT) (Q3) connected in series between the first power line (VDDL) and the second power line (VSSL), It may include a resistor (R7), a fifth PMOS transistor (PM5), and a sixth NMOS transistor (NM6) connected in series between the first power line (VDDL) and the base terminal of the third BJT (Q3).
  • PM4 PMOS transistor
  • BJT bipolar junction transistor
  • the gate terminal of the fourth PMOS transistor (PM4) is connected to the output node (N5) of the start-up circuit 110, the source terminal is connected to the first power line (VDDL), and the drain terminal is connected to the third BJT (Q3). ) can be connected to the collector terminal.
  • the base terminal of the third BJT (Q3) may be connected to the source terminal of the sixth NMOS transistor (NM6), and the emitter terminal may be connected to the first power line (VSSL).
  • the gate terminal of the fifth PMOS transistor (PM4) is connected to the drain terminal, the source terminal is connected to the first power line (VDDL) through the resistor (R7), and the drain terminal is the drain terminal of the sixth NMOS transistor (NM6). can be connected to.
  • the gate terminal of the sixth NMOS transistor (NM6) may be connected to the drain terminal of the fourth PMOS transistor (PM4) and the collector terminal of the third BJT (Q3).
  • the bandgap reference voltage (VBGR) generator 124 includes the fifth PMOS transistor (PM5) of the bias circuit 122, the sixth PMOS transistor (PM6) constituting the current mirror circuit, the first power line (VDDL), and the Seventh and eighth PMOS transistors (PM7, PM8) constituting a cascode current mirror circuit between two power lines (VSSL), a second BJT (Q2) and a second BJT (Q1), and resistors (R2, R2) , R8).
  • the gate terminal of the sixth PMOS transistor (PM6) is connected to the gate terminal of the fifth PMOS transistor (PM4), the source terminal is connected to the first power line (VDDL) through the eighth resistor (R8), and the drain terminal is connected to the gate terminal of the fifth PMOS transistor (PM4). It can be connected to the base terminals of the second BJT (Q2) and the second BJT (Q1).
  • the gate terminals of the seventh and eighth PMOS transistors may be connected to the output node (N5) of the start-up circuit 110, and the source terminals may be connected to the first power line (VDDL).
  • the drain terminal of the seventh PMOS transistor (PM7) may be connected to the collector terminal of the second BJT (Q2) through the sixth node (N6).
  • the drain terminal of the eighth PMOS transistor (PM8) may be connected to the collector terminal of the first BJT (Q1) through the seventh node (N7).
  • the base terminal of the second BJT (Q2) may be connected to the base terminal of the first BJT (Q1), and the emitter terminal may be connected to the second power line (VSSL) through series resistors (R2 and R1).
  • the base terminal of the first BJT (Q1) may be connected to a collector terminal, and the emitter terminal may be connected to a connection node between the second resistor (R2) and the first resistor (R1).
  • the first to third BJTs are NPN type bipolar junction transistors, but are not limited to this and PNP type bipolar junction transistors may also be applied.
  • the amplification circuit 126 is connected to the first power line (VDDL) and the ninth and tenth PMOS transistors (PM9, PM10) and resistors (R4, R5) and bandgap reference voltage (VBGR) constituting a current mirror circuit.
  • the 7th and 8th NMOS transistors (NM7, NM8) constituting the amplifying input unit connected to the 6th and 7th nodes (N6, N7) of the generator 124, respectively, and the 9th and 8th NMOS transistors (NM7, NM8) constituting the self-biasing circuit. It may include 10 NMOS transistors (NM9, NM10), an 11th PMOS transistor (PM11), and a resistor (R6).
  • the gate terminals of the ninth and tenth PMOS transistors (PM9, PM10) are connected to each other, the source terminal is commonly connected to the first power line (VDDL), and the drain terminal is connected to the seventh and eighth NMOS transistors (NM7, NM8). Can be connected to each of the drain terminals.
  • a fourth resistor R4 may be connected between the gate terminal and the drain terminal of the ninth PMOS transistor PM9, and a fifth resistor R5 may be connected between the gate terminal and the drain terminal of the tenth PMOS transistor PM10. there is.
  • the gate terminals of the seventh and eighth NMOS transistors are input nodes of the amplifier circuit 126 connected to the sixth and seventh nodes (N6, N7), respectively, and the source terminals are of the ninth NMOS transistor (NM9). ) can be commonly connected to the drain terminal.
  • the gate terminal of the ninth NMOS transistor (NM9) is connected to the gate terminal of the tenth NMOS transistor (NM10), and the source terminal of the ninth and tenth NMOS transistors (NM9, NM10) is common to the second power line (VSSL). connected, and the drain terminal and gate terminal of the tenth NMOS transistor NM10 may be connected.
  • the gate electrode of the 11th PMOS transistor PM11 is connected to the output node N5 of the start-up circuit 110, the source terminal is connected to the first power line VDDL, and the drain terminal is connected to the sixth resistor R6. ) can be connected to the drain terminal of the tenth NMOS transistor (NM10).
  • the eighth node (N8) connected between the ninth PMOS transistor (PM9) and the seventh NMOS transistor (NM7) is the output node of the amplifier circuit 126, and the output node (N5) of the start-up circuit 110 It may be commonly connected to the gate terminals of the connected fourth, seventh, eighth, and eleventh PMOS transistors (PM4, PM7, PM8, and PM11).
  • the fourth PMOS transistor PM4 of the bias circuit 122 of the bandgap reference core circuit 120, the bandgap As the 7th and 8th PMOS transistors (PM7, PM8) of the reference voltage (VBGR) generator 124 and the 11th PMOS transistor (PM11) of the amplifier circuit 126 are turned on, each circuit stage starts-up. It can operate.
  • the bias circuit 122 generates a bias by a loop of the activated fourth PMOS transistor (PM4), the third BJT (Q3), and the sixth NMOS transistor (NM6), and the fifth and sixth PMOS transistors
  • a base current (I_BASE) may be generated through (PM5) and supplied to the bases of the second and first BJTs (Q2, Q1) of the bandgap reference voltage (VBGR) generator 124.
  • the bandgap reference voltage (VBGR) generator 124 is a sixth node (N6) flowing through the second BJT (Q2) by the activated seventh and eighth PMOS transistors (PM7, PM8) and the base current (I_BASE). A current of and a current (I_BJT) of the seventh node (N7) flowing through the first BJT (Q1) can be generated.
  • the amplifier circuit 126 differentially amplifies the voltages of the sixth node (N6) and the seventh node (N7) and outputs the amplified signal through the eighth node (N8) to generate the fourth, seventh, eighth, and eleventh PMOS
  • gain amplification and feedback loop operations can be performed so that the sixth and seventh nodes (N6, N7) are at the same potential.
  • the bandgap reference voltage (VBGR) generator 124 may generate a bandgap reference voltage (VBGR) using the current (I_BJT) flowing in the seventh node (N7) and output it through the seventh node (N7). .
  • the bandgap reference voltage (VBGR) can be determined as shown in Equation 2 below.
  • VBE1 is the voltage between the base and emitter of the first BJT (Q1)
  • ⁇ VBE is the voltage between the base and emitter of the second BJT (Q2) (VBE2) and the base-emitter of the first BJT (Q1).
  • VBE1 is the voltage between the base and emitter of the first BJT (Q1)
  • VBE2 is the voltage between the base and emitter of the second BJT (Q2) (VBE2) and the base-emitter of the first BJT (Q1).
  • VBE1 the voltage between the base and emitter of the second BJT (Q2) (VBE2) and the base-emitter of the first BJT (Q1).
  • VBE1 the voltage between the base and emitter of the second BJT (Q2)
  • VBE2 and R1 are the resistance values of the resistors (R2, R1) connected to the emitter terminals of the second and first BJTs (Q2, Q1).
  • the temperature effect is canceled by the sum of the VBE1 item, which is inversely proportional to the absolute temperature, and the 2 ⁇ VBE 124) can generate a bandgap reference voltage (VBGR) that is independent (insensitive) to temperature changes. Additionally, referring to Equation 2 above, it can be seen that the bandgap reference voltage (VBGR) is unrelated to changes in process and power supply voltage (VDD).
  • the bandgap reference core circuit 120 After the operation of the start-up circuit 110 is terminated, the bandgap reference core circuit 120 provides feedback so that the sixth and seventh nodes N6 and N7 are at the same potential by the gain amplification operation of the amplification circuit 126.
  • the bandgap reference voltage (VBGR) which is the target voltage (Vref)
  • Vref target voltage
  • the first and second BJTs (Q1, Q2) secure a sufficiently large base-emitter voltage (VBE) to maintain the target voltage regardless of the rising time, process change, and temperature change of the first power supply voltage (VDD).
  • a bandgap reference voltage (VBGR) can be generated and output.
  • Figure 5 is a graph showing start-up operation characteristics of a bandgap reference voltage generation circuit in a first driving environment according to an embodiment of the present invention.
  • FIG. 5 shows a bandgap reference voltage generation circuit 100 according to an embodiment in a first driving environment with a rising time of the first power voltage (VDD) of 1 ms, a process corner (Typical-Typical), and a temperature of 25°C. ) shows the operating characteristics of
  • the start-up circuit 110 While the first power supply voltage (VDD) rises from 0V to 5V, the start-up circuit 110 operates from the first time point (t1) to the second time point (t2) to low.
  • the start-up output signal (Sout) of the state is output, and the bandgap reference core circuit 120 can generate and output a bandgap reference voltage (VBGR) rising from 0V.
  • the operation of the start-up circuit 110 is performed by the high output (V12_OK) of the comparator 118.
  • FIG. 6 is a graph showing start-up operation characteristics of a bandgap reference voltage generation circuit in a second driving environment according to an embodiment of the present invention.
  • Figure 6 shows a bandgap reference voltage generation circuit ( 100) shows the operating characteristics.
  • the start-up circuit 110 While the first power supply voltage (VDD) rises from 0V to 5V, the start-up circuit 110 operates from the third time point (t3) to the fourth time point (t4). It operates to output a low-state start-up output signal (Sout), and the bandgap reference core circuit 120 can generate and output a bandgap reference voltage (VBGR) rising from 0V.
  • the operation of the start-up circuit 110 is performed by the high output (V12_OK) of the comparator 118.
  • the start-up circuit uses a beta multiplier reference circuit to compensate for changes in the driving environment such as rise time of the power supply voltage, process change, and temperature change. Regardless, by stably starting up each circuit stage of the bandcap reference core circuit, a bandgap reference voltage can be stably generated and output.
  • the bandgap reference voltage generation circuit can generate and output a bandgap reference voltage that is strong (insensitive) to power noise by using a Schmitt trigger circuit in the start-up circuit.
  • the bandgap reference voltage generation circuit uses a comparator to terminate the operation of the start-up circuit when the bandgap reference voltage becomes higher than the target voltage, thereby ensuring a stable start regardless of changes in the driving environment without additional power consumption.
  • -Up circuit can be implemented.
  • a semiconductor device including a bandgap reference voltage generation circuit can secure operational reliability by stably receiving and using a reference voltage regardless of changes in the driving environment.
  • the bandgap reference voltage generation circuit includes a start-up circuit that outputs a start-up signal when the first power voltage rises, and an operation is activated in response to the start-up signal, and the bandgap It includes a bandgap reference core circuit that generates and outputs a reference voltage, and the start-up circuit is a cascode current mirror circuit that configures a first current path and a second current path between the first power line and the second power line.
  • a beta-multiplier reference circuit including a start-up output unit that outputs the start-up signal in response to the voltage of the output node of the second current path, and the bandgap reference voltage and the target voltage are compared to the A comparator may be included to disable operation of the start-up circuit.
  • the beta-multiplier reference circuit includes a PMOS current mirror and an NMOS current mirror connected in cascode form between the first and second power lines, and
  • a start-up device is connected between a first node connected to the gate terminal of the PMOS current mirror and a second node connected to the gate terminal of the NMOS current mirror, and starts the operation of the beta-multiplier reference circuit. It may include a control unit.
  • the PMOS current mirror includes a first PMOS transistor included in the first current path and having a gate terminal and a drain terminal connected to the first node, included in the second current path, and having a gate terminal connected to the first node, and A second PMOS transistor having an area K times larger than the area of the first PMOS transistor (K is a positive number), and a resistor connected in series between the first power line and the second PMOS transistor, and the second current path.
  • the current flowing through may be determined by the current gain ( ⁇ ) of the first PMOS transistor, the K multiple, and the resistance value of the resistor.
  • the NMOS current mirror includes a first NMOS transistor included in the first current path and having a gate terminal connected to the second node, and a first NMOS transistor included in the second current path and having a gate terminal and a drain terminal connected to the second node. It may include a second NMOS transistor.
  • the start-up control unit may include a third NMOS transistor connected in the form of a diode between the first node and the second node.
  • the start-up control unit When the first power voltage supplied to the first power line rises, the start-up control unit connects the first PMOS transistor, the third NMOS transistor, and the second NMOS transistor in a diode form to control the beta-multi.
  • the flyer reference circuit can be started-up.
  • the third NMOS transistor When the first power voltage rises, the third NMOS transistor is connected to a voltage of a third node connected between the first PMOS transistor and the first NMOS transistor, and between the second PMOS transistor and the second NMOS transistor. When the voltage of the output node connected to becomes the same, it can be turned off.
  • the beta-multiplier reference circuit is controlled by the output of the comparator and may further include a third PMOS transistor connected between the second PMOS transistor and the second NMOS transistor.
  • the beta-multiplier reference circuit is controlled by the output of the comparator and may further include an 11th NMOS transistor connected between the second node and the second power line.
  • the comparator turns on the third PMOS transistor when the bandgap reference voltage is lower than the target voltage, turns off the eleventh NMOS transistor, and turns off the third PMOS transistor when the bandgap reference voltage is higher than the target voltage.
  • the PMOS transistor can be turned off and the eleventh NMOS transistor can be turned on.
  • the start-up output unit is controlled by a Schmitt trigger circuit connected to the output node between the third PMOS transistor and the second NMOS transistor, the output of the Schmitt trigger circuit, and the output node of the start-up circuit and the first It may include a fifth NMOS transistor connected between two power lines, and a resistor connected between the output node of the start-up circuit and the fifth NMOS transistor.
  • the start-up output unit When the voltage of the output node of the beta-multiplier reference circuit is higher than the rising threshold voltage of the Schmitt trigger circuit, the start-up output unit outputs the start-up output through the fifth NMOS transistor in response to the output of the Schmitt trigger circuit. Up signal can be output.
  • the fifth NMOS transistor may be turned off in response to the output of the Schmitt trigger circuit.
  • the bandgap reference core circuit is a bias circuit that is activated by the start-up signal to generate a bias and generates a base current through a current mirror circuit, and is activated by the start-up signal and uses the base current to generate a bipolar a bandgap reference voltage generator that generates a junction transistor current and generates the bandgap reference voltage using the bipolar junction transistor current, and a sixth and second bandgap reference voltage generator that is activated by the start-up signal and It may include an amplification circuit that differentially amplifies the voltage of the seventh node and feeds it back to the bias circuit and the bandgap reference voltage generator and controls the bipolar junction transistor current.
  • a semiconductor device may include the bandgap reference voltage generation circuit, and a device circuit that receives and uses the bandgap reference voltage from the bandgap reference voltage generation circuit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

본 발명은 구동 환경 변화와 무관하게 안정적인 스타트-업 동작을 구현함으로써 밴드갭 레퍼런스 전압을 안정적으로 생성할 수 있는 밴드갭 레퍼런스 전압 생성 회로에 관한 것으로, 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로, 및 상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고, 상기 스타트-업 회로는 제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로, 상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부, 및 상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함할 수 있다.

Description

밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치
본 발명은 밴드갭 레퍼런스 전압을 안정적으로 생성할 수 있는 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치에 관한 것이다.
가전 기기, 스마트폰, 웨어러블 기기 등을 포함하는 다양한 전자 기기는 마이크로 컨트롤러 유닛(Micro Controller Unit; MCU), 메모리 등과 같은 반도체 장치를 포함하고 있다.
반도체 장치는 외부에서 공급된 전원을 이용하여 안정적인 내부 전원을 공급하는 밴드갭 레퍼런스(Bandgap Reference) 전압 생성 회로를 포함하고 있다.
밴드갭 레퍼런스 전압 생성 회로는 전원 전압, 공정, 온도와 같은 구동 환경이 변화하더라도 레퍼런스 전압을 안정적으로 생성하여 공급할 수 있는 특성이 요구된다.
최근 밴드갭 레퍼런스 전압 생성 회로는 구동 환경의 변화에 의해 초기 스타트-업(Start-up) 동작이 실패하여 비정상적인 레퍼런스 전압을 출력하는 경우가 발생하고 있으므로 구동 환경 변화와 무관한 안정적인 스타트-업 동작이 요구된다.
본 발명은 구동 환경 변화와 무관하게 안정적인 스타트-업 동작을 구현함으로써 밴드갭 레퍼런스 전압을 안정적으로 생성할 수 있는 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로, 및 상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고, 상기 스타트-업 회로는 제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로, 상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부, 및 상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 밴드갭 레퍼런스 전압 생성 회로, 및 상기 밴드갭 레퍼런스 전압 생성 회로로부터 상기 밴드갭 레퍼런스 전압을 공급받아 이용하는 디바이스 회로를 포함할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 베타 멀티플라이어 레퍼런스 회로를 이용하여 전원 전압의 라이징 타임, 공정 변화 및 온도 변화와 같은 구동 환경의 변화와 무관하게 밴드캡 레퍼런스 코어 회로의 각 회로단을 안정적으로 스타트-업 시킴으로써 안정적으로 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 슈미트 트리거 회로를 이용함으로써 전원 노이즈에 강한(둔감한) 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 비교기를 이용하여 밴드갭 레퍼런스 전압이 타겟 전압 이상 높아지면 스타트-업 회로의 동작을 종료함으로써 추가적인 전력 소모없이 구동 환경의 변동에 무관하게 안정적인 스타트-업 회로를 구현할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 포함하는 반도체 장치는 구동 환경의 변동에 무관하게 안정적으로 레퍼런스 전압을 공급받아 이용함으로써 동작 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로에서 스타트-업 회로를 구체적으로 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로에서 밴드갭 레퍼런스 코어 회로를 구체적으로 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제1 구동 조건에서의 스타트-업 동작 특성을 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제2 구동 조건에서의 스타트-업 동작 특성을 나타낸 그래프이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 밴드갭 레퍼런스 전압 생성 회로(100) 및 디바이스 회로(200)를 포함할 수 있다.
일 실시예에서 반도체 장치(10)는 외부로부터 공급받은 전원을 기초하여 데이터 신호를 생성하는 반도체 칩과 같은 전자 장치일 수 있다. 예를 들면, 반도체 장치(10)는 컴퓨터, 스마트폰, 태블릿 등과 같은 장치에 포함되는 마이크로 컨트롤러 유닛(Micro Controller Unit; MCU), 프로세서, 전원 관리 집적 회로(Power Management Integrated Circuit; PMIC), 메모리 등과 같은 다양한 반도체 장치 중 어느 하나일 수 있다.
디바이스 회로(200)는 반도체 장치(10)에서 밴드갭 레퍼런스 전압(VBGR)을 필요로 하는 아날로그 회로, 디지털 회로, 아날로그-디지털 변환기 및 디지털-아날로그 변환기와 같은 아날로그 및 디지털 회로, 또는 이들의 조합을 포함할 수 있다.
밴드갭 레퍼런스 전압 생성 회로(100)는 외부로부터 공급되는 전원 전압을 이용하여 전원 전압(Supply Voltage)의 변화, 공정(Process) 변화, 온도(Temperature) 변화 중 적어도 하나를 포함하는 구동 환경의 변화와 무관하게 레퍼런스 전압(VBGR)을 안정적으로 생성하여 디바이스 회로(200)로 출력할 수 있다. 밴드갭 레퍼런스 전압 생성 회로(100)는 구동 환경의 변화와 무관하게 안정적인 스타트-업 동작을 구현하여 정상적인 레퍼런스 전압(VBGR)을 생성하여 디바이스 회로(200)로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 나타낸 블록도이다.
도 2를 참조하면, 밴드갭 레퍼런스 전압 생성 회로(100)는 스타트-업(Start-up) 회로(110) 및 밴드갭 레퍼런스 코어(Bandgap Reference Core) 회로(120)를 포함할 수 있다.
스타트-업 회로(110)는 전원 전압이 라이징(rising)할 때 활성화되어 스타트-업 신호(Sout)를 출력함으로써 밴드갭 레퍼런스 코어 회로(120)의 동작을 안정적으로 스타트-업 시킬 수 있다.
스타트-업 회로(110)는 베타-멀티플라이어 레퍼런스(Beta-Multiplier Reference; BMR) 회로를 이용하여 전원 전압, 공정, 온도와 같은 구동 환경의 변동과 무관하게 밴드캡 레퍼런스 코어 회로(120)의 각 회로단을 안정적으로 스타트-업 시킬 수 있다.
스타트-업 회로(110)는 슈미트 트리거(Schmitt Trigger) 회로를 이용하여 전원 노이즈에 무관하게 밴드캡 레퍼런스 코어 회로(120)를 안정적으로 스타트-업 시킬 수 있다.
스타트-업 회로(110)는 비교기를 이용하여 밴드갭 레퍼런스 코어 회로(120)로부터 피드백되는 밴드갭 레퍼런스 전압(VBGR)을 모니터링할 수 있다. 비교기는 밴드갭 레퍼런스 전압(VBGR)이 타겟 전압에 도달한 후 스타트-업 회로(110)를 비활성화시킴으로써 밴드갭 레퍼런스 전압(VBGR)이 비정상 전압으로 출력되는 것을 방지할 수 있고 소비 전력을 저감할 수 있다.
밴드갭 레퍼런스 코어 회로(120)는 바이어스 회로(122), 밴드갭 레퍼런스 전압(VBGR) 생성부(124), 증폭 회로(126)를 포함할 수 있다. 바이어스 회로(122), 밴드갭 레퍼런스 전압(VBGR) 생성부(124), 증폭 회로(126)는 스타트-업 회로(11)로부터 출력된 스타트-업 출력 신호(Sout)에 응답하여 활성화될 수 있다.
바이어스 회로(122)는 바이어스를 생성하고 커런트 미러(current mirror) 회로에 의해 레퍼런스 전압 생성부(124)에 전류를 흐르게 할 수 있다.
증폭 회로(126)는 밴드갭 레퍼런스 전압(VBGR) 생성부(124)와 연결된 한 쌍의 입력 노드가 동전위가 되도록 게인 증폭 및 피드백 루프 동작을 할 수 있다.
레퍼런스 전압 생성부(124)는 전원 전압, 공정, 온도와 같은 구동 환경의 변화와 무관하게 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력할 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 나타낸 상세 회로도이다.
도 3 및 도 4를 참조하면, 밴드갭 레퍼런스 전압 생성 회로(100)는 스타트-업 회로(110) 및 밴드갭 레퍼런스 코어 회로(120)를 포함할 수 있다.
스타트-업 회로(110) 및 밴드갭 레퍼런스 코어 회로(120)는 제1 전원 전압(VDD)이 공급되는 제1 전원 라인(VDDL)과, 제2 전원 전압(VSS)이 공급되는 재2 전원 라인(VSSL)과 공통 접속된다. 제1 전원 전압(VDD)은 포지티브 전원 전압이고, 제2 전원 전압(VSS)은 그라운드 전압 또는 네거티브 전원 전압일 수 있다.
도 3을 참조하면, 스타트-업 회로(110)는 베타-멀티플라이어 레퍼런스(Beta-Multiplier Reference; BMR) 회로(112), 스타트-업 제어부(114), 스타트-업 출력부(116), 비교기(118)를 포함할 수 있다.
BMR 회로(112)는 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 PMOS(P-type Metal-Oxide-Semiconductor) 커런트 미러 회로를 구성하는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와, NMOS(N-type Metal-Oxide-Semiconductor) 커런트 미러 회로를 구성하는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)가 캐스코드(Cascode) 형태로 접속된 캐스코드 커런트 미러 회로 구조를 가질 수 있고, 제1 전원 라인(VDDL)과 제2 PMOS 트랜지스터(PM2)의 소스 단자 사이에 접속된 저항(R9)을 더 포함할 수 있다.
제1 PMOS 트랜지스터(PM1)의 게이트 단자 및 제2 PMOS 트랜지스터(PM2)의 게이트 단자는 제1 노드(N1)에 공통 접속되고, 제1 NMOS 트랜지스터(NM1)의 게이트 단자 및 제2 NMOS 트랜지스터(NM2)의 게이트 단자는 제2 노드(N2)에 공통 접속될 수 있다. 제1 PMOS 트랜지스터(PM1)는 게이트 단자 및 드레인 단자가 제1 노드(N1)에 공통 접속되고, 제2 NMOS 트랜지스터(NM2)는 게이트 단자 및 드레인 단자가 제2 노드(N2)에 공통 접속될 수 있다. 제1 PMOS 트랜지스터(PM1)의 드레인 단자와 제1 NMOS 트랜지스터(NM1)의 드레인 단자가 제3 노드(N3)를 통해 접속되고, 제2 PMOS 트랜지스터(PM2)의 드레인 단자와 제2 NMOS 트랜지스터(NM2)의 드레인 단자가 제4 노드(N4)를 통해 접속될 수 있다. 제1 PMOS 트랜지스터(PM1) 및 제1 NMOS 트랜지스터(NM1)를 통해 제1 전류 경로가 형성되고, 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)를 통해 제2 전류 경로가 형성될 수 있다.
BMR 회로(112)는 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2) 사이에 접속된 제3 PMOS 트랜지스터(PM3)와, 제2 노드(N2)와 제2 전원 라인(VSSL) 사이에 접속된 제11 NMOS 트랜지스터(NM11)를 추가로 포함할 수 있다. 제2 PMOS 트랜지스터(PM2) 및 제11 NMMOS 트랜지스터(NM11)는 게이트 단자가 비교기(112)의 출력 단자와 공통 접속되고, 비교기(112)의 출력 신호(V12_OK)에 따라 스위칭 동작을 하여 스타트-업 회로(110)의 동작을 종료시킬 수 있다.
스타트-업 제어부(114)는 BMR 회로(112)의 제1 노드(N1) 및 제2 노드(N2) 사이에 다이오드 형태로 연결된 제3 NMOS 트랜지스터(NM3)를 포함하여 BMR 회로(112)의 동작을 스타트-업 시킬 수 있다.
구체적으로, 제1 전원 전압(VDD)이 0V에서 5V로 라이징(rising)할 때, 스타트-업 제어부(114)의 제3 NMOS 트랜지스터(NM3)의 동작에 의해 제1 PMOS 트랜지스터(PM1), 제3 NMOS 트랜지스터(NM3), 제2 NMOS 트랜지스터(NM2)가 다이오드로 동작하여 스타트-업(START_UP) 전류가 흐르게 됨으로써 BMR 회로(112)가 스타트-업하여 동작할 수 있다.
BMR 회로(112)가 동작한 후, 제1 PMOS 트랜지스터(PM1) 및 제1 NMOS 트랜지스터(NM1)의 제1 전류 경로를 통해 제3 노드(N3)에 제1 전류가 흐르고, 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)의 제2 전류 경로를 통해 제4 노드(N4)에 제2 전류가 흐르게 된다. BMR 회로(112)의 동작 원리에 따라 제4 노드(N)에 흐르는 제2 전류(I)는 아래 수학식 1과 같이 결정될 수 있다.
Figure PCTKR2023010478-appb-img-000001
상기 수학식 1에서 R9는 저항(R9)의 저항값, β는 제1 PMOS 트랜지스터(PM1)의 전류 이득, K는 제1 PMOS 트랜지스터(PM1)에 대한 제2 PMOS 트랜지스터(PM2)의 면적 배수를 의미한다.
BMR 회로(112)가 동작하는 동안, 제1 전원 전압(VDD)이 라이징함에 따라 BMR 회로(112)의 제3 및 제4 노드(N3, N4)의 전압이 동일하게 되면 제1 및 제2 노드(N1, N2)의 전압이 동일하여 제3 NMOS 트랜지스터(NM3)는 턴-오프된다. BMR 회로(112)의 제4 노드(N4)는 BMR 회로(112)의 출력 노드로 표현될 수 있다.
스타트-업 출력부(116)는 BMR 회로(112)의 제4 노드(N4) 전압에 응답하여 스타트-업 신호(Sout)를 출력 노드(N5)를 통해 밴드갭 레퍼런스 코어 회로(120)로 출력할 수 있다. 스타트-업 출력부(116)는 슈미트 트리거 회로(117), 스위칭 소자인 제5 NMOS 트랜지스터(NM5), 저항(R3)을 포함할 수 있다.
슈미트 트리거 회로(117)는 BMR 회로(122)의 동작에 의해 제4 노드(N4) 전압이 슈미트 트리거 회로(117)의 라이징 문턱 전압(Vth = 0.8V)보다 높아지게 되면 하이(High) 신호를 출력할 수 있다. 슈미트 트리거 회로(117)의 하이 출력에 응답하여 제5 NMOS 트랜지스터(NM5)가 턴-온될 수 있다. 이에 따라, 스타트-업 출력부(116)는 턴-온된 제5 NMOS 트랜지스터(NM) 및 저항(R3)을 통해 출력 노드(N5)에 로우 상태의 스타트-업 출력 신호(Sout)를 출력함으로써 밴드갭 레퍼런스 코어 회로(120)의 각 회로단을 스타트-업 시킬 수 있다. 슈미트 트리거 회로(117)의 출력 단자는 BGR_스타트 노드로 표현될 수 있다.
비교기(118)는 밴드갭 레퍼런스 코어 회로(120)로부터 피드백되어 제1 입력 단자(+)로 공급된 밴드갭 레퍼런스 전압(VBGR)과, 제2 입력 단자(-)로 공급된 타겟 전압(Vref)을 비교하여 출력 신호(V12_OK)를 출력할 수 있다. 비교기(118)는 밴드갭 레퍼런스 코어 회로(120)에서 생성된 밴드갭 레퍼런스 전압(VBGR)이 타겟 전압(Vref)에 도달하여 안정화되면 출력 신호(V12_OK)에 의해 스타트-업 회로(110)의 동작을 종료시킬 수 있다. 타겟 전압(Vref)은 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 직렬 접속된 분압 저항(R10, R11) 사이의 분압 노드를 통해 생성되어 비교기(118)의 제2 입력 단자(-)로 공급될 수 있다.
밴드갭 레퍼런스 전압(VBGR)이 타겟 전압(Vref)보다 낮으면 비교기(118)는 로우 상태의 출력 신호(V12_OK)를 출력할 수 있다. 로우 상태의 출력 신호(V12_OK)에 응답하여, 제3 PMOS 트랜지스터(PM3)는 턴-온되어 BMR 회로(112)의 제4 노드(N4)에 전류(I)가 흐르는 전류 경로를 형성할 수 있고, 제11 NMOS 트랜지스터(NM11)는 턴-오프될 수 있다.
밴드갭 레퍼런스 전압(VBGR)이 안정되어 타겟 전압(Vref) 이상으로 높아지게 되면 비교기(118)는 하이 상태의 출력 신호(V12_OK)를 출력하여 스타트-업 회로(110)의 동작을 종료시킬 수 있다. 하이 상태의 출력 신호(V12_OK)에 응답하여 제3 PMOS 트랜지스터(PM3)는 턴-오프되고, 제11 NMMOS 트랜지스터(NM11)는 턴-온되어 제2 노드(N2) 전압을 제2 전원 라인(VSSL)으로 방전시킬 수 있다. 제3 PMOS 트랜지스터(PM3)의 턴-오프에 의해 제4 노드(N4)는 로우 상태가 되고 슈미트 트리거 회로(117)의 출력이 로우 상태로 전환될 수 있다. 슈미트 트리거 회로(117)의 로우 출력에 의해 제5 NMOS 트랜지스터(NM5)가 턴-오프되고 스타트-업 회로(110)의 동작이 종료될 수 있다.
도 4를 참조하면, 밴드갭 레퍼런스 코어 회로(120)는 바이어스 회로(122), 밴드갭 레퍼런스 전압(VBGR) 생성부(124), 증폭 회로(126)를 포함할 수 있다.
바이어스 회로(122)는 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 직렬 접속된 제4 PMOS 트랜지스터(PM4) 및 제3 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)(Q3), 제1 전원 라인(VDDL)과 제3 BJT(Q3)의 베이스 단자 사이에 직렬 접속된 저항(R7) 및 제5 PMOS 트랜지스터(PM5)와 제6 NMOS 트랜지스터(NM6)를 포함할 수 있다.
제4 PMOS 트랜지스터(PM4)의 게이트 단자는 스타트-업 회로(110)의 출력 노드(N5)에 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제3 BJT(Q3)의 콜렉터 단자에 접속될 수 있다.
제3 BJT(Q3)의 베이스 단자는 제6 NMOS 트랜지스터(NM6)의 소스 단자와 접속되고, 에미터 단자는 제1 전원 라인(VSSL)과 접속될 수 있다.
제5 PMOS 트랜지스터(PM4)의 게이트 단자는 드레인 단자와 접속되고, 소스 단자는 저항(R7)을 통해 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제6 NMOS 트랜지스터(NM6)의 드레인 단자와 접속될 수 있다.
제6 NMOS 트랜지스터(NM6)의 게이트 단자는 제4 PMOS 트랜지스터(PM4)의 드레인 단자 및 제3 BJT(Q3)의 콜렉터 단자와 접속될 수 있다.
밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 바이어스 회로(122)의 제5 PMOS 트랜지스터(PM5)와 커런트 미러 회로를 구성하는 제6 PMOS 트랜지스터(PM6), 제1 전원 라인(VDDL)과 제2 전원 라인(VSSL) 사이에 캐스코드 커런트 미러 회로를 구성하는 제7 및 제8 PMOS 트랜지스터(PM7, PM8)와, 제2 BJT(Q2) 및 제2 BJT(Q1), 저항들(R2, R2, R8)을 포함할 수 있다.
제6 PMOS 트랜지스터(PM6)의 게이트 단자는 제5 PMOS 트랜지스터(PM4)의 게이트 단자와 접속되고, 소스 단자는 제8 저항(R8)을 통해 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제2 BJT(Q2) 및 제2 BJT(Q1)의 베이스 단자와 접속될 수 있다.
제7 및 제8 PMOS 트랜지스터(PM7, PM8)의 게이트 단자는 스타트-업 회로(110)의 출력 노드(N5)에 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 접속될 수 있다. 제7 PMOS 트랜지스터(PM7)의 드레인 단자는 제6 노드(N6)를 통해 제2 BJT(Q2)의 콜렉터 단자와 접속될 수 있다. 제8 PMOS 트랜지스(PM8)의 드레인 단자는 제7 노드(N7)를 통해 제1 BJT(Q1)의 콜렉터 단자와 접속될 수 있다.
제2 BJT(Q2)의 베이스 단자는 제1 BJT(Q1)의 베이스 단자와 접속되고, 에미터 단자는 직렬 저항(R2, R1)을 통해 제2 전원 라인(VSSL)과 접속될 수 있다.
제1 BJT(Q1)의 베이스 단자는 콜렉터 단자와 접속되고, 에미터 단자는 제2 저항(R2) 및 제1 저항(R1) 사이의 연결 노드와 접속될 수 있다.
제1 내지 제3 BJT(Q1, Q2, Q3)는 NPN형 바이폴라 접합 트랜지스터이나, 이것으로 한정되지 않고 PNP형 바이폴라 접한 트랜지스터도 적용될 수 있다.
증폭 회로(126)는 제1 전원 라인(VDDL)과 접속되고 커런트 미러 회로를 구성하는 제9 및 제10 PMOS 트랜지스터(PM9, PM10) 및 저항들(R4, R5), 밴드갭 레퍼런스 전압(VBGR) 생성부(124)의 제6 및 제7 노드(N6, N7)와 각각 접속된 증폭 입력부를 구성하는 제7 및 제8 NMOS 트랜지스터(NM7, NM8), 셀프 바이어싱 회로를 구성하는 제9 및 제10 NMOS 트랜지스터(NM9, NM10)와 제11 PMOS 트랜지스터(PM11) 및 저항(R6)을 포함할 수 있다.
제9 및 제10 PMOS 트랜지스터(PM9, PM10)의 게이트 단자는 서로 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 공통 접속되고, 드레인 단자는 제7 및 제8 NMOS 트랜지스터(NM7, NM8)의 드레인 단자와 각각 접속될 수 있다. 제9 PMOS 트랜지스터(PM9)의 게이트 단자와 드레인 단자 사이에 제4 저항(R4)이 접속되고, 제10 PMOS 트랜지스터(PM10)의 게이트 단자와 드레인 단자 사이에 제5 저항(R5)이 접속될 수 있다.
제7 및 제8 NMOS 트랜지스터(NM7, NM8)의 게이트 단자는 제6 및 제7 노드(N6, N7)와 각각 접속된 증폭 회로(126)의 입력 노드이고, 소스 단자는 제9 NMOS 트랜지스터(NM9)의 드레인 단자와 공통 접속될 수 있다.
제9 NMOS 트랜지스터(NM9)의 게이트 단자는 제10 NMOS 트랜지스터(NM10)의 게이트 단자와 접속되고, 제9 및 제10 NMOS 트랜지스터(NM9, NM10)의 소스 단자는 제2 전원 라인(VSSL)에 공통 접속되고, 제10 NMOS 트랜지스터(NM10)의 드레인 단자 및 게이트 단자는 접속될 수 있다.
제11 PMOS 트랜지스터(PM11)의 게이트 전극은 스타트-업 회로(110)의 출력 노드(N5)에 접속되고, 소스 단자는 제1 전원 라인(VDDL)과 접속되고, 드레인 단자는 제6 저항(R6)을 통해 제10 NMOS 트랜지스터(NM10)의 드레인 단자와 접속될 수 있다.
제9 PMOS 트랜지스터(PM9)와 제7 NMOS 트랜지스터(NM7) 사이에 접속된 제8 노드(N8)는 증폭 회로(126)의 출력 노드이고, 스타트-업 회로(110)의 출력 노드(N5)와 접속된 제4, 제7, 제8, 제11 PMOS 트랜지스터(PM4, PM7, PM8, PM11)의 게이트 단자와 공통 접속될 수 있다.
스타트-업 회로(110)에서 출력된 로우 상태의 스타트-업 출력 신호(Sout)에 응답하여, 밴드갭 레퍼런스 코어 회로(120)의 바이어스 회로(122)의 제4 PMOS 트랜지스터(PM4), 밴드갭 레퍼런스 전압(VBGR) 생성부(124)의 제7 및 제8 PMOS 트랜지스터(PM7, PM8), 증폭 회로(126)의 제11 PMOS 트랜지스터(PM11)가 턴-온됨으로써, 각 회로단이 스타트-업하여 동작할 수 있다.
바이어스 회로(122)는 활성화된 제4 PMOS 트랜지스터(PM4)와, 제3 BJT(Q3) 및 제6 NMOS 트랜지스터(NM6)의 루프(loop)에 의해 바이어스를 생성하고, 제5 및 제6 PMOS 트랜지스터(PM5)를 통해 베이스 전류(I_BASE)를 생성하여 밴드갭 레퍼런스 전압(VBGR) 생성부(124)의 제2 및 제1 BJT(Q2, Q1)의 베이스에 공급할 수 있다.
밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 활성화된 제7 및 제8 PMOS 트랜지스터(PM7, PM8) 및 베이스 전류(I_BASE)에 의해 제2 BJT(Q2)를 통해 흐르는 제6 노드(N6)의 전류와, 제1 BJT(Q1)를 통해 흐르는 제7 노드(N7)의 전류(I_BJT)를 생성할 수 있다.
증폭 회로(126)는 제6 노드(N6) 및 제7 노드(N7)의 전압을 차동 증폭하고 제8 노드(N8)를 통해 증폭 신호를 출력하여 제4, 제7, 제8, 제11 PMOS 트랜지스터(PM4, PM7, PM8, PM11)의 전류를 조절함으로써 제6 및 제7 노드(N6, N7)가 등전위가 되도록 게인 증폭 및 피드백 루프 동작을 할 수 있다.
밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 제7 노드(N7)에 흐르는 전류(I_BJT)를 이용하여 밴드갭 레퍼런스 전압(VBGR)을 생성하고 제7 노드(N7)를 통해 출력할 수 있다. 밴드갭 레퍼런스 전압(VBGR)은 아래 수학식 2와 같이 결정될 수 있다.
Figure PCTKR2023010478-appb-img-000002
상기 수학식 2에서 VBE1은 제1 BJT(Q1)의 베이스-에미터 간의 전압이고, ΔVBE는 제2 BJT(Q2)의 베이스-에미터 간의 전압(VBE2)과 제1 BJT(Q1)의 베이스-에미터 간의 전압(VBE1)과 차전압이고, R2 및 R1은 제2 및 제1 BJT(Q2, Q1)의 에미터 단자에 접속된 저항(R2, R1)의 저항값이다. 상기 수학식 2를 참조하면, 절대 온도에 반비례하는 VBE1 항목과, 절대 온도에 비례하는 2ΔVBE×(R2/R1) 항목의 합에 의해 온도 영향이 상쇄됨으로써, 밴드갭 레퍼런스 전압(VBGR) 생성부(124)는 온도 변화에 무관한(둔감한) 밴드갭 레퍼런스 전압(VBGR)을 생성할 수 있다. 또한, 상기 수학식 2를 참조하면, 밴드갭 레퍼런스 전압(VBGR)은 공정 변화 및 전원 전압(VDD)의 변화와도 무관함을 알 수 있다.
밴드갭 레퍼런스 전압(VBGR)이 타겟 전압(Vref)보다 높아지게 되면, 비교기(118)의 하이 출력(V12_OK)에 의해 스타트-업 회로(110)의 동작은 종료된다.
스타트-업 회로(110)의 동작이 종료된 후, 밴드갭 레퍼런스 코어 회로(120)는 증폭 회로(126)의 게인 증폭 동작에 의해 제6 및 제7 노드(N6, N7)가 등전위가 되도록 피드백 루프 동작을 함으로써 타겟 전압(Vref)인 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력할 수 있다. 이때, 제1 및 제2 BJT(Q1, Q2)는 충분히 큰 베이스-에미터 간 전압(VBE)을 확보하여 제1 전원 전압(VDD)의 라이징 타임, 공정 변화 및 온도 변화에 무관하게 타겟 전압인 밴드갭 레퍼런스 전압(VBGR)을 생성하여 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제1 구동 환경에서의 스타트-업 동작 특성을 나타낸 그래프이다.
도 5는 제1 전원 전압(VDD)의 라이징 타임 1ms, 프로세스 코너(process corner) TT(Typical-Typical), 온도 25℃인 제1 구동 환경에서 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로(100)의 동작 특성을 나타낸 것이다.
도 3 내지 도 5를 참조하면, 제1 전원 전압(VDD)가 0V로부터 5V까지 상승하는 동안, 스타트-업 회로(110)는 제1 시점(t1)으로부터 제2 시점(t2)까지 동작하여 로우 상태의 스타트-업 출력 신호(Sout)를 출력하고, 밴드갭 레퍼런스 코어 회로(120)는 0V로부터 상승하는 밴드갭 레퍼런스 전압(VBGR)을 생성하여 출력할 수 있다. 밴드갭 레퍼런스 전압(VBGR)이 상승하여 제2 시점(t2)에서 타겟 전압(Vref = 1.2V)보다 높아지게 되면 비교기(118)의 하이 출력(V12_OK)에 의해 스타트-업 회로(110)의 동작은 종료되고, 밴드갭 레퍼런스 코어 회로(120)는 타겟 전압(Vref = 1.2V)에 해당하는 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력할 수 있음을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로의 제2 구동 환경에서의 스타트-업 동작 특성을 나타낸 그래프이다.
도 6은 제1 전원 전압(VDD)의 라이징 타임 2s, 프로세스 코너(process corner) SS(Slow-Slow), 온도 -40℃인 제2 구동 환경에서 일 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로(100)의 동작 특성을 나타낸 것이다.
도 3, 도 4, 도 6을 참조하면, 제1 전원 전압(VDD)가 0V로부터 5V까지 상승하는 동안, 스타트-업 회로(110)는 제3 시점(t3)으로부터 제4 시점(t4)까지 동작하여 로우 상태의 스타트-업 출력 신호(Sout)를 출력하고, 밴드갭 레퍼런스 코어 회로(120)는 0V로부터 상승하는 밴드갭 레퍼런스 전압(VBGR)을 생성하여 출력할 수 있다. 밴드갭 레퍼런스 전압(VBGR)이 상승하여 제4 시점(t4)에서 타겟 전압(Vref = 1.2V)보다 높아지게 되면 비교기(118)의 하이 출력(V12_OK)에 의해 스타트-업 회로(110)의 동작은 종료되고, 밴드갭 레퍼런스 코어 회로(120)는 타겟 전압(Vref = 1.2V)에 해당하는 밴드갭 레퍼런스 전압(VBGR)을 안정적으로 생성하여 출력함을 알 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 베타 멀티플라이어 레퍼런스 회로를 이용하여 전원 전압의 라이징 타임, 공정 변화 및 온도 변화와 같은 구동 환경의 변화와 무관하게 밴드캡 레퍼런스 코어 회로의 각 회로단을 안정적으로 스타트-업 시킴으로써 안정적으로 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 스타트-업 회로가 슈미트 트리거 회로를 이용함으로써 전원 노이즈에 강한(둔감한) 밴드갭 레퍼런스 전압을 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 비교기를 이용하여 밴드갭 레퍼런스 전압이 타겟 전압 이상 높아지면 스타트-업 회로의 동작을 종료함으로써 추가적인 전력 소모없이 구동 환경의 변동에 무관하게 안정적인 스타트-업 회로를 구현할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로를 포함하는 반도체 장치는 구동 환경의 변동에 무관하게 안정적으로 레퍼런스 전압을 공급받아 이용함으로써 동작 신뢰성을 확보할 수 있다.
본 발명의 실시예에 따른 밴드갭 레퍼런스 전압 생성 회로는 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로, 및 상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고, 상기 스타트-업 회로는 제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로, 상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부, 및 상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함할 수 있다.
상기 베타-멀티플라이어 레퍼런스 회로는 상기 제1 및 제2 전원 라인 사이에 캐스코드 형태로 연결된 PMOS 커런트 미러 및 NMOS 커런트 미러, 및
상기 PMOS 커런트 미러의 게이트 단자와 접속된 제1 노드와, 상기 NMOS 커런트 미러의 게이트 단자와 접속된 제2 노드 사이에 접속되고, 상기 베타-멀티플라이어 레퍼런스 회로의 동작을 스타트-업 시키는 스타트-업 제어부를 포함할 수 있다.
상기 PMOS 커런트 미러는 상기 제1 전류 경로에 포함되고 상기 제1 노드에 게이트 단자 및 드레인 단자가 접속된 제1 PMOS 트랜지스터, 상기 제2 전류 경로에 포함되고 상기 제1 노드에 게이트 단자가 접속되며 상기 제1 PMOS 트랜지스터의 면적보다 K배(K는 양수) 큰 면적을 갖는 제2 PMOS 트랜지스터, 및 상기 제1 전원 라인과 상기 제2 PMOS 트랜지스터 사이에 직렬 접속된 저항을 포함하고, 상기 제2 전류 경로에 흐르는 전류는 상기 제1 PMOS 트랜지스터의 전류 이득(β), 상기 K 배수, 상기 저항의 저항값에 의해 결정될 수 있다.
상기 NMOS 커런트 미러는 상기 제1 전류 경로에 포함되고 상기 제2 노드에 게이트 단자가 접속된 제1 NMOS 트랜지스터, 및 상기 제2 전류 경로에 포함되고 상기 제2 노드에 게이트 단자 및 드레인 단자가 접속된 제2 NMOS 트랜지스터를 포함할 수 있다.
상기 스타트-업 제어부는 상기 제1 노드 및 상기 제2 노드 사이에 다이오드 형태로 연결된 제3 NMOS 트랜지스터를 포함할 수 있다.
상기 스타트-업 제어부는 상기 제1 전원 라인에 공급되는 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터, 상기 제3 NMOS 트랜지스터, 상기 제2 NMOS 트랜지스터가 다이오드 형태로 연결되어 상기 베타-멀티플라이어 레퍼런스 회로를 스타트-업 시킬 수 있다.
상기 제3 NMOS 트랜지스터는 상기 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터 사이에 접속된 제3 노드의 전압과, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 접속된 상기 출력 노드의 전압이 동일해지면 턴-오프될 수 있다.
상기 베타-멀티플라이어 레퍼런스 회로는 상기 비교기의 출력에 의해 제어되고, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 연결되는 제3 PMOS 트랜지스터를 추가로 포함할 수 있다.
상기 베타-멀티플라이어 레퍼런스 회로는 상기 비교기의 출력에 의해 제어되고, 상기 제2 노드와 상기 제2 전원 라인 사이에 접속된 제11 NMOS 트랜지스터를 추가로 포함할 수 있다.
상기 비교기는 상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 낮으면 상기 제3 PMOS 트랜지스터를 턴-온, 상기 제11 NMOS 트랜지스터를 턴-오프시키고, 상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 높으면 상기 제3 PMOS 트랜지스터를 턴-오프, 상기 제11 NMOS 트랜지스터를 턴-온시킬 수 있다.
상기 스타트-업 출력부는 상기 제3 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이의 상기 출력 노드에 접속된 슈미트 트리거 회로, 상기 슈미트 트리거 회로의 출력에 의해 제어되고 상기 스타트-업 회로의 출력 노드와 상기 제2 전원 라인 사이에 접속된 제5 NMOS 트랜지스터, 및 상기 스타트-업 회로의 출력 노드와 상기 제5 NMOS 트랜지스터 사이에 접속된 저항을 포함할 수 있다.
상기 스타트-업 출력부는 상기 베타-멀티플라이어 레퍼런스 회로의 출력 노드의 전압이 상기 슈미트 트리커 회로의 라이징 문턱 전압보다 높으면 상기 슈미트 트리커 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터를 통해 상기 스타트-업 신호를 출력할 수 있다.
상기 비교기의 출력에 응답하여 상기 제3 PMOS 트랜지스터가 턴-오프되면, 상기 슈미트 트리거 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터가 턴-오프될 수 있다.
상기 밴드갭 레퍼런스 코어 회로는 상기 스타트-업 신호에 의해 활성화되어 바이어스를 생성하고 커런트 미러 회로를 통해 베이스 전류를 생성하는 바이어스 회로, 상기 스타트-업 신호에 의해 활성화되고, 상기 베이스 전류를 이용하여 바이폴라 접합 트랜지스터 전류를 생성하고, 상기 바이폴라 접합 트랜지스터 전류를 이용하여 상기 밴드갭 레퍼런스 전압을 생성하는 밴드갭 레퍼런스 전압 생성부, 및 상기 스타트-업 신호에 의해 활성화되고 상기 밴드갭 레퍼런스 전압 생성부의 제6 및 제7 노드의 전압을 차동 증폭하여 상기 바이어스 회로 및 밴드갭 레퍼런스 전압 생성부로 피드백하고 상기 바이폴라 접합 트랜지스터 전류를 제어하는 증폭 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 밴드갭 레퍼런스 전압 생성 회로, 및 상기 밴드갭 레퍼런스 전압 생성 회로로부터 상기 밴드갭 레퍼런스 전압을 공급받아 이용하는 디바이스 회로를 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
발명의 실시를 위한 다양한 형태들에 대해서는, 위의 목차인 '발명의 실시를 위한 최선의 형태'에서 전술하였다.
본 발명은 반도체와 관련된 다양한 전자 디바이스들에 적용 가능하므로, 산업상 이용가능성이 인정된다.

Claims (15)

  1. 제1 전원 전압이 라이징할 때 스타트-업 신호를 출력하는 스타트-업 회로; 및
    상기 스타트-업 신호에 응답하여 동작이 활성화되고, 밴드갭 레퍼런스 전압을 생성하여 출력하는 밴드갭 레퍼런스 코어 회로를 포함하고,
    상기 스타트-업 회로는
    제1 전원 라인과 제2 전원 라인 사이에 제1 전류 경로와 제2 전류 경로를 구성하는 캐스코드 커런트 미러 회로를 포함하는 베타-멀티플라이어 레퍼런스 회로;
    상기 제2 전류 경로의 출력 노드의 전압에 응답하여 상기 스타트-업 신호를 출력하는 스타트-업 출력부; 및
    상기 밴드갭 레퍼런스 전압과 타겟 전압을 비교하여 상기 스타트-업 회로의 동작을 비활성화시키는 비교기를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  2. 청구항 1에 있어서,
    상기 베타-멀티플라이어 레퍼런스 회로는
    상기 제1 및 제2 전원 라인 사이에 캐스코드 형태로 연결된 PMOS 커런트 미러 및 NMOS 커런트 미러; 및
    상기 PMOS 커런트 미러의 게이트 단자와 접속된 제1 노드와, 상기 NMOS 커런트 미러의 게이트 단자와 접속된 제2 노드 사이에 접속되고, 상기 베타-멀티플라이어 레퍼런스 회로의 동작을 스타트-업 시키는 스타트-업 제어부를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  3. 청구항 2에 있어서,
    상기 PMOS 커런트 미러는
    상기 제1 전류 경로에 포함되고 상기 제1 노드에 게이트 단자 및 드레인 단자가 접속된 제1 PMOS 트랜지스터;
    상기 제2 전류 경로에 포함되고 상기 제1 노드에 게이트 단자가 접속되며 상기 제1 PMOS 트랜지스터의 면적보다 K배(K는 양수) 큰 면적을 갖는 제2 PMOS 트랜지스터; 및
    상기 제1 전원 라인과 상기 제2 PMOS 트랜지스터 사이에 직렬 접속된 저항을 포함하고,
    상기 제2 전류 경로에 흐르는 전류는 상기 제1 PMOS 트랜지스터의 전류 이득(β), 상기 K 배수, 상기 저항의 저항값에 의해 결정되는 밴드갭 레퍼런스 전압 생성 회로.
  4. 청구항 3에 있어서,
    상기 NMOS 커런트 미러는
    상기 제1 전류 경로에 포함되고 상기 제2 노드에 게이트 단자가 접속된 제1 NMOS 트랜지스터; 및
    상기 제2 전류 경로에 포함되고 상기 제2 노드에 게이트 단자 및 드레인 단자가 접속된 제2 NMOS 트랜지스터를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  5. 청구항 4에 있어서,
    상기 스타트-업 제어부는
    상기 제1 노드 및 상기 제2 노드 사이에 다이오드 형태로 연결된 제3 NMOS 트랜지스터를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  6. 청구항 5에 있어서,
    상기 스타트-업 제어부는
    상기 제1 전원 라인에 공급되는 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터, 상기 제3 NMOS 트랜지스터, 상기 제2 NMOS 트랜지스터가 다이오드 형태로 연결되어 상기 베타-멀티플라이어 레퍼런스 회로를 스타트-업 시키는 밴드갭 레퍼런스 전압 생성 회로.
  7. 청구항 5에 있어서,
    상기 제3 NMOS 트랜지스터는
    상기 제1 전원 전압이 라이징할 때, 상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터 사이에 접속된 제3 노드의 전압과, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 접속된 상기 출력 노드의 전압이 동일해지면 턴-오프되는 밴드갭 레퍼런스 전압 생성 회로.
  8. 청구항 4에 있어서,
    상기 베타-멀티플라이어 레퍼런스 회로는
    상기 비교기의 출력에 의해 제어되고, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터 사이에 연결되는 제3 PMOS 트랜지스터를 추가로 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  9. 청구항 8에 있어서,
    상기 베타-멀티플라이어 레퍼런스 회로는
    상기 비교기의 출력에 의해 제어되고, 상기 제2 노드와 상기 제2 전원 라인 사이에 접속된 제11 NMOS 트랜지스터를 추가로 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  10. 청구항 9에 있어서,
    상기 비교기는
    상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 낮으면 상기 제3 PMOS 트랜지스터를 턴-온, 상기 제11 NMOS 트랜지스터를 턴-오프시키고,
    상기 밴드갭 레퍼런스 전압이 상기 타겟 전압보다 높으면 상기 제3 PMOS 트랜지스터를 턴-오프, 상기 제11 NMOS 트랜지스터를 턴-온시키는 밴드갭 레퍼런스 전압 생성 회로.
  11. 청구항 8에 있어서,
    상기 스타트-업 출력부는
    상기 제3 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이의 상기 출력 노드에 접속된 슈미트 트리거 회로;
    상기 슈미트 트리거 회로의 출력에 의해 제어되고 상기 스타트-업 회로의 출력 노드와 상기 제2 전원 라인 사이에 접속된 제5 NMOS 트랜지스터; 및
    상기 스타트-업 회로의 출력 노드와 상기 제5 NMOS 트랜지스터 사이에 접속된 저항을 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  12. 청구항 11에 있어서,
    상기 스타트-업 출력부는
    상기 베타-멀티플라이어 레퍼런스 회로의 출력 노드의 전압이 상기 슈미트 트리커 회로의 라이징 문턱 전압보다 높으면 상기 슈미트 트리커 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터를 통해 상기 스타트-업 신호를 출력하는 밴드갭 레퍼런스 전압 생성 회로.
  13. 청구항 12에 있어서,
    상기 비교기의 출력에 응답하여 상기 제3 PMOS 트랜지스터가 턴-오프되면, 상기 슈미트 트리거 회로의 출력에 응답하여 상기 제5 NMOS 트랜지스터가 턴-오프되는 밴드갭 레퍼런스 전압 생성 회로.
  14. 청구항 11에 있어서,
    상기 밴드갭 레퍼런스 코어 회로는
    상기 스타트-업 신호에 의해 활성화되어 바이어스를 생성하고 커런트 미러 회로를 통해 베이스 전류를 생성하는 바이어스 회로;
    상기 스타트-업 신호에 의해 활성화되고, 상기 베이스 전류를 이용하여 바이폴라 접합 트랜지스터 전류를 생성하고, 상기 바이폴라 접합 트랜지스터 전류를 이용하여 상기 밴드갭 레퍼런스 전압을 생성하는 밴드갭 레퍼런스 전압 생성부; 및
    상기 스타트-업 신호에 의해 활성화되고 상기 밴드갭 레퍼런스 전압 생성부의 제6 및 제7 노드의 전압을 차동 증폭하여 상기 바이어스 회로 및 밴드갭 레퍼런스 전압 생성부로 피드백하고 상기 바이폴라 접합 트랜지스터 전류를 제어하는 증폭 회로를 포함하는 밴드갭 레퍼런스 전압 생성 회로.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 기재된 밴드갭 레퍼런스 전압 생성 회로; 및
    상기 밴드갭 레퍼런스 전압 생성 회로로부터 상기 밴드갭 레퍼런스 전압을 공급받아 이용하는 디바이스 회로를 포함하는 반도체 장치.
PCT/KR2023/010478 2022-07-20 2023-07-20 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치 WO2024019561A1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20220089524 2022-07-20
KR10-2022-0089524 2022-07-20
KR10-2023-0093572 2023-07-19
KR1020230093572A KR20240012328A (ko) 2022-07-20 2023-07-19 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체장치

Publications (1)

Publication Number Publication Date
WO2024019561A1 true WO2024019561A1 (ko) 2024-01-25

Family

ID=89618327

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2023/010478 WO2024019561A1 (ko) 2022-07-20 2023-07-20 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치

Country Status (1)

Country Link
WO (1) WO2024019561A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019863A (ko) * 1999-08-31 2001-03-15 윤종용 베타 멀티플라이어를 이용한 범용 직렬 버스용 정전압 레귤레이터 회로
KR20130123903A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 기준전압 발생기
KR101417617B1 (ko) * 2013-03-29 2014-07-09 한양대학교 산학협력단 기준전압 발생기
KR20140104203A (ko) * 2013-02-20 2014-08-28 삼성전자주식회사 기준 전압 생성 회로
US20210356981A1 (en) * 2020-05-14 2021-11-18 Samsung Electro-Mechanics Co., Ltd. Startup circuit and bandgap reference circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019863A (ko) * 1999-08-31 2001-03-15 윤종용 베타 멀티플라이어를 이용한 범용 직렬 버스용 정전압 레귤레이터 회로
KR20130123903A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 기준전압 발생기
KR20140104203A (ko) * 2013-02-20 2014-08-28 삼성전자주식회사 기준 전압 생성 회로
KR101417617B1 (ko) * 2013-03-29 2014-07-09 한양대학교 산학협력단 기준전압 발생기
US20210356981A1 (en) * 2020-05-14 2021-11-18 Samsung Electro-Mechanics Co., Ltd. Startup circuit and bandgap reference circuit

Similar Documents

Publication Publication Date Title
US8294450B2 (en) Start-up circuits for starting up bandgap reference circuits
JP4179776B2 (ja) 電圧発生回路および電圧発生方法
JP3864864B2 (ja) クランプ回路
US10884442B2 (en) Bandgap reference power generation circuit and integrated circuit
KR20100077272A (ko) 기준전압 발생회로
KR20100077271A (ko) 기준전압 발생회로
US4567426A (en) Current stabilizer with starting circuit
US20070007934A1 (en) MOSFET triggered current boosting technique for power devices
US6885179B1 (en) Low-voltage bandgap reference
CN114265462B (zh) 一种带隙基准、芯片、电子器件及电子设备
JP4023991B2 (ja) 基準電圧発生回路及び電源装置
WO2024019561A1 (ko) 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체 장치
TWI716323B (zh) 電壓產生器
US6498517B2 (en) Peak hold circuit
US20180188764A1 (en) Start-up circuits
JP4315724B2 (ja) バンドギャップ型基準電圧回路のスタートアップ回路
WO2022110734A1 (zh) 电压生成模组和电源管理芯片
JP3179444B2 (ja) 電源監視回路
KR20240012328A (ko) 밴드갭 레퍼런스 전압 생성 회로 및 그를 갖는 반도체장치
CN108628379B (zh) 偏压电路
JP2900521B2 (ja) 基準電圧発生回路
US4814635A (en) Voltage translator circuit
JP3701760B2 (ja) 論理回路
JP3628587B2 (ja) 電流スイッチ回路およびそれを用いるｄ／ａコンバータ
EP3327538B1 (en) Voltage reference circuit

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23843407

Country of ref document: EP

Kind code of ref document: A1