KR20140104203A

KR20140104203A - 기준 전압 생성 회로

Info

Publication number: KR20140104203A
Application number: KR1020130018092A
Authority: KR
Inventors: 최병주; 마루싸 무쑤 무쑤비란
Original assignee: 삼성전자주식회사
Priority date: 2013-02-20
Filing date: 2013-02-20
Publication date: 2014-08-28
Also published as: US20140232453A1; US9035694B2

Abstract

기준 전압 생성 회로가 제공된다. 기준 전압 생성 회로는, 절대 온도에 비례하여 그 크기가 증가하는 제1 전류와 절대 온도에 비례하여 그 크기가 감소하는 제2 전류를 생성하여 이를 바탕으로 기준 전압을 출력하는 밴드갭 회로, 제1 전류와 제2 전류의 합을 미러링(mirroring)하여 제1 전류와 제2 전류의 합에 비례하는 미러링 전압을 출력하는 미러링 회로, 및 미러링 회로로부터 미러링 전압를 제공받고, 밴드갭 회로에서 제1 전류가 생성되기 시작하는 시점까지 밴드갭 회로에 제1 전류 또는 제2 전류를 생성하기 위한 구동 전류를 제공하는 스타트업 회로를 포함한다.

Description

기준 전압 생성 회로{Circuit for generating reference voltage}

본 발명은 기준 전압 생성 회로에 관한 것이다.

전자회로 시스템이 점점 고집적화됨에 따라 여러 가지 회로들이 하나의 칩에 집적되고 있다. 이 가운데 아날로그(analog) 회로는 그 특성상 여러 가지 직류 바이어스를 필수적으로 요구한다. 아날로그 회로에 가해지는 이러한 직류 바이어스는 칩 외부에서 따로 공급될 수도 있나, 일반적으로 칩 내부에 직류 바이어스 발생 회로를 두어 이를 공급하고 있다.

이러한 직류 바이어스를 발생시키는 회로로는 여러 가지가 있으나, 그 가운데서도 밴드갭 기준 전압 발생기(band gap reference voltage generator)는 전원전압이나 온도가 변동하더라도 상대적으로 안정한 바이어스를 공급할 수 있는 특성으로 인해 회로 설계자들에게 선호되고 있다.

밴드 갭 기준전압 발생기와 같은 바이어스 발생회로들, 특히 트랜지스터를 사용하는 바이어스 발생회로들은, 반도체 칩이나 시스템에 전원이 공급되면 회로 설계자가 원하는 동작을 할 수 있도록 재빨리 안정 상태(steady state)로 돌입하여 아날로그 회로나 그 밖의 회로들에게 바이어스를 공급할 준비를 미리 마쳐야 한다.

그러나, 전원공급이 시작되면 바이어스 회로들이 재빨리 바이어스 공급준비를 마치지 못하거나 바이어스 회로 자체의 성공적인 동작여부가 불투명해지는 경우가 가끔 발생한다. 이와 같은 문제를 방지하지 위해, 바이어스 발생회로에 전원공급이 시작될 때 안전하고 신속히 정상상태로 돌입하게 하는 이른바 스타트-업 회로(start-up circuit)가 사용되고 있다.

이러한 스타트-업 회로는 그 말이 의미하듯 밴드 갭 기준 전압 발생기의 초기 동작만을 도와줄 뿐, 회로가 일단 안정 상태에 이르면 스타트 업 회로는 바이어스 회로와 동작상 분리되어 회로에 영향을 주지 않아야 한다. 또한, 이러한 스타트-업 회로는 밴드 갭 기준 전압 발생기가 원하는 바이어스 전압을 생성하게 될 수 있을 시점까지는 회로를 구동시켜주어야 한다.

본 발명이 해결하고자 하는 기술적 과제는 기준 전압을 신뢰성 있게 생성할 수 있는 기준 전압 생성 회로를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 기준 전압 생성 회로는, 절대 온도에 비례하여 그 크기가 증가하는 제1 전류와 절대 온도에 비례하여 그 크기가 감소하는 제2 전류를 생성하여 이를 바탕으로 기준 전압을 출력하는 밴드갭 회로, 제1 전류와 제2 전류의 합을 미러링(mirroring)하여 제1 전류와 제2 전류의 합에 비례하는 미러링 전압을 출력하는 미러링 회로, 및 미러링 회로로부터 미러링 전압를 제공받고, 밴드갭 회로에서 제1 전류가 생성되기 시작하는 시점까지 밴드갭 회로에 제1 전류 또는 제2 전류를 생성하기 위한 구동 전류를 제공하는 스타트업 회로를 포함한다.

본 발명의 몇몇 실시예에서, 상기 밴드갭 회로는 상기 제1 전류가 생성되기 시작하는 시점에서 턴온(turn on)되는 제1 트랜지스터를 포함하고, 상기 스타트업 회로는, 상기 제1 트랜지스터와 동일한 제2 트랜지스터를 포함하는 리플리카 회로와, 상기 리플리카 회로로부터 상기 제2 트랜지스터를 턴온시키기 위한 리플리카 전압을 제공받고, 상기 미러링 회로로부터 상기 미러링 전압을 제공받아 이들의 크기를 비교하는 비교기와, 상기 비교기로부터의 출력 신호에 따라 상기 밴드갭 회로에 상기 구동 전류의 제공 여부를 결정하는 구동 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 비교기는, 상기 미러링 전압이 상기 리플리카 전압과 오프셋 전압의 합보다 작을 경우 상기 구동 트랜지스터를 턴온시킴으로써 상기 밴드갭 회로에 상기 구동 전류를 제공하고, 상기 미러링 전압이 상기 리플리카 전압과 오프셋 전압의 합보다 클 경우 상기 구동 트랜지스터를 턴오프시킴으로써 상기 밴드갭 회로로부터 동작상 분리될 수 있다. 여기서 공정 산포를 포함하는 오프셋 전압은 리플리카 전압에서 미러링 전압을 뺀 값보다 커야하고, 또한 리플리카 전압에서 BJT(Bipolar Juction Transistor)의 턴온 전압을 뺀 값보다 작아야 한다.

이 때, 상기 구동 트랜지스터는 PMOS 트랜지스터를 포함하고, 상기 제1 출력 신호는 로우 레벨 신호를 포함하고, 상기 제2 출력 신호는 하이 레벨 신호를 포함할 수 있다.

한편, 상기 비교기는, 게이트단에 상기 리플리카 전압을 제공받고 상기 오프셋 전압과 관련된 오프셋 저항과 직렬 연결된 제3 트랜지스터와, 게이트단에 상기 미러링 전압을 제공받는 제4 트랜지스터를 포함할 수 있으며, 이 때, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS 트랜지스터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 P형 바이폴라 정션 트랜지스터(Bipolar Junction Transistor)를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 기준 전압 생성 회로는, 상기 구동 트랜지스터가 턴온될 경우, 상기 밴드갭 회로에 포함된 스위치를 턴온시킴으로써 상기 밴드갭 회로에 상기 구동 전류를 제공하는 OP 앰프를 더 포함할 수 있으며, 본 발명의 몇몇 실시예에서, 상기 OP 앰프는 셀프 바이어싱될 수도 있고, 본 발명의 다른 몇몇 실시예에서, 상기 OP 앰프는 상기 구동 전류에의해 바이어싱될 수도 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 기준 전압 생성 회로는, 그 내부에 흐르는 구동 전류의 크기가 제1 구간일 경우, 구동 전류의 크기에 비례하는 기준 전압을 출력하고, 그 내부에 흐르는 구동 전류의 크기가 제1 구간과 다른 제2 구간일 경우, 구동 전류의 크기와 상관없이 일정한 기준 전압을 출력하는 밴드갭 회로, 및 밴드갭 회로에 제2 구간의 구동 전류가 흐를 때까지 밴드갭 회로에 구동 전류를 제공하는 스타트업 회로를 포함한다.

본 발명의 몇몇 실시예에서, 그 크기가 상기 제1 구간에 속하는 제1 구동 전류의 크기는 그 크기가 상기 제2 구간에 속하는 제2 구동 전류보다 작을 수 있으며, 상기 구동 전류는 PTAT(Proportional To Absolute Temperature) 전류와 CTAT(Complementary To Absolute Temperature) 전류의 합일 수 있다.

본 발명의 몇몇 실시예에서, 상기 기준 전압 생성 회로는, 상기 구동 전류를 미러링(mirroring)하여 상기 구동 전류의 크기에 비례하는 미러링 전압을 출력하는 미러링 회로를 더 포함하고, 상기 밴드갭 회로는 상기 PTAT 전류가 생성되기 시작하는 시점에서 턴온(turn on)되는 제1 트랜지스터를 포함하고, 상기 스타트업 회로는, 상기 제1 트랜지스터와 동일한 제2 트랜지스터를 포함하는 리플리카 회로와, 상기 리플리카 회로로부터 상기 제2 트랜지스터를 턴온시키기 위한 리플리카 전압을 제공받고, 상기 미러링 회로로부터 상기 미러링 전압을 제공받아 이들의 크기를 비교하는 비교기와, 상기 비교기로부터의 출력 신호에 따라 상기 밴드갭 회로에 상기 구동 전류의 제공 여부를 결정하는 구동 트랜지스터를 포할 수 있다. 이 때, 상기 비교기는, 상기 미러링 전압이 상기 리플리카 전압과 오프셋 전압의 합보다 작을 경우 상기 구동 트랜지스터를 턴온시킴으로써 상기 밴드갭 회로에 상기 구동 전류를 제공하고, 상기 미러링 전압이 상기 리플리카 전압과 오프셋 전압의 합보다 클 경우 상기 구동 트랜지스터를 턴오프시킴으로써 상기 밴드갭 회로로부터 동작상 분리될 수 있다. 여기서 공정 산포를 포함하는 오프셋 전압은 리플리카 전압에서 미러링 전압을 뺀 값보다 커야하고, 또한 리플리카 전압에서 BJT의 턴온 전압을 뺀 값보다 작아야 한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 기준 전압 생성 회로의 회로도이다.
도 2는 도 1의 밴드갭 회로의 출력을 도시한 도면이다.
도 3은 도 1의 비교기에 대한 예시적인 회로도이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 기준 전압 생성 회로의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 기준 전압 생성 회로의 회로도이다.
도 8은 본 발명의 실시예들에 따른 기준 전압 생성 회로가 채용된 메모리 장치의 개념 블록도이다.
도 9는 본 발명의 실시예들에 따른 기준 전압 생성 회로가 채용된 메모리 시스템을 설명하기 위한 블록도이다.
도 10은 도 9의 메모리 시스템의 응용 예를 도시한 블록도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 도시한 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 기준 전압 생성 회로에 대해 설명하도록 한다.

도 1은 본 발명의 일 실시예에 따른 기준 전압 생성 회로의 회로도이다. 도 2는 도 1의 밴드갭 회로의 출력을 도시한 도면이다.

먼저, 도 1을 참조하면, 기준 전압 생성 회로는, 밴드갭 회로(BGC)를 포함한다.

밴드갭 회로(BGC)는 장치에 직류 바이어스(예를 들어, 기준 전압)를 생성시키기 위한 회로로서, 절대 온도에 비례하여 그 크기가 증가하는 제1 전류(예를 들어, PTAT(Proportional To Absolute Temperature) 전류(I_PTAT))와 절대 온도에 비례하여 그 크기가 감소하는 제2 전류(예를 들어, CTAT(Complementary To Absolute Temperature) 전류(I_CTAT))를 생성하여 이를 바탕으로 기준 전압을 출력하는 회로일 수 있다.

특히, 본 실시예에 따른 밴드갭 회로(BGC)는, 그 내부에 흐르는 구동 전류(여기서, 구동 전류(I2)는 앞서 설명한 제1 전류(I_PTAT)와 제2 전류(I_CTAT)의 합일 수 있다)의 크기에 따라 서로 다른 기준 동작 상태를 가질 수 있고, 각각의 동작 상태에 따라 최종적인 밴드갭 회로(BGC)의 출력 전압이 결정될 수 있다. 이하, 도 2를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.

도 2를 참조하면, 밴드갭 회로(BGC)는, 그 내부에 흐르는 구동 전류(I2)의 크기가 제1 구간(S1)일 경우, 구동 전류(I2)의 크기에 비례하는 노드 전압(A1~A2)을 출력하고, 그 내부에 흐르는 구동 전류(I2)의 크기가 제2 구간(S2)일 경우, 구동 전류(I2)의 크기와 상관없이 일정한 노드 전압(B)을 출력할 수 있다. 즉, 그 내부에 흐르는 구동 전류(I2)의 크기가 제1 구간(S1)일 경우에는, 구동 전류(I2)의 크기에 따라 밴드갭 회로(BGC)의 출력이 A1~A2 중 어느 하나로 정해질 수 있으나, 그 내부에 흐르는 구동 전류(I2)의 크기가 제2 구간(S2)일 경우에는, 구동 전류(I2)의 크기에 상관없이 노드 전압 B로 고정된다. 결과적으로 고정된 노드 전압 B로 인해 밴드갭 회로(BGC)는 안정된 기준 전압을 공급할 수 있다.

이에 대해 도 1 및 도 2를 함께 참조하여 보다 구체적으로 설명하면 다음과 같다. 밴드갭 회로(BGC) 내에 상대적으로 작은 크기의 제1 구간(S1)의 구동 전류(I2)가 흐를 때에는, 제2 노드의 전압(Vf2)이 P형 제2 BJT(Bipolar Junction Transistor)(Q2)를 턴온(turn on)시킬만큼 높지 않아 제2 BJT(Q2)는 턴오프(turn off) 상태로 유지된다. 따라서, 밴드갭 회로(BGC) 내에는 제1 전류(I_PTAT)가 흐르지 않고, 제2 전류(I_CTAT)만 흐르게 된다. 따라서, 이 때, 밴드갭 회로(BGC)의 출력 전압은 제2 전류 × 제2 저항(I_CTAT × R2(R2a+R2b))이 되고, 따라서 제2 전류(I_CTAT)의 크기가 증가함에 따라 해당 노드 전압의 크기도 증가하게 된다(도 2의 S1 참조).

그런데, 밴드갭 회로(BGC) 내에 상대적으로 크기가 큰 제2 구간(S2)의 전류가 흐르게 되면, 제2 노드의 전압(Vf2)이 제2 BJT(Q2)를 턴온시킬만큼 높아지게 되어(도 1의 Vf2> 도 2의 V0), 제2 BJT(Q2)가 턴온되고, 밴드갭 회로(BGC) 내에 제1 전류(I_PTAT)가 흐르게 된다. 여기서, 제1 전류(I_PTAT)와 제2 전류(I_CTAT)는 서로 상보적인 관계를 가지므로, 시간이 지나면 밴드갭 회로(BGC)의 노드 전압은 B로 안정화되게 된다(도 2의 S2 참조).

이와 같은 밴드갭 회로(BGC)의 동작 특성을 감안할 때, 밴드갭 회로(BGC)가 신뢰성 있게 기준 전압을 생성할 수 있게 하기 위해서는 다음의 조건들을 필요함을 알 수 있다.

(조건-1) 밴드갭 회로(BGC)의 제2 노드 전압(Vf2)이 제2 BJT(Q2)를 턴온시킬만큼 높지 않을 때(Vf2<V0)에는, 밴드갭 회로(BGC)에 지속적으로 구동 전류(I2)를 제공해주어야 한다.

(조건-2) 밴드갭 회로(BGC)의 제2 노드 전압(Vf2)이 제2 BJT(Q2)를 턴온시킬만큼 높아 졌을 때(Vf2≥V0)에는, 밴드갭 회로(BGC)로부터 스타트업 회로가 동작상 분리되어야 한다.

본 실시예에 따른 기준 전압 생성 회로는, 이러한 조건들을 만족시키기 위해 설계된 미러링 회로(MC) 및 스타트업 회로(SUC)를 포함할 수 있다. 이하, 이들에 대해 구체적으로 설명하도록 한다.

다시 도 1을 참조하면, 미러링 회로(MC)는, 밴드갭 회로(BGC)에 흐르는 제1 전류(I_PTAT)와 제2 전류(I_CTAT)의 합을 미러링(mirroring)하여 제1 전류(I_PTAT)와 제2 전류(I_CTAT)의 합에 비례하는 미러링 전압(Vf1)을 출력할 수 있다. 즉, 본 실시예에서, 미러링 회로(MC)는 커런트 미러(current mirror) 회로일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

구체적으로, 미러링 회로(MC)는 도시된 것과 같이, 밴드갭 회로(BGC)의 제2 PMOS 트랜지스터(P2)에 대응하는 제1 PMOS 트랜지스터(P1)와, 밴드갭 회로(BGC)의 제4 PMOS 트랜지스터(P4)에 대응하는 제3 PMOS 트랜지스터(P3)와, 밴드갭 회로(BGC)의 제2 BJT(Q2)에 대응하는 P형 제1 BJT(Q1)가 전원 전압(VDD)와 접지단 사이에 연결된 구성일 수 있다.

여기서, 미러링 회로(MC)에 흐르는 미러링 전류(I1)는 밴드갭 회로(BGC)에 흐르는 구동 전류(I2)에 대응될 수 있으며, 제1 노드에 인가되는 미러링 전압(Vf1)은 밴드갭 회로(BGC)의 제2 노드에 인가되는 전압(Vf2)에 대응될 수 있다.

스타트업 회로(SUC)는 미러링 회로(MC)로부터 미러링 전압(Vf1)을 제공받고, 밴드갭 회로(BGC)에서 제1 전류(I_PTAT)가 생성되기 시작하는 시점(즉, 밴드갭 회로(BGC)에 제2 구간(도 2의 S2)의 구동 전류가 흐르는 시점)까지, 밴드갭 회로(BGC)에 제1 전류(I_PTAT) 또는 제2 전류(I_CTAT)를 생성하기 위한 구동 전류(I2)를 제공하는 역할을 할 수 있다. 다시 말해, 본 실시예에 따른 스타트업 회로(SUC)는, 앞서 설명한 (조건-1,2)를 만족시키기위해, 밴드갭 회로(BGC)의 제2 노드 전압(Vf2)이 제2 BJT(Q2)를 턴온시킬만큼 높지 않을 때(Vf2<V0)에는, 밴드갭 회로(BGC)에 지속적으로 구동 전류(I2)를 제공해주고, 밴드갭 회로(BGC)의 제2 노드 전압(Vf2)이 제2 BJT(Q2)를 턴온시킬만큼 높아졌을 때(Vf2≥V0)에는, 밴드갭 회로(BGC)로부터 동작상 분리되게 된다.

이러한 동작을 수행하기 위해, 본 발명의 몇몇 실시예에서, 스타트업 회로(SUC)는, 리플리카 회로(RC)와, 비교기(C1)와, 구동 트랜지스터(P13) 및 OP 앰프(A1)를 포함할 수 있다.

리플리카 회로(RC)는, 밴드갭 회로(BGC)에 포함된 제2 BJT(Q2)와 동일한 제3 BJT(Q3)를 포함할 수 있다. 이러한 리플리카 회로(RC)는 도시된 것과 같이, 밴드갭 회로(BGC)의 제2 PMOS 트랜지스터(P2) 또는 미러링 회로(MC)의 제1 PMOS 트랜지스터(P1)에 대응하는 제7 PMOS 트랜지스터(P7)와, 밴드갭 회로(BGC)의 제4 PMOS 트랜지스터(P4) 또는 미러링 회로(MC)의 제3 PMOS 트랜지스터(P3)에 대응하는 제8 PMOS 트랜지스터(P8)와, 밴드갭 회로(BGC)의 제2 BJT(Q2) 또는 미러링 회로(MC)의 제1 BJT(Q1)에 대응하는 P형 제3 BJT(Q3)가 전원 전압(VDD)와 접지단 사이에 연결된 구성일 수 있다.

여기서, 리플리카 회로(RC)가 비교기(C1)에 출력하는 리플리카 전압(VBJT_REPLICA)은, 제3 BJT(Q3)를 턴온시키기 위한 전압일 수 있다. 그런데, 본 실시예에서, 제3 BJT(Q3)는 밴드갭 회로(BGC)의 제2 BJT(Q2) 또는 미러링 회로(MC)의 제1 BJT(Q1)에 대응하므로, 결국 리플리카 전압(VBJT_REPLICA)은, 밴드갭 회로(BGC)의 제2 BJT(Q2) 또는 미러링 회로(MC)의 제1 BJT(Q1)를 턴온시키기 위한 전압일 수 있다.

비교기(C1)는, 리플리카 회로(RC)로부터 리플리카 전압(VBJT_REPLICA)을 제공받고, 미러링 회로(MC)로부터 미러링 전압(Vf1)을 제공받아 이들의 크기를 비교하여 서로 다른 출력 신호를 구동 트랜지스터(P13)에 제공할 수 있다.

구체적으로, 본 발명의 몇몇 실시예에서, 구동 트랜지스터(P13)가 도시된 것과 같이 PMOS 트랜지스터로 구성될 경우, 비교기(C1)는 미러링 전압(Vf1)이 리플리카 전압(VBJT_REPLICA)보다 작을 경우, 구동 트랜지스터(P13)에 로우 레벨 신호를 출력하여 구동 트랜지스터(P13)를 턴온 시키고, 미러링 전압(Vf1)이 리플리카 전압(VBJT_REPLICA)보다 클 경우, 구동 트랜지스터(P13)에 하이 레벨 신호를 출력하여 구동 트랜지스터(P13)를 턴오프 시킬 수 있다.

한편, 제조 과정 등에서 발생하는 공정 변이(process variation) 때문에, 비교기(C1)는 미러링 전압(Vf1)이 리플리카 전압(VBJT_REPLICA)보다 크다고 판단하여 구동 트랜지스터(P13)를 턴오프 시켰으나, 실제 밴드갭 회로(BGC)내의 구동 전류(I2)가 제2 BJT(Q2)를 턴온시킬 만큼 충분치 못한 경우가 발생할 수 있다. 이러한 상황이 발생되면, 스타트업 회로(SUC)가 밴드갭 회로(BGC)의 제2 노드 전압(Vf2)이 제2 BJT(Q2)를 턴온시킬만큼 충분히 높아 졌을 때(Vf2≥V0)에, 밴드갭 회로(BGC)로부터 동작상 분리되어야 한다는 앞서 설명한 (조건-2)를 만족시킬 수 없게 된다.

따라서, 본 실시예에 따른 비교기(C1)는, 이러한 공정 변이(process variation)의 영향을 고려한 오프셋 전압을 더 고려하게 된다. 구체적으로, 비교기(C1)는 미러링 전압(Vf1)이 리플리카 전압(VBJT_REPLICA)과 공정 변이를 고려해 설정한 오프셋 전압의 합보다 작을 경우, 구동 트랜지스터(P13)를 턴온시킴으로써 밴드갭 회로(BGC)에 구동 전류(I2)를 제공하고, 미러링 전압(Vf1)이 리플리카 전압(VBJT_REPLICA)과 오프셋 전압의 합보다 커져야만, 구동 트랜지스터(P13)를 턴오프시킴으로써 밴드갭 회로(BGC)로부터 동작상 분리되게 된다. 여기서 고려된 오프셋 전압은 오프셋 전압 자체의 산포까지 포함한 값이, 리플리카 전압(VBJT_REPLICA)에서 미러링 전압(Vf1)을 뺀 값보다 커야하고, 또한 리플리카 전압(VBJT_REPLICA)에서 BJT의 턴온 전압을 뺀 값보다 작아야 한다. 이러한 스타트업 회로(SUC)의 동작에 따라, 본 실시예에 따른 기준 전압 발생 회로는, 제조 과정 등에서 공정 변이가 발생하더라도, 앞서 설명한 (조건-1, 2)를 모두 만족시킬 수 있게 되기 때문에, 밴드갭 회로(BGC)가 보다 신뢰성 있게 기준 전압을 생성할 수 있게 된다.

이러한, 동작을 수행하는 비교기(C1)는, 본 기술분야에 통상의 지식을 가진 사람이라면 얼마든지 다양하게 구현할 수 있다. 이하에서는, 도 3을 참조하여, 그 중 하나의 예시적인 구성에 대해 설명하도록 할 것이나, 도 3에 도시된 구성에 본 발명이 제한되는 것은 아니다.

도 3은 도 1의 비교기에 대한 예시적인 회로도이다.

도 3을 참조하면, 게이트단에 리플리카 회로(RC)로부터 리플리카 전압(VBJT_REPLICA)을 제공받고 앞서 설명한 오프셋 전압과 관련된 오프셋 저항(Rst)과 직렬 연결된 제2 NMOS 트랜지스터(N2)와, 게이트단에 미러링 회로(MC)로부터 미러링 전압(Vf1)을 제공받는 제1 NMOS 트랜지스터(N1)와, 이들의 구동에 관련된 복수의 PMOS 트랜지스터(P9~P12)를 포함할 수 있다. 이러한 구성을 갖는 비교기(C1)의 동작에 대해서는 후술하도록 한다.

다시 도 1을 참조하면, 구동 트랜지스터(P13)는, 비교기(C1)로부터의 출력 신호에 따라 밴드갭 회로(BGC)에 구동 전류(I2)의 제공 여부를 결정할 수 있으며, OP 앰프(A1)는 셀프 바이어싱(self biased)되어, 구동 트랜지스터(P13)가 턴온될 경우, 밴드갭 회로(BGC)에 포함된 스위치(예를 들어, P2)를 턴온시킴으로써 밴드갭 회로(BGC)에 구동 전류(I2)를 제공할 수 있다. 이러한 구동 트랜지스터(P13)와 OP 앰프(A1)의 동작에 대해서도 후술하도록 한다.

이하, 도 4 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 기준 전압 생성 회로의 동작에 대해 보다 구체적으로 설명하도록 한다.

도 4 내지 도 6은 본 발명의 일 실시예에 따른 기준 전압 생성 회로의 동작을 설명하기 위한 도면들이다.

먼저, 도 4를 참조하면, 밴드갭 회로(BGC)가 구동되지 않는 초기 상태의 경우, 비교기(C1)에 인가되는 미러링 전압(Vf1)은 리플리카 전압(VBJT_REPLICA)보다 작다. 따라서, 리플리카 전압(VBJT_REPLICA)은 비교기(C1)의 제2 NMOS 트랜지스터(N2)를 턴온시킨다((1) 참조). 이제, 제2 NMOS 트랜지스터(N2)가 턴온되면, 제8 노드(T8)와 접지단 사이에 경로가 형성되어 제8 노드(T8)의 전압이 풀 다운(pulling down)된다((2) 참조). 이에 따라 구동 트랜지스터(P13)가 턴온되게 되어, 스타트업 전류(I_ST-UP)가 미러링 회로(MC)에 제공되게 되고, 그에 따라 미러링 전압(Vf1)과 제1 BJT 전압(VBJT1)이 상승하게 된다((3) 참조).

다음, 도 5를 참조하면, 비록 제1 BJT 전압(VBJT1)은 제공되는 스타트업 전류(I_ST-UP)에 의해 상승하지만, 밴드갭 회로(BGC)에는 구동 전류(I2)가 제공되지 않으므로, 제2 BJT 전압(VBJT2)은 상승하지 않고 여전히 저전압 상태에 있게 된다. 따라서, OP 앰프(A1)는 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)의 게이트 단에 인가되는 전압(VBP1)을 풀 다운시키게 되며, 이에 따라 제1, 제2, 제5, 제7 PMOS 트랜지스터(P1, P2, P5, P7)가 각각 턴온되게 된다((4) 참조). 이제 스위치 역할을 하는 제2 PMOS 트랜지스터(P2)가 턴온되면, 밴드갭 회로(BGC)에 구동 전류(I2)가 공급되게 되고, 구동 전류(I2)가 증가함에 따라 밴드갭 회로(BGC)는 도 2의 A1~A2 사이의 기준 전압을 생성하게된다((5) 참조).

다음, 도 6을 참조하면, 밴드갭 회로(BGC)내에 흐르는 구동 전류(I2)의 크기가 계속 증가하여, 도 2의 제2 구간(S2)에 도달하게되면, 이를 미러링하는 미러링 전압(Vf1)의 크기는 리플리카 전압(VBJT_REPLICA)의 크기에 도달하게 된다. 즉, 미러링 전압(Vf1)의 크기는 제1 BJT(Q1)을 턴온시킬 수 있을 만큼 커지게된다. 한편, 본 실시예에서는 앞서 설명하였듯이, 공정 변이 등의 영향을 최소화하기 위해, 오프셋 전압을 추가적으로 고려하므로, 미러링 전압(Vf1)이 리플리카 전압(VBJT_REPLICA)과 오프셋 저항(Rst)에 의한 오프셋 전압의 합보다 커질 경우((6) 참조), 제7 노드(T7)가 풀 다운되게 된다((7) 참조). 앞서 설명하였듯이 여기서 고려된 오프셋 전압은 오프셋 전압 자체의 산포까지 포함한 값이, 리플리카 전압(VBJT_REPLICA)에서 미러링 전압(Vf1)을 뺀 값보다 커야하고, 또한 리플리카 전압(VBJT_REPLICA)에서 BJT의 턴온 전압을 뺀 값보다 작아야 한다. 이 때, 제8 노드(T8)는 오프셋 저항(Rst)의 영향으로 전원 전압(VDD)으로 풀 업되며, 이에 따라 구동 트랜지스터(P13)이 턴오프되게 된다. 따라서, 밴드갭 회로(BGC)의 제2 노드 전압(Vf2)이 제2 BJT(Q2)를 턴온시킬 수 있는 임계 전압(도 2의 V0)에 이르게 되면, 스타트업 회로(SUC)는 밴드갭 회로(BGC)가 구동 전류(I2)의 크기와 상관없이 일정한 기준 전압(도 2의 B)을 출력할 수 있도록 밴드갭 회로(BGC)로부터 동작상 서로 분리되게 된다.

이상에서 설명한 구성을 통해, 본 실시예에 따른 스타트업 회로는 앞서 설명한 (조건-1, 2)를 모두 만족시킬 수 있게 되며, 이에 따라 밴드갭 회로(BGC)는 기준 전압을 신뢰성 있게 생성할 수 있게 된다.

이하, 도 7을 참조하여, 본 발명의 다른 실시예에 따른 기준 전압 생성 회로에 대해 설명하도록 한다.

도 7은 본 발명의 다른 실시예에 따른 기준 전압 생성 회로의 회로도이다. 이하에서는, 앞서 설명한 실시예와 동일한 구성요소 대한 중복된 설명은 생략하고 그 차이점을 위주로 설명하도록 한다.

도 7을 참조하면, 본 실시예에 따른 기준 전압 생성 회로의 OP 앰프(A1)는 앞서 설명한 실시예와 달리 밴드갭 회로(BGC) 내에 흐르는 구동 전류(I2)에 의해 바이어싱된다. 보다 구체적으로, 본 실시예에 따른 기준 전압 생성 회로의 OP 앰프(A1)는 밴드갭 회로(BGC) 내에 흐르는 구동 전류(I2)와 동일한 바이어스 전류(I_BIAS)에 의해 바이어싱된다. 이러한 OP 앰프(A1)의 바이어싱을 위해, 본 실시예에 따른 기준 전압 생성 회로는 도시된 것과 같이, 제15 내지 제17 PMOS 트랜지스터(P15~P17)로 구성된 바이어싱 회로를 추가적으로 더 포함할 수 있다.

이러한 기준 전압 생성 회로의 기타 다른 구성요소 및 그 동작은 앞서 설명한 실시예와 동일한 바 중복된 설명은 생략하도록 한다.

다음 도 8을 참조하여, 본 발명의 실시예들에 따른 기준 전압 생성 회로가 채용된 메모리 장치에 대해 설명하도록 한다.

도 8은 본 발명의 실시예들에 따른 기준 전압 생성 회로가 채용된 메모리 장치의 개념 블록도이다.

도 8을 참조하면, 메모리 장치(100)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)일 수 있다. 구체적으로, 메모리 장치(100)는 플래시 메모리 장치(flash memory device)일 수 있다. 더욱 구체적으로, 메모리 장치는 낸드(NAND) 플래시 메모리 장치 또는 노어(NOR) 플래시 메모리 장치 중 어느 하나일 수 있다.

한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 장치(100)는 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.

다시, 도 8을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는, 적어도 하나 이상의 메모리 셀(미도시)을 포함할 수 있다. 각 메모리 셀(미도시)은 n-비트 데이터 정보(n은 1 또는 그 보다 큰 정수)를 저장할 수 있다. 이러한 메모리 셀 어레이(110)는 복수의 영역들로 구분될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 일반 데이터를 저장하는 데이터 영역과 스페어 영역을 포함할 수 있다. 메모리 셀 어레이(110)의 영역들 각각은 복수의 메모리 블록들로 구성될 수 있다. 이러한 메모리 셀 어레이(110)의 상세 구성은 본 기술분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있는바, 자세한 설명은 생략하도록 한다.

메모리 장치(100)는 도 8에 도시된 것과 같이 페이지 버퍼(120), 디코더(130), 전압 발생부(140), 제어부(150), 입출력 데이터 버퍼(160)를 더 포함할 수 있다.

페이지 버퍼(120)는 제어부(150)의 제어에 따라 메모리 셀 어레이(110) 에 포함된 메모리 셀(미도시)에 데이터를 라이트하거나, 메모리 셀(미도시)로부터 데이터를 리드하도록 구성될 수 있다.

디코더(130)는 제어부(150)에 의해 제어되며, 메모리 셀 어레이(110)의 메모리 블록을 선택하고, 선택된 메모리 블록의 워드 라인(WL)을 선택하도록 구성될 수 있다. 디코더(130)에 의해 선택된 워드 라인(WL)은 전압 발생부(140)로부터 생성된 워드 라인 전압으로 구동될 수 있다.

전압 발생부(140)는 제어부(150)에 의해 제어되며, 제공된 기준 전압을 메모리 셀 어레이(110)에 공급될 워드 라인 전압(예를 들면, 리드 전압, 라이트 전압, 패스 전압, 로컬 전압, 검증 전압 등)으로 레귤레이팅하도록 구성될 수 있다. 여기서, 전압 발생부(140)에 제공되는 기준 전압을 생성하는데에는, 앞서 설명한 본 발명의 실시예들에 따른 기준 전압 생성 회로가 채용될 수 있다.

입출력 데이터 버퍼(160)는 페이지 버퍼(120)로부터 리드된 결과를 입력 받아 외부로 전송하고, 외부로부터 전송된 데이터를 페이지 버퍼(120)에 전달할 수 있다. 제어부(150)는 이러한 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 수 있다.

다음 도 9 내지 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 시스템 및 그 응용예들에 대해 설명한다.

도 9는 본 발명의 실시예들에 따른 기준 전압 생성 회로가 채용된 메모리 시스템을 설명하기 위한 블록도이다. 도 10은 도 9의 메모리 시스템의 응용 예를 도시한 블록도이다. 도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 도시한 블록도이다.

도 9를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

여기서, 비휘발성 메모리 장치(1100)는 본 발명의 실시예들에 따른 기준 전압 생성 회로가 채용된 메모리 장치(도 8의 100)일 수 있다.

컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

다음 도 10을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.

도 10에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

다음 도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 11에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.

도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수도 있다.

예시적으로, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

BGC: 밴드갭 회로 MC: 미러링 회로
SUC: 스타트업 회로 RC: 리플리카 회로
C1: 비교기 P13: 구동 트랜지스터

Claims

절대 온도에 비례하여 그 크기가 증가하는 제1 전류와 절대 온도에 비례하여 그 크기가 감소하는 제2 전류를 생성하여 이를 바탕으로 기준 전압을 출력하는 밴드갭 회로;
상기 제1 전류와 상기 제2 전류의 합을 미러링(mirroring)하여 상기 제1 전류와 상기 제2 전류의 합에 비례하는 미러링 전압을 출력하는 미러링 회로; 및
상기 미러링 회로로부터 상기 미러링 전압를 제공받고, 상기 밴드갭 회로에서 상기 제1 전류가 생성되기 시작하는 시점까지 상기 밴드갭 회로에 상기 제1 전류 또는 상기 제2 전류를 생성하기 위한 구동 전류를 제공하는 스타트업 회로를 포함하는 기준 전압 생성 회로.
제 1항에 있어서,
상기 밴드갭 회로는 상기 제1 전류가 생성되기 시작하는 시점에서 턴온(turn on)되는 제1 트랜지스터를 포함하고,
상기 스타트업 회로는,
상기 제1 트랜지스터와 동일한 제2 트랜지스터를 포함하는 리플리카 회로와,
상기 리플리카 회로로부터 상기 제2 트랜지스터를 턴온시키기 위한 리플리카 전압을 제공받고, 상기 미러링 회로로부터 상기 미러링 전압을 제공받아 이들의 크기를 비교하는 비교기와,
상기 비교기로부터의 출력 신호에 따라 상기 밴드갭 회로에 상기 구동 전류의 제공 여부를 결정하는 구동 트랜지스터를 포함하는 기준 전압 생성 회로.
제 2항에 있어서,
상기 비교기는,
상기 미러링 전압이 상기 리플리카 전압과 오프셋 전압의 합보다 작을 경우 상기 구동 트랜지스터를 턴온시킴으로써 상기 밴드갭 회로에 상기 구동 전류를 제공하고,
상기 미러링 전압이 상기 리플리카 전압과 오프셋 전압의 합보다 클 경우 상기 구동 트랜지스터를 턴오프시킴으로써 상기 밴드갭 회로로부터 동작상 분리되는 기준 전압 생성 회로.
제 3항에 있어서,
상기 구동 트랜지스터는 PMOS 트랜지스터를 포함하고,
상기 제1 출력 신호는 로우 레벨 신호를 포함하고,
상기 제2 출력 신호는 하이 레벨 신호를 포함하는 기준 전압 생성 회로.
제 3항에 있어서,
상기 비교기는,
게이트단에 상기 리플리카 전압을 제공받고 상기 오프셋 전압과 관련된 오프셋 저항과 직렬 연결된 제3 트랜지스터와,
게이트단에 상기 미러링 전압을 제공받는 제4 트랜지스터를 포함하는 기준 전압 생성 회로.
제 2항에 있어서,
상기 구동 트랜지스터가 턴온될 경우, 상기 밴드갭 회로에 포함된 스위치를 턴온시킴으로써 상기 밴드갭 회로에 상기 구동 전류를 제공하는 OP 앰프를 더 포함하는 기준 전압 생성 회로.
제 6항에 있어서,
상기 OP 앰프는 셀프 바이어싱되는 기준 전압 생성 회로.
제 6항에 있어서,
상기 OP 앰프는 상기 구동 전류에의해 바이어싱되는 기준 전압 생성 회로.
그 내부에 흐르는 구동 전류의 크기가 제1 구간일 경우, 상기 구동 전류의 크기에 비례하는 기준 전압을 출력하고, 그 내부에 흐르는 구동 전류의 크기가 상기 제1 구간과 다른 제2 구간일 경우, 상기 구동 전류의 크기와 상관없이 일정한 기준 전압을 출력하는 밴드갭 회로; 및
상기 밴드갭 회로에 상기 제2 구간의 구동 전류가 흐를 때까지 상기 밴드갭 회로에 상기 구동 전류를 제공하는 스타트업 회로를 포함하는 기준 전압 생성 회로.
제 9항에 있어서,
그 크기가 상기 제1 구간에 속하는 제1 구동 전류의 크기는 그 크기가 상기 제2 구간에 속하는 제2 구동 전류보다 작은 기준 전압 생성 회로.