KR20180056971A

KR20180056971A - 반도체 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR20180056971A
Application number: KR1020160154976A
Authority: KR
Inventors: 임상오
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-11-21
Filing date: 2016-11-21
Publication date: 2018-05-30
Also published as: KR102649157B1; US10074412B2; CN108091357B; CN108091357A; US20180144781A1

Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 기술에 따른 반도체 메모리 장치는, 기준 시간 동안 생성되는 내부 클럭을 이용하여 반도체 메모리 장치의 PVT상태를 반영한 최종 딜레이 코드를 출력하는 딜레이 코드 결정부 및 상기 최종 딜레이 코드에 따라 입력되는 데이터 라인의 딜레이를 클럭 신호에 반영하는 지연 회로를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 보다 안정적인 동작이 가능한 반도체 메모리 장치 및 그것의 동작 방법을 제공하기 위한 것이다.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 기준 시간 동안 생성되는 내부 클럭을 이용하여 반도체 메모리 장치의 PVT상태를 반영한 최종 딜레이 코드를 출력하는 딜레이 코드 결정부 및 상기 최종 딜레이 코드에 따라 입력되는 데이터 라인의 딜레이를 클럭 신호에 반영하는 지연 회로를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 전원이 입력되면, 캠 블록에 저장된 트리밍 코드를 리드하고, 상기 트리밍 코드에 따라 기준 클럭을 생성 하는 단계, 기준 시간 동안 내부 클럭을 발생시키고, 발생된 내부 클럭을 기초로 반도체 메모리 장치의 PVT 상태를 반영한 최종 딜레이 트림 코드를 결정하는 단계 및 상기 최종 딜레이 트림 코드를 기초로 상기 반도체 메모리 장치에 입력되는 데이터 라인의 딜레이를 외부로부터 입력되는 외부 클럭를 지연시킨 지연된 클럭 신호를 생성하는 단계를 포함한다.

본 발명의 실시 예에 따르면, 보다 안정적인 동작이 가능한 반도체 메모리 장치 및 그것의 동작방법이 제공된다.

도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 반도체 메모리 장치에 입력되는 데이터와 클럭신호를 설명하기 위한 도면이다.
도 3은 반도체 메모리 장치의 PVT 조건의 변동에 따른 내부 클럭의 셋업/홀드 타임을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 내부 클럭 생성 장치를 설명하기 위한 도면이다.
도 5는 도 4의 링 오실레이터 인에이블 신호가 입력되는 시간을 설명하기 위한 도면이다.
도 6은 도 4의 딜레이 코드 결정부의 구조를 설명하기 위한 블록도이다.
도 7은 PVT 조건에 따른 상태값의 변화를 설명하기 위한 그래프이다.
도 8은 도 4의 PVT코너 계산부의 PVT 코너 값을 계산하는 다른 실시 예를 설명하기 위한 도면이다.
도 9는 최종 딜레이 트림 코드를 매치드 딜레이에 반영하는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 반도체 메모리 장치를 보여주는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.

반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다. 메모리 셀 어레이(110)는 복수의 불휘발성 메모리 셀들을 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 하나의 메모리 블록은 복수의 메모리 셀들을 포함한다. 메모리 블록에 포함된 메모리 셀들은 복수의 페이지들로 정의될 수 있다. 하나의 페이지는 같은 워드 라인에 연결된 메모리 셀들로 정의될 수 있다.

주변 회로(120)는 외부 컨트롤러(미도시)의 제어에 응답하여 동작한다. 주변 회로(120)는 외부 컨트롤러의 제어에 응답하여, 메모리 셀 어레이(110)에 데이터를 프로그램 할 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 메모리 셀 어레이(110)의 데이터를 소거하도록 동작할 수 있다.

도 2는 반도체 메모리 장치에 입력되는 데이터와 클럭신호를 설명하기 위한 도면이다.

도 2을 참조하면, 반도체 메모리 장치는 외부로부터 외부 클럭(CK)과 데이터(DATA)를 입력 받을 수 있다. 실시 예에서, 도 2에 도시된 데이터(DATA)와 외부 클럭(CK)은 반도체 메모리 장치가 내부 메모리 셀로부터 읽은 데이터를 외부 컨트롤러로 출력할 때도 사용될 수 있다.

구체적으로, 반도체 메모리 장치에 입력되거나 입력된 데이터(DATA)는 여러가지 로직(Logic)들과 전송 경로(Line)을 거치게 됨에 따라 딜레이(Delay)가 발생한다. 반도체 메모리 장치는 외부로부터 입력되는 데이터(DATA)를 수신하기 위한 클럭은 데이터(DATA)의 전송에서 발생한 딜레이(Delay)를 보상하기 위해서 매치드 딜레이(Matched Delay)를 이용할 수 있다. 예를 들어, 반도체 메모리 장치는 데이터(DATA)의 전송에서 발생한 컴비네이션 로직(combination logic)과 라인(line)의 딜레이(delay) 양과 같은 딜레이인 매치드 딜레이를 외부 클럭(CK)에 반영하여 내부 클럭을 생성할 수 있다.

또는 반대로 컴비네이션 로직(Combination Logic)과 라인(line)의 딜레이가 외부 클럭(CK)에 적용되고, 데이터(DATA)에 같은 양의 딜레이인 매치드 딜레이를 반영할 수도 있다.

한편, 매치드 딜레이는 컴비네이션 로직(combination logic)과 라인(line)의 딜레이(delay)와 동일한 딜레이를 적용할 뿐, 반도체 메모리 장치의 PVT(Process, Voltage, Temperature) 조건의 변동 (PVT Variation)을 반영하지 못한다. 따라서, 반도체 메모리 장치의 PVT 조건이 변화함에 따라 데이터(DATA)와 외부 클럭(CK)에 적용되는 두 가지 딜레이 간의 타이밍 차이가 급격하게 벌어질 수 있다.

도 3은 반도체 메모리 장치의 PVT 조건의 변동에 따른 내부 클럭의 셋업/홀드 타임을 설명하기 위한 도면이다.

반도체 메모리 장치의 PVT 조건은 예를 들어 웨이퍼 공정상 도핑(doping)의 불균형, 파워 공급시 전류가 여러 소자를 통과하는 동안의 전압 강하 또는 신호가 통과하는 경로의 온도 조건 등에 따라 변경될 수 있다. 다양한 PVT 조건들에 따라 반도체 메모리 장치의 출력단 저항이 변동될 수 있다. 출력단 저항이 최소가 될 때의 PVT 조건을 슬로우 코너(slow corner; SS)라 하고, 출력단 저항이 최대가 될 때의 PVT 조건을 패스트 코너(fast corner; FF)라 한다.

통신 스피드가 느린 로우 스피드(low Speed)에서는 1 tCK 가 매우 크므로 딜레이 간의 미스매치가 발생하더라도, 내부 클럭의 셋업/홀드 타임이 1 tCK내에서 확보될 수 있다.

그러나 고속으로 동작하는 하이 스피드(High Speed)에서는 1tCK가 매우 작아지므로 작은 PVT 조건의 변동도 반도체 메모리 장치의 동작에 문제가 될 수 있다.

도 3을 참조하면, 패스트 코너에서는 내부 클럭의 셋업/홀드 타임이 1 tCK내에서 확보될 수 있지만, 슬로우 코너에서는 셋업 쪽으로 딜레이가 치우쳐서 홀드 타임 바이얼레이션(Hold time Violation)이 발생할 수 있다.

도 4는 본 발명의 실시 예에 따른 내부 클럭 생성 장치를 설명하기 위한 도면이다.

도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 PVT 조건을 반영한 최종 딜레이 트림 코드(FINAL_DELAY_TRIM_CODE)가 매치드 딜레이에 적용됨으로써 내부 클럭이 생성될 수 있다.

본 발명에 따르면, 전술한 도 3의 실시 예에서 설명한 문제점을 해결하기 위해 반도체 메모리 장치 내부적으로 자동으로 타이밍을 트리밍하는 회로를 포함한다. 이를 위해 반도체 메모리 장치는 내부에 딜레이 코드 결정부(400)을 포함할 수 있다.

딜레이 코드 결정부(400)는 PVT 조건에 따른 내부 클럭을 생성하기 위해 외부 클럭의 매치드 딜레이에 PVT 조건에 따른 최종 딜레이 트림 코드(FINAL_DELAY_TRIM_CODE)를 제공할 수 있다.

딜레이 코드 결정부(400)는 링 오실레이터 제어 신호(ROD_EN)에 응답하여 동작할 수 있다. 링 오실레이터 제어 신호(ROD_EN)는 반도체 메모리 장치의 초기 동작(Initial Operation)이 수행된 뒤 인에이블 될 수 있다. 링 오실레이터 제어 신호(ROD_EN)의 인에이블 시간에 대해서는 도 5를 통해 보다 상세하게 설명한다.

도 5는 도 4의 링 오실레이터 인에이블 신호가 입력되는 시간을 설명하기 위한 도면이다.

도 5를 참조하면, 반도체 메모리 장치는 전원이 공급되면(Power Up), 초기 동작(Initial Operation)을 수행할 수 있다. 초기 동작(Initial Operation)은 외부 컨트롤러로부터 입력된 초기 동작 커맨드(FFh Command)에 응답하여 수행될 수 있다. 초기 동작이 수행되는 동안 반도체 메모리 장치는 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 캠 블록(Content Addressable Memory, CAM Block)을 리드 할 수 있다. 실시 예에서 초기 동작은 캠 오토 리드(CAM auto Read)동작일 수 있다.

캠 블록(CAM Block)에는 반도체 메모리 장치의 다양한 설정 정보들이 저장될 수 있다. 예를 들어, 캠 블록(CAM Block)에는 데이터 입출력 동작과 관련하여 설정된 조건들이나 기타 정보들이 저장될 수 있다. 실시 예에서, 캠 블록(CAM Block)에는 읽기/쓰기 실시 횟수(P/E Cycle), 불량 컬럼 어드레스, 불량 블록 어드레스 정보가 저장될 수 있다. 실시 예에서, 캠 블록(CAM Block)에는 반도체 메모리 장치가 동작하기 위해 필요한 옵션 정보, 예를 들면 프로그램 전압 정보와, 읽기 전압 정보, 소거 전압 정보 또는 셀의 게이트 산화막 두께 정보 등이 저장될 수 있다.

반도체 메모리 장치는 통상적으로 사용하는 기준 클럭(Micro Oscillator Clock)이 포함되어 있다. 기준 클럭의 주기는 매우 정확해야 하기 때문에, 컨트롤러는 반도체 메모리 장치의 다이 별로 직접 트리밍 동작을 수행한다. 실시 예에서 캠 블록(CAM Block)에는 트리밍 동작에 사용되는 트리밍 코드가 저장될 수 있다.

반도체 메모리 장치는 초기 동작시 캠 블록의 리드를 통해 트리밍 코드를 읽어내고 기준 클럭에 대한 트리밍 동작을 수행한다. 따라서, 초기 동작이 수행된 이후 기준 클럭은 PVT 조건과 무관한 일정한 주기를 갖는 클럭 신호가 된다.

본 발명의 실시 예에 따르면, 반도체 메모리 장치는 초기 동작 이후 도 4를 참조하여 설명된 딜레이 코드 결정부(400)에 포함된 링 오실레이터 회로(ROD Circuit)를 기준 시간(tref) 동안 동작시킬 수 있다. 구체적으로 반도체 메모리 장치는 전원이 공급되고 초기 동작이 수행된 이후 기준 시간(tref)동안 링 오실레이터 제어 신호(ROD_EN)를 인에이블 시킬 수 있다. 실시 예에서, 기준 시간(tref)은 초기 동작에 따라 트리밍 된 기준 클럭의 주기의 n 주기의 길이를 가질 수 있다. 다양한 실시 예에서, 기준 시간(tref)은 기준 클럭의 주기에 10배에 해당하는 시간일 수 있다. 예를 들어 트리밍 된 기준 클럭의 주기가 100ns라고 할 때 반도체 메모리 장치는 기준 클럭의 10주기인 1us 동안 링 오실레이터 제어 신호(RED_EN)를 인에이블 시킬 수 있다.

도 6은 도 4의 딜레이 코드 결정부(400)의 구조를 설명하기 위한 블록도이다.

도 7은 PVT 조건에 따른 상태값의 변화를 설명하기 위한 그래프이다.

도 6을 참조하면, 딜레이 코드 결정부(400)는 링 오실레이터(410), 클록 카운팅부(420), PVT 코너 계산부(430) 및 딜레이 트림 코드 출력부(440)를 포함할 수 있다.

링 오실레이터(410)는 링 오실레이터 제어 신호(ROD_EN)을 입력 받는다. 링 오실레이터 제어 신호(ROD_EN)는 반도체 메모리 장치에 전원이 공급된 뒤 수행되는 초기 동작에 응답하여 입력될 수 있다.

링 오실레이터(410)는 링 오실레이터 제어 신호(ROD_EN)가 입력되는 동안 일정한 주파수를 가진 오실레이터 클럭 신호(ROD_Clock)를 생성할 수 있다. 링 오실레이터(410)는 오실레이터 클럭 신호(ROD_Clock)를 클록 카운팅부(420)으로 출력할 수 있다.

클록 카운팅부(420)는 링 오실레이터(410)로부터 오실레이터 클럭 신호(ROD_Clock)를 입력 받을 수 있다. 클록 카운팅부(420)는 입력된 오실레이터 클럭 신호(ROD_Clock)의 상승 에지 또는 하강 에지를 카운팅하여 상태값(ROD_VALUE)을 생성한다.

도 7을 참조하면, 상태값(ROD_VALUE)은 반도체 메모리 장치의 PVT 조건에 따라 변경될 수 있다. 예를 들어 슬로우 코너(SS) 쪽으로 갈수록 링 오실레이터(410)가 생성한 오실레이터 클럭 신호(ROD_Clock)가 느려지므로 카운팅된 상태값(ROD_VALUE)이 작아질 수 있다. 또는 반도체 메모리 장치의 PVT 조건이 패스트 코너(FF) 쪽으로 갈수록 링 오실레이터(410)가 생성한 오실레이터 클럭 신호(ROD_Clock)가 빨라지므로 카운팅된 상태값(ROD_VALUE)이 증가할 수 있다.

클록 카운팅부(420)는 생성된 상태값(ROD_VALUE)을 PVT 코너 계산부(430)로 출력할 수 있다.

PVT 코너 계산부(430)는 클록 카운팅부(420)로부터 상태값(ROD_VALUE)을 입력 받는다.

PVT 코너 계산부(430)는 입력된 상태값(ROD_VALUE)을 기초로 반도체 메모리 장치의 PVT 조건에 따른 코너 상태를 나타내는 PVT 코너 값을 생성할 수 있다. PVT 코너 계산부(430)는 PVT 코너 값을 딜레이 트림 코드 출력부(440)로 제공할 수 있다.

예를 들어 도 7을 참조하면, PVT 코너 계산부(430)는 입력되는 상태값(ROD_VALUE)에 따라 제1 코너상태(CORNER_STATUS1), 제2 코너상태(CORNER_STATUS2), 제3 코너상태(CORNER_STATUS3) 및 제4 코너상태(CORNER_STATUS4) 중 어느 하나의 코너 상태를 PVT 코너 값으로 출력할 수 있다.

도 7에서는 PVT 조건에 따른 PVT 코너를 N등분(N=4)하여 PVT 코너 값을 결정한다.

도 8은 도 4의 PVT코너 계산부(430)의 PVT 코너 값을 계산하는 다른 실시 예를 설명하기 위한 도면이다.

도 8을 참조하면, 엣지(Edge)쪽 특성을 강화하기 위해서 슬로우 코너(SS)쪽 혹은 패스트 코너(FF) 에서 보다 세분화하여 PVT 코너 값 결정할 수 있다. 예를 들어 PVT 코너 계산부(430)는 상태값(ROD_VALUE)이 ROD_VAL1보다 작으면 제1 코너상태(CORNER_STATUS1)를 PVT 코너 값으로 출력하고, 상태값(ROD_VALUE)이 ROD_VAL1에서 ROD_VAL2 사이에 있는 경우 제2 코너상태(CORNER_STATUS2)를 PVT 코너 값으로 출력하고, 상태값(ROD_VALUE)이 ROD_VAL2에서 ROD_VAL3 사이에 있는 경우 제3 코너상태(CORNER_STATUS3)를 PVT 코너 값으로 출력하고, 상태값(ROD_VALUE)이 ROD_VAL3 보다 크면, 제4 코너상태(CORNER_STATUS1)를 PVT 코너 값으로 출력한다.

다시 도 6을 참조하면, 딜레이 트림 코드 출력부(440)는 PVT 코너 계산부(430)로부터 제공 받은 PVT 코너 값을 기초로 최종 딜레이 트림 코드(FINAL_DELAY_TRIM_CODE)를 출력할 수 있다. 구체적으로 딜레이 트림 코드 출력부(440)는 복수의 딜레이 트림 코드들(DELAY_TRIM_CODE00, DELAY_TRIM_CODE01, DELAY_TRIM_CODE10, DELAY_TRIM_CODE11) 중 PVT 코너 값에 대응되는 2비트 코드를 최종 딜레이 트림 코드(FINAL_DELAY_TRIM_CODE)로 출력할 수 있다. 각각의 딜레이 트림 코드들은 각각 대응되는 PVT 코너에서 셋업/홀드 마진을 충분히 확보할 수 있도록 설정된 코드이다.

도 9는 최종 딜레이 트림 코드를 매치드 딜레이에 반영하는 방법을 설명하기 위한 도면이다.

도 9를 참조하면, 최종 딜레이 트림 코드(FINAL_DELAY_TRIM_CODE)가 S1, S0로 입력되면 매치드 딜레이 셀은 입력된 최종 딜레이 트림 코드(FINAL_DELAY_TRIM_CODE)에 따라 단위 딜레이(Unit Delay) 사용양을 변경하여 최종 딜레이(Z)를 출력한다.

도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.

도 10을 참조하면, 1001 단계에서, 반도체 메모리 장치는 FFh 커맨드를 입력 받는다. FFh 커맨드는 반도체 메모리 장치에 전원이 공급된 뒤 수행되는 캠 오토 리드(CAM auto read) 커맨드일 수 있다.

1003 단계에서, 반도체 메모리 장치는 초기 동작을 시작한다.

1005 단계에서, 반도체 메모리 장치는 내부에 포함된 기준 클럭(micro clock)을 캠 블록에서 리드한 트리밍 코드를 이용하여 업데이트 할 수 있다. 이후 기준 클럭은 PVT 조건과 무관한 일정한 주기를 갖는 클럭 신호가 된다.

1007 단계에서, 반도체 메모리 장치는 내부의 링 오실레이터 회로(ROD)를 실행시킨다. 구체적으로 반도체 메모리 장치는 링 오실레이터 제어 신호(ROD_EN)를 인에이블 시킬 수 있다. 실시 예에서, 반도체 메모리 장치는 전원이 공급되고 초기 동작이 수행된 이후 기준 시간(tref)동안 링 오실레이터 제어 신호(ROD_EN)를 인에이블 시킬 수 있다. 실시 예에서, 기준 시간(tref)은 초기 동작에 따라 트리밍 된 기준 클럭의 주기의 n 주기의 길이를 가질 수 있다. 다양한 실시 예에서, 기준 시간(tref)은 기준 클럭의 주기에 10배에 해당하는 시간일 수 있다. 예를 들어 트리밍 된 기준 클럭의 주기가 100ns라고 할 때 반도체 메모리 장치는 기준 클럭의 10주기인 1us 동안 링 오실레이터 제어 신호(RED_EN)를 인에이블 시킬 수 있다.

링 오실레이터 제어 신호(ROD_EN)가 인에이블 상태에 있는 동안 반도체 메모리 장치에 포함된 링 오실레이터는 일정한 주파수를 가진 오실레이터 클럭 신호(ROD_Clock)를 생성할 수 있다.

1009 단계에서, 반도체 메모리 장치는 생성된 오실레이터 클럭 신호(ROD_Clock)의 상승 엣지 또는 하강 엣지를 카운트 하여 상태값(ROD_VALUE)를 생성할 수 있다.

1011 단계에서, 반도체 메모리 장치는 상태값(ROD_VALUE)을 기초로 반도체 메모리 장치의 PVT 조건이 반영된 코너 상태를 계산한다.

1113 단계에서, 반도체 메모리 장치는 계산된 PVT 코너 값에 따라 복수의 딜레이 트림 코드들 중 어느 하나를 매치드 딜레이에 적용할 트림 코드로 결정할 수 있다.

본 발명의 실시 예에 따르면, 반도체 메모리 장치의 초기 동작시 내부에 포함된 링 오실레이터를 기 설정된 시간동안 클럭을 발생시키고, 발생된 클럭을 카운트함으로써 PVT 조건에 따른 PVT 코너를 알 수 있고, 이에 따른 딜레이 코드를 매치드 딜레이에 입력함으로써 PVT 조건을 반영한 안정적인 회로 동작을 구현할 수 있다.

도 11은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

도 11을 참조하면, 메모리 시스템(1500)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(1300)는 도 1를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.

램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.

프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.

프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.

실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.

에러 정정 블록(1250)은 프로그램 할 데이터에 대한 에러 정정 코드(Error Correction Code; ECC)인 패리티를 생성한다. 또한 읽기 동작시, 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 패리티를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다.

디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 12는 도 11의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.

도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 13에서, 도 12를 참조하여 설명된 메모리 시스템이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1500)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1500, 2000)을 모두 포함하도록 구성될 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

400: 딜레이 코드 결정부
410: 링 오실레이터
420: 클록 카운팅부
430: PVT코너 계산부
440: 딜레이 트림 코드 출력부

Claims

기준 시간 동안 생성되는 내부 클럭을 이용하여 반도체 메모리 장치의 PVT상태를 반영한 최종 딜레이 코드를 출력하는 딜레이 코드 결정부; 및
상기 최종 딜레이 코드에 따라 입력되는 데이터 라인의 딜레이를 클럭 신호에 반영하는 지연 회로;를 포함하는 반도체 메모리 장치.
제 1항에 있어서, 상기 딜레이 코드 결정부는;
입력되는 제어 신호에 응답하여 내부 클럭을 출력하는 오실레이터;
상기 내부 클럭의 상승 또는 하강 엣지를 카운트 하여 상태 값을 출력하는 클록 카운팅 부;
상기 상태 값을 이용하여 반도체 메모리 장치의 PVT 상태를 반영한 PVT (Process, Voltage, Temperature) 코너 값을 출력하는 PVT 코너 계산부; 및
복수의 딜레이 트림 코드들 중 상기 PVT코너 값에 대응되는 딜레이 트림 코드를 최종 딜레이 트림 코드로 출력하는 딜레이 코드 출력부;를 포함하는 반도체 메모리 장치.
제 2항에 있어서, 상기 제어 신호는,
상기 반도체 메모리 장치에 전원이 공급된 뒤 수행되는 초기 동작 이후에 상기 기준 시간 동안 입력되는 반도체 메모리 장치.
제 2항에 있어서, 상기 상태 값은,
상기 반도체 메모리 장치의 PVT 코너가 슬로우 코너에 인접할수록 감소하는 반도체 메모리 장치.
제 2항에 있어서, PVT 코너 계산부는,
상기 반도체 메모리 장치의 PVT 상태에 따른 상기 상태 값의 변화를 기초로 상기 PVT코너 값을 계산하는 반도체 메모리 장치.
제 1항에 있어서, 상기 기준 시간은
상기 반도체 메모리 장치에 포함된 기준 클럭의 주기의 10배에 해당하는 시간인 반도체 메모리 장치.
전원이 입력되면, 캠 블록에 저장된 트리밍 코드를 리드하고, 상기 트리밍 코드에 따라 기준 클럭을 생성 하는 단계;
기준 시간 동안 내부 클럭을 발생시키고, 발생된 내부 클럭을 기초로 반도체 메모리 장치의 PVT 상태를 반영한 최종 딜레이 트림 코드를 결정하는 단계; 및
상기 최종 딜레이 트림 코드를 기초로 상기 반도체 메모리 장치에 입력되는 데이터 라인의 딜레이를 외부로부터 입력되는 외부 클럭를 지연시킨 지연된 클럭 신호를 생성하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
제 7항에 있어서, 상기 최종 딜레이 트림 코드를 결정하는 단계는,
제어 신호에 응답하여 내부 클럭을 발생시키는 단계;
상기 내부 클럭의 상승 또는 하강 엣지를 카운트 한 상태 값을 생성하는 단계; 및
상기 상태 값을 기초로 상기 외부 클럭에 적용할 딜레이 트림 코드를 결정하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
제 8항에 있어서, 상기 딜레이 트림 코드를 결정하는 단계는,
상기 상태 값을 이용하여 반도체 메모리 장치의 PVT 상태를 반영한 PVT 코너 값을 계산하는 단계; 및
복수의 딜레이 트림 코드들 중 상기 PVT 코너 값에 대응되는 딜레이 트림 코드를 최종 딜레이 트림 코드로 출력하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
제 9항에 있어서, 상기 계산하는 단계는,
상기 반도체 메모리 장치의 PVT 상태에 따른 상기 상태 값의 변화를 기초로 상기 PVT 코너 값을 계산하는 반도체 메모리 장치의 동작 방법.
제 8항에 있어서, 상기 상태 값은,
상기 반도체 메모리 장치의 PVT 코너가 슬로우 코너에 인접할수록 감소하는 반도체 메모리 장치의 동작 방법.
제 8항에 있어서, 상기 제어 신호는,
상기 반도체 메모리 장치에 전원이 공급된 뒤 수행되는 초기 동작 이후에 상기 기준 시간 동안 입력되는 반도체 메모리 장치의 동작 방법.
제 7항에 있어서, 상기 기준 시간은
상기 기준 클럭의 주기의 10배에 해당하는 시간인 반도체 메모리 장치의 동작 방법.