KR102059467B1

KR102059467B1 - 반도체 장치 및 이를 포함하는 반도체 시스템

Info

Publication number: KR102059467B1
Application number: KR1020130075243A
Authority: KR
Inventors: 변상연
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-06-28
Filing date: 2013-06-28
Publication date: 2019-12-27
Also published as: KR20150002010A; US8847645B1

Abstract

본 기술은 반도체 장치의 라이트 트레이닝 동작에 관한 것으로서, 동작클록의 에지를 기준으로 설정된 신호의 논리 값을 샘플링하기 위한 샘플링부와, 샘플링부의 출력신호에 응답하여 설정된 신호의 에지를 검출하기 위한 에지 검출부, 및 설정된 시점마다 주기적으로 클록지연코드의 값을 변동시키면서 동작클록의 위상을 조절하되, 에지 검출부의 동작완료시점에 대응하는 클록지연코드의 값과 샘플링부의 출력신호에 따라 그 값이 미리 결정되는 프리위상코드 값을 연산한 코드 값을 클록지연코드의 값으로 치환시키는 위상 제어부를 포함한다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM HAVING THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치의 라이트 트레이닝 동작에 관한 것이다.

복수의 반도체 장치들로 구성된 시스템에서 송신기에 해당하는 반도체 장치는 시스템 클록을 기준으로 설정된 신호를 생성하여 출력하고, 수신기에 해당하는 반도체 장치는 시스템 클록과 설정된 신호를 인가받아 설정된 동작을 수행한다. 예컨대, 송신기에 해당하는 반도체 장치가 메모리 컨트롤러이고 수신기에 해당하는 반도체 장치가 반도체 메모리 장치이면, 시스템 클록은 동작클록이 될 것이고 설정된 신호는 데이터 신호가 될 것이며 설정된 동작은 데이터 신호를 입력받아 저장하는 동작이 될 것이다.

송신기에서 수신기로 설정된 신호를 전송할 때 소스 동기화 상태(source synchronous)로 보내는 경우 설정된 신호와 시스템 클록간의 관계는 일반적으로 시스템 클록의 특정 에지에 설정된 신호의 특정 에지가 동기화된 상태로 보내지게 된다. 이때 보내진 설정된 신호와 시스템 클록 채널(channel)의 길이가 동일하다고 가정하면 수신기의 관점에서 봤을 때 시스템 클록의 특정 에지에 설정된 신호의 특정 에지가 동기화되어 인가되게 된다.

한편, 송신기에서 수신기로 인가되는 설정된 신호의 논리 값이 '1' 혹은 '0'인지 판단하기 위해서 시스템 클록의 특정 에지는 설정된 신호의 중앙에 위치할 필요가 있다.

정리하면, 송신기에서 수신기로 전송하는 설정된 신호는 시스템 클록의 특정 에지에 설정된 신호의 특정 에지가 동기화되어 보내지는데, 수신기 내부에서는 설정된 신호의 중앙에 시스템 클록의 특정 에지가 위치해야하기 때문에 수신기에서는 인가되는 시스템 클록의 위상을 90도 쉬프트(shift)할 필요가 있다.

또한, 시스템 클록이 전송되는 채널의 길이와 설정된 신호가 전송되는 채널의 길이와 다른 경우에는 채널의 길이가 같은 경우와 달리 채널의 길이차이에 따른 지연량 차이를 추가로 보정해줄 필요가 있다. 즉, 송신기에서 시스템 클록의 특정 에지에 설정된 신호의 특정 에지를 동기화시켜 보내면 수신기에서는 시스템 클록과 설정된 신호 사이의 전송 지연량의 차이로 인해서 동기화가 깨어지게 되며, 이와 같은 지연량 차이를 보정해줄 필요가 있다.

따라서, 수신기가 초기에 파워 업(power up)한 이후에 서로 간에 특정 에지가 동기화되어 수신기로 인가되는 설정된 신호와 시스템 클록간의 관계를 특정한 초기구간에서 설정된 신호의 중앙에 시스템 클록의 특정 에지를 위치시키는 상태로 조절하는 과정을 라이트 트레이닝(write training)이라고 부른다.

이와 같은 라이트 트레이닝 동작에서 설정된 신호의 중앙에 시스템 클록의 특정 에지를 정확하게 인식하기 위해서는 라이트 트레이닝 동작구간 동안 송신기에서 수신기로 전송되는 설정된 신호의 논리 값이 랜덤(random)한 패턴을 갖는 것보다 특정한 패턴을 갖는 것이 유리하다. 예를 들어, 논리 값이'1 0 0 0'이라는 패턴을 갖는 설정된 신호가 송신기에서 수신기로 전송되면, 수신기에서 인식하는 설정된 신호의 첫 번째 논리 값이 '1'이고 나머지 논리 값이 '0'인 상태가 되는 경우를 찾기만 하면 되기 때문에 설정된 신호와 시스템 클록관의 관계를 쉽게 트레이닝 할 수 있다. 즉, 라이트 트레이닝 동작 초기에 인가되는 설정된 신호가 '1 0 0 0'이라는 논리 값으로 인식되지 않는 경우에도 설정된 신호의 논리 값이 '1 0 0 0'으로 인시될 때 까지 시스템 클록의 위상을 쉬프트(shift)시키면 설정된 신호의 중앙에 시스템 클록의 특정 에지가 오도록 할 수 있다.

하지만, 수신기 내부에서 설정된 신호의 논리 값을 '1 0 0 0'으로 인식하기까지는 설정된 신호와 시스템 클록과의 초기 관계에 따라서 짧은 시간이 걸릴 수 도 있고 오랜 시간이 걸릴 수 있다. 또한 시스템 클록을 설정된 신호의 중심에 정확하게 가져가기 위해서는 설정된 신호의 패턴인 '1 0 0 0'에서 '1'에 해당하는 펄스의 상승 에지(rising edge)과 하강 에지(falling edge)를 전부 검출해 내야한다.

이렇게 되면 라이트 트레이닝 동작이 수행되는 필요한 시간이 너무 길어지게 된다.

본 발명의 실시예는 동작클록과 설정된 신호간의 전송상태가 서로 다른 것과 상관없이 비교적 균일한 시간 동안에 효과적으로 라이트 트레이닝을 수행할 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공한다.

본 발명의 실시예에 따른 반도체 장치는, 동작클록의 에지를 기준으로 설정된 신호의 논리 값을 샘플링하기 위한 샘플링부; 상기 샘플링부의 출력신호에 응답하여 상기 설정된 신호의 에지를 검출하기 위한 에지 검출부; 및 설정된 시점마다 주기적으로 클록지연코드의 값을 변동시키면서 상기 동작클록의 위상을 조절하되, 상기 에지 검출부의 동작완료시점에 대응하는 상기 클록지연코드의 값과 상기 에지 검출부의 검출결과에 따라 그 값이 미리 결정되는 프리위상코드 값을 연산한 코드 값을 상기 클록지연코드의 값으로 치환시키는 위상 제어부를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 반도체 시스템은, 초기동작시 동작클록의 에지와 설정된 신호의 에지를 동기화시켜 출력하되, 상기 초기동작이후 클록지연코드에 따라 상기 동작클록의 위상은 조절하고 상기 설정된 신호의 위상은 그대로 유지하여 출력하는 제1 반도체 장치; 및 설정된 시점마다 주기적으로 상기 클록지연코드의 값을 변동시키면서 상기 동작클록의 에지를 기준으로 상기 설정된 신호의 논리 값을 샘플링하고, 샘플링 결과에 따라 상기 설정된 신호의 에지를 검출한 뒤, 에지검출시점 대응하는 상기 클록지연코드의 값과 에지검출결과에 따라 그 값이 미리 결정되는 프리위상코드 값을 연산한 코드 값을 상기 클록지연코드의 값으로 치환시키는 제2 반도체 장치를 포함할 수 있다.

라이트 트레이닝 동작과정에서 동작클록과 설정된 신호간의 샘플링 결과를 사용하는 것과 함께 라이트 트레이닝 동작 이전에 미리 저장된 동작클록의 위상을 조절하는데 필요한 정보를 사용함으로써 동작클록과 설정된 신호간의 전송상태가 서로 다른 것과 상관없이 비교적 균일한 시간 동안에 효과적으로 라이트 트레이닝 동작이 완료될 수 있도록 하는 효과가 있다.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 샘플링부를 상세하게 도시한 블록 다이어그램이다.
도 3은 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 에지 검출부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4는 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중위상 제어부를 상세히 도시한 블록 다이어그램이다.
도 5는 도 4 도시된 본 발명의 제1 실시예에 따른 위상 제어부의 구성요소 중 위상 조절부의 상세한 회로를 도시한 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 시스템을 도시한 블록 다이어그램이다.
도 7은 도 6에 도시된 본 발명의 제2 실시예에 따른 반도체 시스템의 구성요소 중 위상 제어부를 상세히 도시한 블록 다이어그램이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 블록 다이어그램이다.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는, 샘플링부(100)와, 에지 검출부(120), 및 위상 제어부(140)를 구비한다.

샘플링부(100)는, 동작클록(MDCLK)의 에지를 기준으로 설정된 신호(INSIG)의 논리 값을 샘플링한다. 즉, 동작클록(MDCLK)의 특정 에지에서 설정된 신호(INSIG)의 논리레벨 값이 어떠한 상태인지를 판별하여 샘플링신호(SAMPLE_SIG)를 생성한다. 예컨대, 동작클록(MDCLK)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리레벨이 로직'하이'(high)이면 샘플링신호(SAMPLE_SIG)의 값도 로직'하이'(high)이다. 마찬가지로, 동작클록(MDCLK)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리베레이 로직'로우'(low)이면 샘플링신호(SAMPLE_SIG)의 값도 로직'로우'(low)이다. 이때, 동작클록(MDCLK)의 상승에지(rising edge) 대신 하강에지(falling edge)를 샘플링 동작의 기준으로 사용할 수 있다.

에지 검출부(120)는, 샘플링부(100)의 출력신호(SAMPLE_SIG)에 응답하여 설정된 신호(INSIG)의 에지를 검출한다. 즉, 샘플링부(100)의 출력신호(SAMPLE_SIG)의 값이 변동하는 것에 응답하여 설정된 신호(INSIG)의 에지가 발생하는 시점을 검출해낸다. 이때, 에지 검출부(120)의 동작이 정상적으로 이루어지기 위해서는 두 가지 동작이 함께 이루어져야 한다. 먼저, 샘플링부(100)의 동작이 반복적으로 이루어져야 한다. 또한, 동작클록(MDCLK)의 위상 또는 설정된 신호(INSIG)의 위상 중 어느 하나의 위상은 고정되어 있고 나머지 하나의 위상은 변동하는 상태여야 한다. 이와 같은 에지 검출부(120)의 동작을 정상적으로 수행하기 위한 두 가지 동작은 하기에서 설명될 위상 제어부(140)의 동작을 통해 이루어지게 된다. 따라서, 에지 검출부(120)의 동작만을 살펴보면, 예컨대, 샘플링부(100)의 출력신호(SAMPLE_SIG)가 반복적으로 계속 로직'로우'(low)를 유지하다가 로직'하이'(high)로 바뀌는 시점이 곧 설정된 신호(INSIG)의 상승에지(rising edge)가 될 것이다. 마찬가지로, 샘플링부(100)의 출력신호(SAMPLE_SIG)가 반복적으로 계속 로직'하이'(high)를 유지하다가 로직'로우'(low)로 바뀌는 시점이 곧 설정된 신호(INSIG)의 하강에지(falling edge)가 될 것이다.

위상 제어부(140)는, 에지 검출부(120)의 동작이 정상적으로 이루어지도록 하기 위해 설정된 시점마다 주기적으로 클록지연코드(CK_DLY_CD)의 값을 변동시키면서 동작클록(MDCLK)의 위상을 조절시키는 동작을 수행한다. 즉, 입력클록(INCLK)의 위상을 기준으로 동작클록(MDCLK)의 위상이 얼마나 차이나는 지를 결정하기 위한 클록지연코드(CK_DLY_CD)의 값을 주기적으로 변동시키는 동작을 통해 입력클록(INCLK)의 위상은 고정된 상태에서 동작클록(MDCLK)의 위상은 조절시킬 수 있게 된다. 또한, 위상 제어부(140)는 에지 검출부(120)의 동작이 정상적으로 이루어지게 되어 동작이 완료되는 시점에 대응하는 클록지연코드(CK_DLY_CD)의 값과 샘플링부(100)의 출력신호에 따라 그 값이 미리 결정되는 프리위상코드(PRE_PHCODE)의 값을 연산하여 클록지연코드(CK_DLY_CD)의 값으로 치환시키는 동작을 수행한다. 즉, 클록지연코드(CK_DLY_CD)의 값이 계속 변동하면서 동작클록(MDCLK)의 위상이 조절되다보면 에지 검출부(120)의 동작이 정상적으로 완료될 수 있는데, 이렇게 에지 검출부(120)의 동작이 완료되는 시점에 대응하는 클록지연코드(CK_DLY_CD)의 값에다가 프리위상코드(PRE_PHCODE)의 값을 연산하여 최종적으로 동작클록(MDCLK)과 설정된 신호(INSIG) 사이의 위상 차이를 정의하기 위한 클록지연코드(CK_DLY_CD)의 값을 결정하게 된다. 이때, 프리위상코드(PRE_PHCODE)의 값은 샘플링부(100)의 출력신호에 따라 미리 그 값이 결정될 수 있다.

그리고, 설정된 신호(INSIG)는 설정된 주기마다 설정된 시간동안 토글링하는 방식을 통해 설정된 패턴을 갖는 형태의 신호가 될 때, 전술한 샘플링부(100)와 에지 검출부(120) 및 위상 제어부(140)의 동작이 원활하게 이루어질 수 있다. 즉, 설정된 신호(INSIG)의 값이 임의(ramdom)하게 결정되는 것이 아니라 특정한 패턴 예컨대 '1 0 0 0'이나 '1 1 0 0'이 계속적으로 반복되는 형태의 신호가 될 때, 전술한 샘플링부(100)와 에지 검출부(120) 및 위상 제어부(140)의 동작이 원활하게 이루어질 수 있다. 참고로, 이후 이어지는 설명에서는 설정된 신호(INSIG)의 값이 특정한 패턴인 '1 0 0 0'이 계속적으로 반복되는 형태의 신호라고 가정하도록 하겠다.

도 2는 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 샘플링부를 상세하게 도시한 블록 다이어그램이다.

도 2를 참조하면, 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 샘플링부(100)는, 멀티위상 클록 생성부(102), 및 다수의 멀티위상 샘플링부(104<1:4>)를 구비한다.

멀티위상 클록 생성부(102)는, 동작클록(MDCLK)의 위상을 0도 쉬프트 시킨 제1 동작클록(MDCLK1)과, 동작클록(MDCLK)의 위상을 90도 쉬프트 시킨 제2 동작클록(MDCLK2)과, 동작클록(MDCLK)의 위상을 180도 쉬프트 시킨 제3 동작클록(MDCLK3), 및 동작클록(MDCLK)의 위상을 270도 쉬프트 시킨 제4 동작클록(MDCLK4)을 생성한다.

다수의 멀티위상 샘플링부(104<1:4>)는, 제1 동작클록(MDCLK1)과 제2 동작클록(MDCLK2)과 제3 동작클록(MDCLK3) 및 제4 동작클록(MDCLK4) 각각의 설정된 에지에서 설정된 신호(INSIG)의 논리 값을 각각 샘플링하여 제1 샘플링 값(SAMPLE_SIG<1>)과 제2 샘플링 값(SAMPLE_SIG<2>)과 제3 샘플링 값(SAMPLE_SIG<3>) 및 제4 샘플링 값(SAMPLE_SIG<4>)을 생성한다.

정리하면, 멀티위상 클록 생성부(102)와 다수의 멀티위상 샘플링부(104<1:4>)는, 동작클록(MDCLK)과 동일한 위상을 갖는 제1 동작클록(MDCLK1)의 특정 에지에서 설정된 신호(INSIG)의 논리레벨 값이 어떠한 상태인지를 판별하여 제1 샘플링 값(SAMPLE_SIG<1>)을 결정하고, 동작클록(MDCLK)의 위상을 90도 쉬프트시킨 제2 동작클록(MDCLK2)의 특정 에지에서 설정된 신호(INSIG)의 논리레벨 값이 어떠한 상태인지를 판별하여 제2 샘플링 값(SAMPLE_SIG<2>)을 결정하며, 동작클록(MDCLK)의 위상을 180도 쉬프트시킨 제3 동작클록(MDCLK3)의 특정 에지에서 설정된 신호(INSIG)의 논리레벨 값이 어떠한 상태인지를 판별하여 제3 샘플링 값(SAMPLE_SIG<3>)을 결정하고, 동작클록(MDCLK)의 위상을 270도 쉬프트시킨 제4 동작클록(MDCLK4)의 특정 에지에서 설정된 신호(INSIG)의 논리레벨 값이 어떠한 상태인지를 판별하여 제4 샘플링 값(SAMPLE_SIG<4>)을 결정한다.

이렇게, 샘플링 동작의 기준이 되는 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)이 각각 90도의 위상 차이를 갖도록 설정되므로 설정된 신호(INSIG)의 논리 값이 동작클록(MDCLK)의 한 주기(1tck)마다 어떠한 값을 갖는지를 한 번에 알 수 있다. 예컨대, 제1 동작클록(MDCLK1)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'하이'(high)일 경우 제1 샘플링 값(SAMPLE_SIG<1>)은 '1'이 되고, 제2 동작클록(MDCLK2)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)일 경우 제2 샘플링 값(SAMPLE_SIG<2>)은 '0'이 되며, 제3 동작클록(MDCLK3)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)일 경우 제3 샘플링 값(SAMPLE_SIG<3>)은 '0'이 되고, 제4 동작클록(MDCLK4)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)일 경우 제4 샘플링 값(SAMPLE_SIG<4>)은 '0'이 된다. 따라서, 설정된 신호(INSIG)는 동작클록(MDCLK)의 한 주기(1tck)마다 '1 0 0 0'이라는 논리 값을 갖는 상태라는 것을 알 수 있다. 또한, 동작클록(MDCLK)의 다음 주기에서도 설정된 신호(INSIG)의 논리 값이 '1 0 0 0'으로 샘플링되는 경우 설정된 신호(INSIG)는 '1 0 0 0'이라는 패턴을 갖는 신호라는 것을 쉽게 알 수 있다.

전술한 멀티위상 클록 생성부(102)는 동작클록(MDCLK)의 위상을 90도씩 4번 쉬프트시켜 생성되는 4개의 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)이 각각 90도의 위상 차이를 갖는 상태에서 동작클록(MDCLK)의 한 주기(1tck)가 반복되도록 한다. 하지만, 이와 같은 멀티위상 클록 생성부(102)의 동작은 어디까지나 하나의 실시예일 뿐 멀티위상 클록 생성부(102)에서 동작클록(MDCLK)의 위상을 45도씩 8번 쉬프트시켜 생성하거나 180도씩 2번 쉬프트시켜 생성하는 것과 같이 설계자의 선택에 따라 얼마든지 다양하게 변형되어 적용될 수 있다. 마찬가지로, 다수의 멀티위상 샘플링부(104<1:4>)는 4개의 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 각각 대응하는 4개의 멀티위상 샘플링부(104<:4>)를 통해 동작클록(MDCLK)의 한 주기(1tck)에 해당하는 설정된 신호(INSIG)의 논리 값이 한 번에 판단되도록 한다. 하지만, 이와 같은 멀티위상 샘플링부(104<1:4>)의 동작은 어디까지나 하나의 실시예일 뿐 멀티 위상 클록 생성부(102)에서 생성되는 동작클록의 개수에 따라 4개의 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)보다 더 많거나 더 적은 개수의 동작클록을 기준으로 동작클록(MDCLK)의 한 주기(1tck)에 해당하는 설정된 신호(INSIG)의 논리 값이 한 번에 판단되도록 하는 것과 같이 설계자의 선택에 따라 얼마든지 다양하게 변형되어 적용될 수 있다.

도 3은 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 에지 검출부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 3을 참조하면, 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 에지 검출부(120)에서 설정된 신호(INSIG)의 에지를 검출하는 동작이 이루어지는 과정을 알 수 있다.

먼저 그래프 (A)를 살펴보면, 클록지연코드(CK_DLY_CD)의 값이 '1 0 0 0'가 되는 것에 대응하여 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값 '1 0 0 0'이 되는 것을 알 수 있다.

구체적으로, 제1 동작클록(MDCLK1)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'하이'(high)가 되어 제1 샘플링 값(SAMPLE_SIG<1>)이 '1'이 된다. 또한, 제2 동작클록(MDCLK2)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)가 되어 제2 샘플링 값(SAMPLE_SIG<2>)이 '0'이 된다. 또한, 제3 동작클록(MDCLK3)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)가 되어 제3 샘플링 값(SAMPLE_SIG<3>)이 '0'이 된다. 또한, 제4 동작클록(MDCLK4)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)가 되어 제4 샘플링 값(SAMPLE_SIG<4>)이 '0'이 된다.

그리고, 그래프 (B)를 살펴보면, 클록지연코드(CK_DLY_CD)의 값이 '0 0 1 1'가 되는 것에 대응하여 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값 '0 1 0 0'이 되는 것을 알 수 있다.

구체적으로, 제1 동작클록(MDCLK1)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)가 되어 제1 샘플링 값(SAMPLE_SIG<1>)이 '0'이 된다. 또한, 제2 동작클록(MDCLK2)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'하이'(high)가 되어 제2 샘플링 값(SAMPLE_SIG<2>)이 '1'이 된다. 또한, 제3 동작클록(MDCLK3)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)가 되어 제3 샘플링 값(SAMPLE_SIG<3>)이 '0'이 된다. 또한, 제4 동작클록(MDCLK4)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리 값이 로직'로우'(low)가 되어 제4 샘플링 값(SAMPLE_SIG<4>)이 '0'이 된다.

그래프 (A)와 그래프 (B)를 비교해 보면, 그래프 (A)에서 '1 0 0 0'였던 클록지연코드(CK_DLY_CD)의 값이 그래프 (B)에서는 '0 1 0 0'으로 감소하는 것을 알 수 있다. 이로 인해, 입력클록(INCLK)의 위상을 기준으로 그래프 (A)에서의 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상보다 그래프 (B)에서의 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상이 더 앞선 상태가 되는 것을 알 수 있다. 또한, 그래프 (A)의 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상이 그래프 (B)의 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)으로 위상으로 변동하는 과정에서 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값(SAMPLE_SIG<1:4>) 중 적어도 두 개의 값이 동시에 천이하는 시점을 기준으로 설정된 신호(INSIG)의 상승에지(rising edge) 및 하강에지(falling edge)를 검출하게 되는 것을 알 수 있다. 즉, 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)은 90도의 위상 차이를 그대로 유지하고 있고, 그래프 (A)에서 그래프 (B)로 넘어가는 과정에서 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)이 완전히 동일한 지연량 만큼씩 위상이 이동하므로 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값이 '1 0 0 0'에서 '0 1 0 0'으로 변동한다는 것은 곧 제1 샘플링 값(SAMPLE_SIG<1>)이 '1'에서 '0'으로 변동하는 것과 제2 샘플링 값(SAMPLE_SIG<2>)이 '0'에서 '1'로 변동하는 것이 동시에 발생하는 것을 의미하며, 이때, 제1 샘플링 값(SAMPLE_SIG<1>)은 '1'에서 '0'으로 변동하므로 제1 동작클록(MDCLK1)을 기준으로 할 경우 설정된 신호(INSIG)의 상승에지(rising edge)가 검출되었다고 볼 수 있고, 제2 샘플링 값(SAMPLE_SIG<2>)은 '0'에서 '1'로 변동하므로 제2 동작클록(MDCLK2)을 기준으로 할 경우 설정된 신호(INSIG)의 하강에지(falling edge)가 검출되었다고 볼 수 있다.

도 4는 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 위상 제어부를 상세히 도시한 블록 다이어그램이다.

도 4를 참조하면, 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성요소 중 위상 제어부(140)는, 코드변동 제어부(142)와, 위상 조절부(144), 및 연산치환부(146)를 구비하며, 토글링 제어부(148)를 더 구비한다. 여기서, 연산치환부(146)는, 프리위상코드 저장부(1462)와, 프리위상코드 선택부(1466), 및 코드 연산부(1468)를 구비한다.

코드변동 제어부(142)는, 설정된 시점마다 토글링하는 동작제어신호(CD_CONT)에 응답하여 클록지연코드(CK_DLY_CD)의 값을 변동시킨다. 이때, 코드변동 제어부(142)에서 클록지연코드(CK_DLY_CD)의 값을 변동시킬 때, 샘플링부(100)의 출력신호(SAMPLE_SIG)가 사용될 수도 있고, 사용되지 않을 수도 있다.

구체적으로, 반도체 장치의 초기동작시 코드변동 제어부(142)는 클록지연코드(CK_DLY_CD)를 초기 값으로 설정한다. 예컨대, 반도체 장치의 초기 동작시 클록지연코드(CK_DLY_CD)는 초기 값인'1 0 0 0'으로 설정될 수 있다.

반도체 장치의 초기동작 이후 샘플링부(100)의 출력신호(SAMPLE_SIG)가 사용되지 않는 경우, 에지 검출부(120)에서 설정된 신호(INSIG)의 에지를 검출하는 시점, 즉, 에지 검출부(120)의 동작완료시점까지 클록지연코드(CK_DLY_CD)의 값을 설정된 시점마다 설정된 순서대로 설정된 변동 값씩 변동시킬 수 있다. 즉, 클록지연코드(CK_DLY_CD)의 값이 변동하는 순서 및 값의 변동 폭은 에지 검출부(120)에 미리 설정되어 있을 수 있다. 예컨대, 설정된 시점마다 클록지연코드(CK_DLY_CD)의 값은 무조건 1씩 증가하거나 감소하는 방식으로 설정되어 있을 수 있다.

반도체 장치의 초기동작 이후 샘플링부(100)의 출력신호(SAMPLE_SIG)가 사용되는 경우, 에지 검출부(120)에서 설정된 신호(INSIG)의 에지를 검출하는 시점, 즉, 에지 검출부(120)의 동작완료시점까지 클록지연코드(CK_DLY_CD)의 값을 설정된 시점마다 샘플링부(100)의 출력신호에 응답하여 그 값을 변동시킬 수 있다. 즉, 설정된 시점마다 클록지연코드(CK_DLY_CD)의 값을 변동시키되, 처음에는 큰 폭으로 클록지연코드(CK_DLY_CD)의 값을 변동시키고, 변동결과에 따른 샘플링부(100)의 출력신호를 확인한 후 그 변동 폭을 그대로 유지하거나 감소시키는 방식으로 클록지연코드(CK_DLY_CD)의 값을 변동시킬 수 있다. 예컨대, 반도체 장치의 초기동작 이후 첫 번째 설정된 시점에서는 클록지연코드(CK_DLY_CD)의 값을 3씩 증가시키거나 감소시키고, 이어서 다음 설정된 시점에서는 샘플링부(100)의 출력신호를 확인한 후 그 결과에 따라 클록지연코드(CK_DLY_CD) 값을 그대로 3씩 감소시키거나 증가시킬 수도 있지만 1씩 감소시키거나 증가시킬 수도 있다.

참고로, 전술한 것처럼 샘플링부(100)의 출력신호(SAMPLE_SIG)가 코드변동 제어부(142)에서 사용될 수도 있고, 사용되지 않을 수도 있기 때문에 도 4에서 코드변동 제어부(142)로 인가되는 샘플링부(100)의 출력신호(SAMPLE_SIG)는 점선으로 표시되었다.

토글링 제어부(148)는, 동작클록(MDCLK)의 주기가 설정된 횟수 반복될 때마다 동작제어신호(CD_CONT)를 토글링시킨다. 즉, 동작클록(MDCLK)의 토글링에 동기화시켜 동작제어신호(CD_CONT)를 토글링시킴으로써 전술한 클록지연코드(CK_DLY_CD)의 변동하는 시점에 동작클록(MDCLK)에 동기화될 수 있도록 한다. 물론, 동작제어신호(CD_CONT)의 토글링 간격은 동작클록(MDCLK)의 토글링 간격보다 더 넓은 단위로 이루어지는 것이 일반적이므로, 즉, 동작제어신호(CD_CONT)의 토글링 간격은 코드변동 제어부(142)와 위상 조절부(144)의 동작이 완성되기까지 필요한 최소한의 시간을 확보해야 하는 것이 일반적이므로 동작클록(MDCLK)이 설정된 횟수 토글링할 때마다 한 번씩 동작제어신호(CD_CONT)가 토글링하도록 동작하게 된다. 참고로, 토글링 제어부(148)는 동작클록(MDCLK)을 설정된 횟수만큼 카운팅하고, 카운팅 결과에 따라 동작제어신호(CD_CONT)의 토글링을 제어하는 카운팅 제어방식이 사용될 수도 있고, 동작클록(MDCLK)을 설정된 횟수 클록 쉬프팅 시키면서 클록 쉬프팅 동작이 완료될 때 동작제어신호(CD_CONT)의 토글링을 제어하는 클록 쉬프팅 방식이 사용될 수도 있다. 즉, 토글링 제어부(148)의 상세한 구성은 설계자의 선택에 의해 얼마든지 다양하게 구현가능하다.

위상 조절부(144)는, 클록지연코드(CK_DLY_CD)의 값에 응답하여 가변되는 지연량을 동작클록(MDCLK)에 적용함으로써, 동작클록(MDCLK)의 위상을 조절한다. 구체적으로, 위상 조절부(144)는 외부에서 설정된 신호(INSIG)와 함께 인가되는 입력클록(INCLK)을 클록지연코드(CK_DLY_CD)의 값에 응답하여 가변되는 지연량만큼 지연시켜 동작클록(MDCLK)으로서 출력하는 동작을 수행한다. 이때, 입력클록(INCLK)의 위상은 한 번 입력되면 이후에는 변동하지 않는 상태라고 가정할 수 있으므로, 클록지연코드(CK_DLY_CD)의 값에 따라 가변되는 지연량만큼 동작클록(MDCLK)의 위상이 변동하게 된다.

전술한 위상 조절부(144)의 상세한 회로는 도 5를 참조할 수 있다. 즉, 입력클록(INCLK)을 클록지연코드(CK_DLY_CD<0:N>)에 따라 가변되는 지연량만큼 지연시켜 동작클록(MDCLK)으로써 출력하는 구성이다. 특히 도 5에 도시된 위상 조절부(144)의 구성에는 다수의 낸드 게이트가 포함되어 디지털 논리 연산에 따라 가변지연량이 결정되는 디지털 회로 방식이며, 도면에 도시된 것과 다르게 클록지연코드(CK_DLY_CD<0:N>)에 따라 아날로그적인 지연량 제어를 통해 입력클록(INCLK)과 동작클록(MDCLK)의 위상차이를 결정하는 아날로그 회로 방식도 얼마든지 사용 가능하다.

도 3과 도 4를 같이 참조하여 코드변동 제어부(142) 및 위상 조절부(144)의 동작을 설명하면 다음과 같다.

먼저, 클록지연코드(CK_DLY_CD)는 4비트로 이루어진 코드이며, 때문에 클록지연코드(CK_DLY_CD)의 값이 1증가하거나 1감소하는 것에 대해 위상 조절부(144)에서는 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상을 11.25도씩 증가시키거나 감소시킨다고 가정할 수 있다.

한편, 그래프 (A)에서는 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상에 대응하여 설정된 신호(INSIG)의 논리 값을 샘플링한 결과 제1 내지 제4 샘플링 값(SAMPLE_SIG<1:4>)이 '1 0 0 0'이 되는 것을 알 수 있다.

이와 같은 상태에서, 클록지연코드(CK_DLY_CD)의 값이 1씩 증가함에 따라 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상이 공통으로 +11.25도씩 반복적으로 이동하게 되는데, 3번 반복해서 이동하면서 +33.75도를 이동한 시점까지는 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값이 '1 0 0 0'을 유지하다가 4번째 반복해서 이동하면서 +45도를 이동한 시점이 되면서 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값이 '0 1 0 0'으로 변동한다. 즉, 설정된 신호(INSIG)의 에지는 입력클록(INCLK)의 에지로부터 33.75도에서 45도 사이에 위치하는 것을 알 수 있으며, 이를 기준으로 설정된 신호(INSIG)의 에지를 검출하게 된다.

참고로, 도 3에서는 클록지연코드(CK_DLY_CD)가 4비트로 이루어진 상태이기 때문에 클록지연코드(CK_DLY_CD)의 값이 1증가하거나 1감소하는 것에 대해 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상이 11.25도씩 증가하거나 감소하는 것으로 설명되었다. 하지만, 이는 어디까지나 하나의 실시예일 뿐이며, 클록지연코드(CK_DLY_CD)가 4비트보다 더 많은 비트로 이루어지거나 더 적은 비트로 이루어지는 경우 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상이 변동하는 폭도 함께 변동하게 된다. 예컨대, 클록지연코드(CK_DLY_CD)가 6비트로 이루어진 상태라고 가정하면, 클록지연코드(CK_DLY_CD)의 값이 1증가하거나 1감소하는 것에 대해 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상이 1.40625도씩 증가하거나 감소하게 될 것이다. 물론, 클록지연코드(CK_DLY_CD)의 비트가 크면 클수록 그에 따른 연산과정이 더 오래 걸릴 수 있기 때문에 클록지연코드(CK_DLY_CD)의 비트를 결정하는 것은 설계자에 의해 선택 가능하도록 설정하는 것이 바람직하다.

연산치환부(146)는, 에지 검출부(120)의 동작이 정상적으로 이루어지게 되어 동작이 완료되는 시점에 대응하는 클록지연코드(CK_DLY_CD)의 값과 샘플링부(100)의 출력신호(SAMPLE_SIG)에 따라 그 값이 미리 결정되는 프리위상코드(PRE_PHCODE)의 값을 연산한 코드 값을 클록지연코드(CK_DLY_CD)의 값으로 치환시킨다.

구체적으로, 연산치환부(146)의 구성요소 중 프리위상코드 저장부(1462)는, 위상조절부(144)에서 동작클록(MDCLK)의 위상을 설정된 다수의 간격으로 각각 조절할 수 있는 다수의 지연량에 대응하는 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값에 대한 정보를 저장하고 있다. 예컨대, 프리위상코드 저장부(1462)에는 위상조절부(144)에서 동작클록(MDCLK)의 위상을 45도, 90도, 135도, 180도, 225도, 270도, 315도씩 각각 변동시킬 수 있는 클록지연코드(CK_DLY_CD)의 값을 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값으로 각각 미리 저장되어 있다. 즉, 위상조절부(144)에서 동작클록(MDCLK)의 위상을 45도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '0 0 1 0'이고, 90도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '0 1 0 0'이며, 135도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '0 1 1 0'이고, 180도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 0 0 0'이며, 225도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 0 1 0'이고, 270도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 1 0 0'이며, 315도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 1 1 0'이라고 가정하면, 프리위상코드 저장부(1462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)에는 '0 0 1 0', '0 1 0 0', '0 1 1 0', '1 0 0 0', '1 0 1 0', '1 1 0 0', '1 1 1 0'가 모두 포함되는 상태가 될 것이다. 물론, 설계자의 선택에 따라 동작클록(MDCLK)의 위상을 조절할 수 있는 설정된 다수의 간격은 상기 예시보다 더 빈번하게 설정될 수 있다.

프리위상코드 선택부(1466)는, 에지 검출부(120)에 의해 설정된 신호(INSIG)의 에지가 검출되는 시점에서의 샘플링부(100)의 출력신호(SAMPLE_SIG)의 값에 응답하여 프리위상코드 저장부(1462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값 중 어느 하나의 값을 선택(PRE_PHCODE<S>)한다.

코드 연산부(1468)는, 에지 검출부(120)에 의해 설정된 신호(INSIG)의 에지가 검출되는 시점에서의 클록지연코드(CK_DLY_CD)의 값(CK_DLY_CD(S))과 프리위상코드 선택부(1466)에서 선택된 프리위상코드(PRE_PHCODE)의 값(PRE_PHCODE(S))을 더한 코드 값을 클록지연코드(CK_DLY_CD)의 값(CK_DLY_CD(F))으로 치환시킨다.

정리하면, 프리위상코드 선택부(1466)에서 선택된 프리위상코드(PRE_PHCODE)의 값(PRE_PHCODE<S>)과, 에지 검출부(120)에 의해 설정된 신호(INSIG)의 에지가 검출되는 시점에서의 클록지연코드(CK_DLY_CD)의 값(CK_DLY_CD(S))은 코드 연산부(1468)로 인가되어 서로간에 설정된 연산을 통해 최종 클록지연코드(CK_DLY_CD(F))로서 출력된다. 이때, 최종 클록지연코드(CK_DLY_CD(F))는, 동작클록(MDCLK)에 응답하여 동작하는 샘플링부(100)의 출력신호(SAMPLE_SIG)의 값이 설정된 신호(INSIG)의 값과 그 패턴 형태까지 일치하도록 하기 위해 입력클록(INCLK)을 기준으로 동작클록(MDCLK)이 지연되어야 하는 최종 지연량을 선택할 수 있는 클록지연코드(CK_DLY_CD)의 값을 의미한다.

예를 들어 도 2 및 도 3을 참조하면, 입력클록(INCLK)을 기준으로 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상을 33.75도에서 45도 사이만큼 지연시킬 때 샘플링부(100)의 출력신호(SAMPLE_SIG<1:4>)가 '1 0 0 0'에서 '0 1 0 0'으로 변동하면서 에지 검출부(120)에 의해 설정된 신호(INSIG)의 에지가 검출된다. 이와 같이 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 응답하여'1 0 0 0'에서 '0 1 0 0'으로 변동하는 샘플링부(100)의 출력신호(SAMPLE_SIG<1:4>)를 통해 입력신호(IN_SIG)의 패턴 형태인 '1 0 0 0'을 만들기 위해서는 입력클록(INCLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 다시 45도만큼 덜 지연시키는 방식을 사용할 수도 있고, 입력클록(INCLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 추가로 315도만큼 더 지연시키는 방식을 사용할 수도 있다. 따라서, 프리위상코드 저장부(1462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값 중 동작클록(MDCLK)을 -45도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)하거나 동작클록(MDCLK)을 +315도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)할 수 있으며, 이는, 입력클록(INCLK)을 기준으로 이미 그 위상이 +45도 지연된 동작클록(MDCLK)을 동작시키기 위해 사용된 클록지연코드(CK_DLY_CD(S))와 함께 코드 연산부(1468)에 인가되어 동작클록(MDCLK)을 아예 지연시키지 않거나 +360도만큼 지연시키기 위한 최종 클록지연코드(CK_DLY_CD(F))가 된다. 이를 통해, 동작클록(MDCLK)에 응답하여 동작하는 샘플링부(100)의 출력신호(SAMPLE_SIG)의 값이 설정된 신호(INSIG)의 값과 그 패턴 형태까지 일치할 수 있게 된다. 즉, 라이트 트레이닝 동작이 종료될 수 있는 상태가 된다.

유사한 다른 예를 들어보면, 입력클록(INCLK)을 기준으로 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상을 33.75도에서 45도 사이만큼 지연시킬 때 샘플링부(100)의 출력신호(SAMPLE_SIG<1:4>)가 '0 1 0 0'에서 '0 0 1 0'으로 변동하면서 에지 검출부(120)에 의해 설정된 신호(INSIG)의 에지가 검출된다고 가정할 수 있다. 이와 같이 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 응답하여'0 1 0 0'에서 '0 0 1 0'으로 변동하는 샘플링부(100)의 출력신호(SAMPLE_SIG<1:4>)를 통해 입력신호(IN_SIG)의 패턴 형태인 '1 0 0 0'을 만들기 위해서는 입력클록(INCLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 다시 135도만큼 덜 지연시키는 방식을 사용할 수도 있고, 입력클록(INCLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 추가로 225도만큼 더 지연시키는 방식을 사용할 수도 있다. 따라서, 프리위상코드 저장부(1462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값 중 동작클록(MDCLK)을 -135도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)하거나 동작클록(MDCLK)을 +225도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)할 수 있으며, 이는, 입력클록(INCLK)을 기준으로 이미 그 위상이 +45도 지연된 동작클록(MDCLK)을 동작시키기 위해 사용된 클록지연코드(CK_DLY_CD(S))와 함께 코드 연산부(1468)에 인가되어 동작클록(MDCLK)을 -135도만큼 지연시키거나 +225도만큼 지연시키기 위한 최종 클록지연코드(CK_DLY_CD(F))가 된다. 이를 통해, 동작클록(MDCLK)에 응답하여 동작하는 샘플링부(100)의 출력신호(SAMPLE_SIG)의 값이 설정된 신호(INSIG)의 값과 그 패턴 형태까지 일치할 수 있게 된다. 즉, 라이트 트레이닝 동작이 종료될 수 있는 상태가 된다.

도 6은 본 발명의 제2 실시예에 따른 반도체 시스템을 도시한 블록 다이어그램이다.

도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 시스템은, 제1 반도체 장치(620), 및 제2 반도체 장치(600)를 포함한다. 여기서, 제1 반도체 장치(620)는, 클록 생성부(624)와, 신호 생성부(626), 및 위상 조절부(622)를 구비한다. 또한, 제2 반도체 장치(600)는, 샘플링부(601)와, 에지 검출부(602), 및 위상 제어부(604)를 구비한다.

제1 반도체 장치(620)는, 초기동작시 동작클록(MDCLK)의 에지와 설정된 신호(INSIG)의 에지를 동기화시켜 출력하되, 초기동작이후 클록지연코드(CK_DLY_CD)에 따라 동작클록(MDCLK)의 위상은 조절하고 설정된 신호(INSIG)의 위상은 그대로 유지하여 출력한다.

제1 반도체 장치(620)의 구성요소 중 클록 생성부(624)는, 소스 클록(REF_CLK)을 생성한다.

제1 반도체 장치(620)의 구성요소 중 신호 생성부(626)는, 소스 클록(REF_CLK)에 응답하여 설정된 패턴을 갖는 설정된 신호(INSIG)를 생성한다. 이때, 설정된 신호(INSIG)는, 설정된 주기마다 설정된 시간동안 토글링하는 방식을 통해 설정된 패턴을 갖는 형태의 신호가 된다. 즉, 설정된 신호(INSIG)의 값은 임의(ramdom)로 결정되는 것이 아니라 특정한 패턴 예컨대 '1 0 0 0'이나 '1 1 0 0'이 계속적으로 반복되는 형태가 된다.

제1 반도체 장치(620)의 구성요소 중 위상 조절부(622)는, 소스 클록(REF_CLK)의 위상을 클록지연코드(CK_DLY_CD)에 대응하여 가변되는 지연량만큼 지연시켜 동작클록(MDCLK)으로서 출력한다. 즉, 위상 조절부(622)는, 클록지연코드(CK_DLY_CD)의 값에 응답하여 가변되는 지연량을 동작클록(MDCLK)에 적용함으로써, 동작클록(MDCLK)의 위상을 조절한다. 구체적으로, 위상 조절부(622)는 소스 클록(REF_CLK)을 클록지연코드(CK_DLY_CD)의 값에 응답하여 가변되는 지연량만큼 지연시켜 동작클록(MDCLK)으로서 출력하는 동작을 수행한다. 이때, 소스 클록(REF_CLK)은 그 위상이 고정된 상태라고 볼 수 있으므로, 클록지연코드(CK_DLY_CD)의 값에 따라 가변되는 지연량만큼 동작클록(MDCLK)의 위상이 변동하게 된다. 이때, 위상 조절부(622)로 인가되는 소스 클록(REF_CLK)는 신호 생성부(626)로 인가되어 설정된 신호(INSIG)를 생성하는데 사용되고, 동작클록(MDCLK)과 설정된 신호(INSIG)는 초기동작시 그 에지가 서로 동기화되어 있어야 하므로, 초기동작시 위상 조절부(622)의 지연량은 0이 된다. 즉, 초기동작시 위상 조절부(622)는 소스 클록(REF_CLK)을 그대로 바이패스 시켜 동작클록(MDCLK)으로서 출력한다. 따라서, 클록지연코드(CK_DLY_CD)가 제2 반도체 장치(600)로부터 피드백되는 시점부터 소스 클록(REF_CLK)과 동작클록(MDCLK)의 위상이 서로 달라지는 상태가 될 것이다.

전술한 위상 조절부(622)의 상세한 회로는 도 5를 참조할 수 있다. 즉, 소스 클록(REF_CLK)을 클록지연코드(CK_DLY_CD<0:N>)에 따라 가변되는 지연량만큼 지연시켜 동작클록(MDCLK)으로써 출력하는 구성이다. 특히 도 5에 도시된 위상 조절부(622)의 구성에는 다수의 낸드 게이트가 포함되어 디지털 논리 연산에 따라 가변지연량이 결정되는 디지털 회로 방식이며, 도면에 도시된 것과 다르게 클록지연코드(CK_DLY_CD<0:N>)에 따라 아날로그적인 지연량 제어를 통해 입력클록(INCLK)과 동작클록(MDCLK)의 위상차이를 결정하는 아날로그 회로 방식도 얼마든지 사용 가능하다.

제2 반도체 장치(600)의 구성요소 중 샘플링부(601)는, 동작클록(MDCLK)의 에지를 기준으로 설정된 신호(INSIG)의 논리 값을 샘플링한다. 즉, 동작클록(MDCLK)의 특정 에지에서 설정된 신호(INSIG)의 논리레벨 값이 어떠한 상태인지를 판별하여 샘플링신호(SAMPLE_SIG)를 생성한다. 예컨대, 동작클록(MDCLK)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리레벨이 로직'하이'(high)이면 샘플링신호(SAMPLE_SIG)의 값도 로직'하이'(high)이다. 마찬가지로, 동작클록(MDCLK)의 상승에지(rising edge)에서 설정된 신호(INSIG)의 논리베레이 로직'로우'(low)이면 샘플링신호(SAMPLE_SIG)의 값도 로직'로우'(low)이다. 이때, 동작클록(MDCLK)의 상승에지(rising edge) 대신 하강에지(falling edge)를 샘플링 동작의 기준으로 사용할 수 있다. 참고로, 제1 반도체 장치(620)에서 전송되기 시작한 설정된 신호(INSIG)와 동작클록(MDCLK)의 에지가 동기화된 상태라고 하여도 설정된 신호(INSIG)가 전송되는 제1 채널(CHANNEL1)의 전송환경과 동작클록(MDCLK)이 전성되는 제2 채널(CHANNEL2)의 전송환경이 서로 다를 수 있기 때문에 제2 반도체 장치(600)에 도달한 설정된 신호(INSIG)와 동작클록(MDCLK)의 에지는 서로 동기화된 상태가 아닐 것이다. 따라서, 샘플링부(601)에서 샘플링된 설정된 신호(INSIG)의 논리 값은 제1 반도체 장치(620)에서 전송을 시작한 논리 값과는 다른 상태로 인식될 확률이 높다. 참고로, 샘플링부(601)의 상세한 구성은 도 2를 참조할 수 있으며, 도 2에 대한 구성 설명은 전술한 본 발명의 제1 실시예에서 이미 이루어졌으므로 여기에서는 더 자세히 설명하지 않도록 하겠다.

제2 반도체 장치(600)의 구성요소 중 에지 검출부(602)는, 샘플링부(601)의 출력신호(SAMPLE_SIG)에 응답하여 설정된 신호(INSIG)의 에지를 검출한다. 즉, 샘플링부(601)의 출력신호(SAMPLE_SIG)의 값이 변동하는 것에 응답하여 설정된 신호(INSIG)의 에지가 발생하는 시점을 검출해낸다. 이때, 에지 검출부(602)의 동작이 정상적으로 이루어지기 위해서는 두 가지 동작이 함께 이루어져야 한다. 먼저, 샘플링부(601)의 동작이 반복적으로 이루어져야 한다. 또한, 동작클록(MDCLK)의 위상 또는 설정된 신호(INSIG)의 위상 중 어느 하나의 위상은 고정되어 있고 나머지 하나의 위상은 변동하는 상태여야 한다. 이와 같은 에지 검출부(602)의 동작을 정상적으로 수행하기 위한 두 가지 동작은 하기에서 설명될 위상 제어부(604)의 동작을 통해 이루어지게 된다. 따라서, 에지 검출부(602)의 동작만을 살펴보면, 예컨대, 샘플링부(601)의 출력신호(SAMPLE_SIG)가 반복적으로 계속 로직'로우'(low)를 유지하다가 로직'하이'(high)로 바뀌는 시점이 곧 설정된 신호(INSIG)의 상승에지(rising edge)가 될 것이다. 마찬가지로, 샘플링부(601)의 출력신호(SAMPLE_SIG)가 반복적으로 계속 로직'하이'(high)를 유지하다가 로직'로우'(low)로 바뀌는 시점이 곧 설정된 신호(INSIG)의 하강에지(falling edge)가 될 것이다. 참고로, 에지 검출부(602)의 동작에 대한 상세한 설명은 도 3을 참조할 수 있으며, 도 3에 대한 동작 설명은 전술한 본 발명의 제1 실시예에서 이미 이루어졌으므로 여기에서는 더 자세히 설명하지 않도록 하겠다.

제2 반도체 장치(600)의 구성요소 중 위상 제어부(604)는, 에지 검출부(602)의 동작이 정상적으로 이루어지도록 하기 위해 설정된 시점마다 주기적으로 클록지연코드(CK_DLY_CD)의 값을 변동시킨다. 이렇게, 그 값이 변동된 클록지연코드(CK_DLY_CD)는 제1 반도체 장치(620)로 피드백되어 동작클록(MDCLK)의 위상을 조절시키는 동작에 사용된다. 즉, 제1 반도체 장치(620)에서 소스 클록(REF_CLK)의 위상을 기준으로 동작클록(MDCLK)의 위상이 얼마나 차이나는 지를 결정하기 위한 클록지연코드(CK_DLY_CD)의 값을 주기적으로 변동시키는 동작을 통해 소스 클록(REF_CLK)의 위상은 고정된 상태에서 동작클록(MDCLK)의 위상은 조절시킬 수 있게 된다. 또한, 위상 제어부(604)는 에지 검출부(602)의 동작이 정상적으로 이루어지게 되어 동작이 완료되는 시점에 대응하는 클록지연코드(CK_DLY_CD)의 값과 샘플링부(601)의 출력신호에 따라 그 값이 미리 결정되는 프리위상코드(PRE_PHCODE)의 값을 연산하여 클록지연코드(CK_DLY_CD)의 값으로 치환시키는 동작을 수행한다. 즉, 클록지연코드(CK_DLY_CD)의 값이 계속 변동하면서 동작클록(MDCLK)의 위상이 조절되다보면 에지 검출부(602)의 동작이 정상적으로 완료될 수 있는데, 이렇게 에지 검출부(602)의 동작이 완료되는 시점에 대응하는 클록지연코드(CK_DLY_CD)의 값에다가 프리위상코드(PRE_PHCODE)의 값을 연산하여 최종적으로 동작클록(MDCLK)과 설정된 신호(INSIG) 사이의 위상 차이를 정의하기 위한 클록지연코드(CK_DLY_CD)의 값을 결정하게 된다. 이때, 프리위상코드(PRE_PHCODE)의 값은 샘플링부(601)의 출력신호에 따라 미리 그 값이 결정될 수 있다.

도 7은 도 6에 도시된 본 발명의 제2 실시예에 따른 반도체 시스템의 구성요소 중 위상 제어부를 상세히 도시한 블록 다이어그램이다.

도 7을 참조하면, 도 6에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 위상 제어부(604)는, 코드변동 제어부(6042), 및 연산치환부(6046)을 구비하며, 토글링 제어부(6048)을 더 구비한다. 여기서, 연산치환부(6046)는, 프리위상코드 저장부(60462)와, 프리위상코드 선택부(60466), 및 코드 연산부(60468)를 구비한다.

코드변동 제어부(6042)는, 설정된 시점마다 토글링하는 동작제어신호(CD_CONT)에 응답하여 클록지연코드(CK_DLY_CD)의 값을 변동시킨다. 이때, 코드변동 제어부(6042)에서 클록지연코드(CK_DLY_CD)의 값을 변동시킬 때, 샘플링부(601)의 출력신호(SAMPLE_SIG)가 사용될 수도 있고, 사용되지 않을 수도 있다.

구체적으로, 반도체 장치의 초기동작시 코드변동 제어부(6042)는 클록지연코드(CK_DLY_CD)를 초기 값으로 설정한다. 예컨대, 반도체 장치의 초기 동작시 클록지연코드(CK_DLY_CD)는 초기 값인'1 0 0 0'으로 설정될 수 있다.

반도체 장치의 초기동작 이후 샘플링부(601)의 출력신호(SAMPLE_SIG)가 사용되지 않는 경우, 에지 검출부(602)에서 설정된 신호(INSIG)의 에지를 검출하는 시점, 즉, 에지 검출부(602)의 동작완료시점까지 클록지연코드(CK_DLY_CD)의 값을 설정된 시점마다 설정된 순서대로 설정된 변동 값씩 변동시킬 수 있다. 즉, 클록지연코드(CK_DLY_CD)의 값이 변동하는 순서 및 값의 변동 폭은 에지 검출부(602)에 미리 설정되어 있을 수 있다. 예컨대, 설정된 시점마다 클록지연코드(CK_DLY_CD)의 값은 무조건 1씩 증가하거나 감소하는 방식으로 설정되어 있을 수 있다.

반도체 장치의 초기동작 이후 샘플링부(601)의 출력신호(SAMPLE_SIG)가 사용되는 경우, 에지 검출부(602)에서 설정된 신호(INSIG)의 에지를 검출하는 시점, 즉, 에지 검출부(602)의 동작완료시점까지 클록지연코드(CK_DLY_CD)의 값을 설정된 시점마다 샘플링부(601)의 출력신호에 응답하여 그 값을 변동시킬 수 있다. 즉, 설정된 시점마다 클록지연코드(CK_DLY_CD)의 값을 변동시키되, 처음에는 큰 폭으로 클록지연코드(CK_DLY_CD)의 값을 변동시키고, 변동결과에 따른 샘플링부(601)의 출력신호를 확인한 후 그 변동 폭을 그대로 유지하거나 감소시키는 방식으로 클록지연코드(CK_DLY_CD)의 값을 변동시킬 수 있다. 예컨대, 반도체 장치의 초기동작 이후 첫 번째 설정된 시점에서는 클록지연코드(CK_DLY_CD)의 값을 3씩 증가시키거나 감소시키고, 이어서 다음 설정된 시점에서는 샘플링부(601)의 출력신호를 확인한 후 그 결과에 따라 클록지연코드(CK_DLY_CD) 값을 그대로 3씩 감소시키거나 증가시킬 수도 있지만 1씩 감소시키거나 증가시킬 수도 있다.

참고로, 전술한 것처럼 샘플링부(601)의 출력신호(SAMPLE_SIG)가 코드변동 제어부(6042)에서 사용될 수도 있고, 사용되지 않을 수도 있기 때문에 도 7에서 코드변동 제어부(6042)로 인가되는 샘플링부(601)의 출력신호(SAMPLE_SIG)는 점선으로 표시되었다.

토글링 제어부(6048)는, 동작클록(MDCLK)의 주기가 설정된 횟수 반복될 때마다 동작제어신호(CD_CONT)를 토글링시킨다. 즉, 동작클록(MDCLK)의 토글링에 동기화시켜 동작제어신호(CD_CONT)를 토글링시킴으로써 전술한 클록지연코드(CK_DLY_CD)의 변동하는 시점에 동작클록(MDCLK)에 동기화될 수 있도록 한다. 물론, 동작제어신호(CD_CONT)의 토글링 간격은 동작클록(MDCLK)의 토글링 간격보다 더 넓은 단위로 이루어지는 것이 일반적이므로, 즉, 동작제어신호(CD_CONT)의 토글링 간격은 코드변동 제어부(6042)와 위상 조절부(622)의 동작이 완성되기까지 필요한 최소한의 시간을 확보해야 하는 것이 일반적이므로 동작클록(MDCLK)이 설정된 횟수 토글링할 때마다 한 번씩 동작제어신호(CD_CONT)가 토글링하도록 동작하게 된다. 참고로, 토글링 제어부(6048)은 동작클록(MDCLK)을 설정된 횟수만큼 카운팅하고, 카운팅 결과에 따라 동작제어신호(CD_CONT)의 토글링을 제어하는 카운팅 제어방식이 사용될 수도 있고, 동작클록(MDCLK)을 설정된 횟수 클록 쉬프팅 시키면서 클록 쉬프팅 동작이 완료될 때 동작제어신호(CD_CONT)의 토글링을 제어하는 클록 쉬프팅 방식이 사용될 수도 있다. 즉, 토글링 제어부(6048)의 상세한 구성은 설계자의 선택에 의해 얼마든지 다양하게 구현가능하다.

도 3과 도 6 및 도 7을 같이 참조하여 코드변동 제어부(6042) 및 위상 조절부(622)의 동작을 설명하면 다음과 같다.

먼저, 클록지연코드(CK_DLY_CD)는 4비트로 이루어진 코드이며, 때문에 클록지연코드(CK_DLY_CD)의 값이 1증가하거나 1감소하는 것에 대해 위상 조절부(622)에서는 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상을 11.25도씩 증가시키거나 감소시킨다고 가정할 수 있다.

이와 같은 상태에서, 클록지연코드(CK_DLY_CD)의 값이 1씩 증가함에 따라 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상이 공통으로 +11.25도씩 반복적으로 이동하게 되는데, 3번 반복해서 이동하면서 +33.75도를 이동한 시점까지는 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값이 '1 0 0 0'을 유지하다가 4번째 반복해서 이동하면서 +45도를 이동한 시점이 되면서 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 대응하는 설정된 신호(INSIG)의 제1 내지 제4 샘플링 값이 '0 1 0 0'으로 변동한다. 즉, 설정된 신호(INSIG)의 에지는 소스 클록(REF_CLK)의 에지로부터 33.75도에서 45도 사이에 위치하는 것을 알 수 있으며, 이를 기준으로 설정된 신호(INSIG)의 에지를 검출하게 된다.

연산치환부(6046)는, 에지 검출부(602)의 동작이 정상적으로 이루어지게 되어 동작이 완료되는 시점에 대응하는 클록지연코드(CK_DLY_CD)의 값과 샘플링부(601)의 출력신호(SAMPLE_SIG)에 따라 그 값이 미리 결정되는 프리위상코드(PRE_PHCODE)의 값을 연산한 코드 값을 클록지연코드(CK_DLY_CD)의 값으로 치환시킨다.

구체적으로, 연산치환부(6046)의 구성요소 중 프리위상코드 저장부(60462)는, 위상조절부(622)에서 동작클록(MDCLK)의 위상을 설정된 다수의 간격으로 각각 조절할 수 있는 다수의 지연량에 대응하는 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값에 대한 정보를 저장하고 있다. 예컨대, 프리위상코드 저장부(60462)에는 위상조절부(622)에서 동작클록(MDCLK)의 위상을 45도, 90도, 135도, 180도, 225도, 270도, 315도씩 각각 변동시킬 수 있는 클록지연코드(CK_DLY_CD)의 값을 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값으로 각각 미리 저장되어 있다. 즉, 위상조절부(622)에서 동작클록(MDCLK)의 위상을 45도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '0 0 1 0'이고, 90도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '0 1 0 0'이며, 135도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '0 1 1 0'이고, 180도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 0 0 0'이며, 225도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 0 1 0'이고, 270도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 1 0 0'이며, 315도 변동시키기 위한 클록지연코드(CK_DLY_CD)의 값이 '1 1 1 0'이라고 가정하면, 프리위상코드 저장부(60462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)에는 '0 0 1 0', '0 1 0 0', '0 1 1 0', '1 0 0 0', '1 0 1 0', '1 1 0 0', '1 1 1 0'가 모두 포함되는 상태가 될 것이다. 물론, 설계자의 선택에 따라 동작클록(MDCLK)의 위상을 조절할 수 있는 설정된 다수의 간격은 상기 예시보다 더 빈번하게 설정될 수 있다.

프리위상코드 선택부(60466)는, 에지 검출부(602)에 의해 설정된 신호(INSIG)의 에지가 검출되는 시점에서의 샘플링부(601)의 출력신호(SAMPLE_SIG)의 값에 응답하여 프리위상코드 저장부(60462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값 중 어느 하나의 값을 선택(PRE_PHCODE<S>)한다.

코드 연산부(60468)는, 에지 검출부(602)에 의해 설정된 신호(INSIG)의 에지가 검출되는 시점에서의 클록지연코드(CK_DLY_CD)의 값(CK_DLY_CD(S))과 프리위상코드 선택부(60466)에서 선택된 프리위상코드(PRE_PHCODE)의 값(PRE_PHCODE(S))을 더한 코드 값을 클록지연코드(CK_DLY_CD)의 값(CK_DLY_CD(F))으로 치환시킨다.

정리하면, 프리위상코드 선택부(60466)에서 선택된 프리위상코드(PRE_PHCODE)의 값(PRE_PHCODE<S>)과, 에지 검출부(602)에 의해 설정된 신호(INSIG)의 에지가 검출되는 시점에서의 클록지연코드(CK_DLY_CD)의 값(CK_DLY_CD(S))은 코드 연산부(60468)로 인가되어 서로간에 설정된 연산을 통해 최종 클록지연코드(CK_DLY_CD(F))로서 출력된다. 이때, 최종 클록지연코드(CK_DLY_CD(F))는, 동작클록(MDCLK)에 응답하여 동작하는 샘플링부(601)의 출력신호(SAMPLE_SIG)의 값이 설정된 신호(INSIG)의 값과 그 패턴 형태까지 일치하도록 하기 위해 소스 클록(REF_CLK)을 기준으로 동작클록(MDCLK)이 지연되어야 하는 최종 지연량을 선택할 수 있는 클록지연코드(CK_DLY_CD)의 값을 의미한다.

예를 들어 도 2 및 도 3을 참조하면, 소스 클록(REF_CLK)을 기준으로 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상을 33.75도에서 45도 사이만큼 지연시킬 때 샘플링부(601)의 출력신호(SAMPLE_SIG<1:4>)가 '1 0 0 0'에서 '0 1 0 0'으로 변동하면서 에지 검출부(602)에 의해 설정된 신호(INSIG)의 에지가 검출된다. 이와 같이 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 응답하여'1 0 0 0'에서 '0 1 0 0'으로 변동하는 샘플링부(601)의 출력신호(SAMPLE_SIG<1:4>)를 통해 입력신호(IN_SIG)의 패턴 형태인 '1 0 0 0'을 만들기 위해서는 소스 클록(REF_CLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 다시 45도만큼 덜 지연시키는 방식을 사용할 수도 있고, 소스 클록(REF_CLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 추가로 315도만큼 더 지연시키는 방식을 사용할 수도 있다. 따라서, 프리위상코드 저장부(60462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값 중 동작클록(MDCLK)을 -45도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)하거나 동작클록(MDCLK)을 +315도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)할 수 있으며, 이는, 소스 클록(REF_CLK)을 기준으로 이미 그 위상이 +45도 지연된 동작클록(MDCLK)을 동작시키기 위해 사용된 클록지연코드(CK_DLY_CD(S))와 함께 코드 연산부(60468)에 인가되어 동작클록(MDCLK)을 아예 지연시키지 않거나 +360도만큼 지연시키기 위한 최종 클록지연코드(CK_DLY_CD(F))가 된다. 이를 통해, 동작클록(MDCLK)에 응답하여 동작하는 샘플링부(601)의 출력신호(SAMPLE_SIG)의 값이 설정된 신호(INSIG)의 값과 그 패턴 형태까지 일치할 수 있게 된다. 즉, 라이트 트레이닝 동작이 종료될 수 있는 상태가 된다.

유사한 다른 예를 들어보면, 소스 클록(REF_CLK)을 기준으로 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)의 위상을 33.75도에서 45도 사이만큼 지연시킬 때 샘플링부(601)의 출력신호(SAMPLE_SIG<1:4>)가 '0 1 0 0'에서 '0 0 1 0'으로 변동하면서 에지 검출부(602)에 의해 설정된 신호(INSIG)의 에지가 검출된다고 가정할 수 있다. 이와 같이 제1 내지 제4 동작클록(MDCLK1, MDCLK2, MDCLK3, MDCLK4)에 응답하여'0 1 0 0'에서 '0 0 1 0'으로 변동하는 샘플링부(601)의 출력신호(SAMPLE_SIG<1:4>)를 통해 입력신호(IN_SIG)의 패턴 형태인 '1 0 0 0'을 만들기 위해서는 소스 클록(REF_CLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 다시 135도만큼 덜 지연시키는 방식을 사용할 수도 있고, 소스 클록(REF_CLK)을 기준으로 이미 그 위상이 45도 지연된 동작클록(MDCLK)을 추가로 225도만큼 더 지연시키는 방식을 사용할 수도 있다. 따라서, 프리위상코드 저장부(60462)에 저장된 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값 중 동작클록(MDCLK)을 -135도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)하거나 동작클록(MDCLK)을 +225도만큼 지연시키는 프리위상코드 값을 선택(PRE_PHCODE<S>)할 수 있으며, 이는, 소스 클록(REF_CLK)을 기준으로 이미 그 위상이 +45도 지연된 동작클록(MDCLK)을 동작시키기 위해 사용된 클록지연코드(CK_DLY_CD(S))와 함께 코드 연산부(60468)에 인가되어 동작클록(MDCLK)을 -135도만큼 지연시키거나 +225도만큼 지연시키기 위한 최종 클록지연코드(CK_DLY_CD(F))가 된다. 이를 통해, 동작클록(MDCLK)에 응답하여 동작하는 샘플링부(601)의 출력신호(SAMPLE_SIG)의 값이 설정된 신호(INSIG)의 값과 그 패턴 형태까지 일치할 수 있게 된다. 즉, 라이트 트레이닝 동작이 종료될 수 있는 상태가 된다.

전술한 제2 실시예에 따른 반도체 시스템은, 제1 반도체 장치(620)에서 소스 클록(REF_CLK)과 동작클록(MDCLK) 사이의 위상 차이를 조절하는 구성이다. 즉, 제2 반도체 장치(600)에서는 클록지연코드(CK_DLY_CD)의 값을 제1 반도체 장치(620)로 전송하는 동작을 통해서 동작클록(MDCLK)의 위상을 조절할 수 있을 뿐이다.

한편, 전술한 제1 실시예에 따른 반도체 장치는, 내부에서 입력클록(INCLK)과 동작클록(MDCLK) 사이의 위상 차이를 직접 조절하는 구성이다. 즉, 전술한 제1 실시예에 따른 반도체 장치가 전술한 제2 실시예에 따른 반도체 시스템에 다이렉트로 적용되는 경우 동작클록(MDCLK)의 위상을 조절하는 구성이 중복된다. 따라서, 전술한 제1 실시예에 따른 반도체 장치를 전술한 제2 실시예에 따른 반도체 시스템에 적용할 때에는 동작클록(MDCLK)의 위상을 조절하는 구성이 중복되지 않게 적절히 배치해줄 필요가 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 라이트 트레이닝 동작과정에서 동작클록(MDCLK)을 기준으로 샘플링된 설정된 신호(INSIG)의 논리 값을 사용하는 것과 함께 라이트 트레이닝 동작 이전에 동작클록(MDCLK)의 위상을 조절하는데 필요한 정보인 다수의 프리위상코드(PRE_PHCODE<1:K>)의 값을 설정하고, 라이트 트레이닝 동작과정에서 다수의 프리위상코드(PRE_PHCODE<1:K>) 중 어느 하나의 값을 선택하여 사용함으로써, 동작클록(MDCLK)과 설정된 신호(INSIG)간의 전송상태가 서로 다른 것과 상관없이 비교적 균일한 시간 동안에 효과적으로 라이트 트레이닝 동작이 완료될 수 있도록 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

100 : 샘플링부 120 : 에지 검출부
140 : 위상 제어부 102 : 멀티위상 클록 생성부
104<1:4> : 멀티위상 샘플링부<1:4>
142 : 코드변동 제어부 144 : 위상 조절부
148 : 토글링 제어부 146 : 연산치환부
1462 : 프리위상코드 저장부 1466 : 프리위상코드 선택부
1468 : 코드 연산부 620 : 제1 반도체 장치
600 : 제2 반도체 장치 622 : 위상 조절부
624 : 클록 생성부 626 : 신호 생성부
601 : 샘플링부 602 : 에지 검출부
604 : 위상 제어부 6042 : 코드변동 제어부
6048 : 토글링 제어부 6046 : 연산치환부
60462 : 프리위상코드 저장부 60466 : 프리위상코드 선택부
60468 : 코드 연산부

Claims

동작클록의 에지를 기준으로 설정된 신호의 논리 값을 샘플링하기 위한 샘플링부;
상기 샘플링부의 출력신호에 응답하여 상기 설정된 신호의 에지를 검출하기 위한 에지 검출부; 및
설정된 시점마다 주기적으로 클록지연코드의 값을 변동시키면서 상기 동작클록의 위상을 조절하되, 상기 에지 검출부의 동작완료시점에 대응하는 상기 클록지연코드의 값과 상기 샘플링부의 출력신호에 따라 그 값이 미리 결정되는 프리위상코드 값을 연산한 코드 값을 상기 클록지연코드의 값으로 치환시키는 위상 제어부
를 구비하는 반도체 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 샘플링부는,
상기 동작클록의 위상을 0도 쉬프트 시킨 제1 동작클록과, 상기 동작클록의 위상을 90도 쉬프트 시킨 제2 동작클록과, 상기 동작클록의 위상을 180도 쉬프트 시킨 제3 동작클록, 및 상기 동작클록의 위상을 270도 쉬프트 시킨 제4 동작클록을 생성하기 위한 멀티위상 클록 생성부; 및
상기 제1 내지 제4 동작클록 각각의 설정된 에지에서 상기 설정된 신호의 논리 값을 각각 샘플링하여 제1 내지 제4 샘플링 값을 생성하기 위한 다수의 멀티위상 샘플링부를 구비하는 반도체 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 에지 검출부는,
상기 제1 내지 제4 샘플링 값 중 적어도 두 개의 값이 동시에 천이하는 시점을 기준으로 상기 설정된 신호의 에지를 검출하는 것을 특징으로 하는 반도체 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 위상 제어부는,
상기 설정된 시점마다 토글링하는 동작제어신호에 응답하여 상기 클록지연코드의 값을 변동시키기 위한 코드변동 제어부;
상기 클록지연코드의 값에 응답하여 가변되는 지연량을 상기 동작클록에 적용함으로써, 상기 동작클록의 위상을 조절하는 위상 조절부; 및
상기 에지 검출부의 동작완료시점 대응하는 상기 클록지연코드의 값과 상기 프리위상코드 값을 연산한 코드 값을 상기 클록지연코드의 값으로 치환시키는 연산치환부를 구비하는 반도체 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 연산치환부는,
상기 위상 조절부에서 상기 동작클록의 위상을 설정된 다수의 간격으로 각각 조절할 수 있는 다수의 지연량에 대응하는 다수의 상기 프리위상코드의 값에 대한 정보를 저장하고 있는 프리위상코드 저장부;
상기 에지 검출부에 의해 상기 설정된 신호의 에지가 검출되는 시점에서의 상기 샘플링부의 출력신호의 값에 응답하여 상기 프리위상코드 저장부에 저장된 다수의 상기 프리위상코드의 값 중 어느 하나의 값을 선택하기 위한 프리위상코드 선택부; 및
상기 에지 검출부의 동작완료시점 대응하는 상기 클록지연코드의 값과 상기 프리위상코드 선택부에서 선택된 상기 프리위상코드의 값을 더한 코드 값을 상기 클록지연코드의 값으로 치환시키는 코드 연산부를 구비하는 반도체 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 위상 제어부는,
상기 동작클록의 주기가 설정된 횟수 반복될 때마다 상기 동작제어신호를 토글링시키기 위한 토글링 제어부를 더 구비하는 것을 특징으로 하는 반도체 장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 코드변동제어부는,
초기동작시 상기 클록지연코드를 초기 값으로 설정시키고,
상기 초기동작 이후부터 상기 에지 검출부의 동작완료시점까지 상기 설정된 시점마다 설정된 순서대로 설정된 변동 값씩 변동시키는 것을 특징으로 하는 반도체 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 코드변동제어부는,
초기동작시 상기 클록지연코드를 초기 값으로 설정시키고,
상기 초기동작 이후부터 상기 에지 검출부의 동작완료시점까지 상기 설정된 시점마다 상기 샘플링부의 출력신호에 응답하여 그 값을 변동시키는 것을 특징으로 하는 반도체 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 에지 검출부는,
상기 샘플링부의 출력신호에 응답하여 상기 설정된 신호의 상승에지와 하강에지 중 어느 하나의 에지가 검출될 때 에지검출동작이 완료되는 것을 특징으로 하는 반도체 장치.
초기동작시 동작클록의 에지와 설정된 신호의 에지를 동기화시켜 출력하되, 상기 초기동작이후 클록지연코드에 따라 상기 동작클록의 위상은 조절하고 상기 설정된 신호의 위상은 그대로 유지하여 출력하는 제1 반도체 장치; 및
설정된 시점마다 주기적으로 상기 클록지연코드의 값을 변동시키면서 상기 동작클록의 에지를 기준으로 상기 설정된 신호의 논리 값을 샘플링하고, 샘플링 결과에 따라 상기 설정된 신호의 에지를 검출한 뒤, 에지검출시점 대응하는 상기 클록지연코드의 값과 샘플링 결과에 따라 그 값이 미리 결정되는 프리위상코드 값을 연산한 코드 값을 상기 클록지연코드의 값으로 치환시키는 제2 반도체 장치
를 구비하는 반도체 시스템.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 제2 반도체 장치는,
상기 동작클록의 에지를 기준으로 상기 설정된 신호의 논리 값을 샘플링하기 위한 샘플링부;
상기 샘플링부의 출력신호에 응답하여 상기 설정된 신호의 에지를 검출하기 위한 에지 검출부; 및
설정된 시점마다 주기적으로 클록지연코드의 값을 변동시키되, 상기 에지 검출부의 동작완료시점에 대응하는 상기 클록지연코드의 값과 상기 샘플링부의 출력신호에 따라 그 값이 미리 결정되는 프리위상코드 값을 연산한 코드 값을 상기 클록지연코드의 값으로 치환시키는 위상 제어부를 구비하는 반도체 시스템.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 샘플링부는,
상기 동작클록의 위상을 0도 쉬프트 시킨 제1 동작클록과, 상기 동작클록의 위상을 90도 쉬프트 시킨 제2 동작클록과, 상기 동작클록의 위상을 180도 쉬프트 시킨 제3 동작클록, 및 상기 동작클록의 위상을 270도 쉬프트 시킨 제4 동작클록을 생성하기 위한 멀티위상 클록 생성부; 및
상기 제1 내지 제4 동작클록 각각의 설정된 에지에서 상기 설정된 신호의 논리 값을 각각 샘플링하여 제1 내지 제4 샘플링 값을 생성하기 위한 다수의 멀티위상 샘플링부를 구비하는 반도체 시스템.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 에지 검출부는,
상기 제1 내지 제4 샘플링 값 중 적어도 두 개의 값이 동시에 천이하는 시점을 기준으로 상기 설정된 신호의 에지를 검출하는 것을 특징으로 하는 반도체 시스템.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 위상 제어부는,
상기 설정된 시점마다 토글링하는 동작제어신호에 응답하여 상기 클록지연코드의 값을 변동시키기 위한 코드변동 제어부; 및
상기 에지 검출부의 동작완료시점 대응하는 상기 클록지연코드의 값과 상기 프리위상코드 값을 연산한 코드 값을 상기 클록지연코드의 값으로 치환시키는 연산치환부를 구비하는 반도체 시스템.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 연산치환부는,
상기 제1 반도체 장치에 포함된 위상 조절부에서 상기 동작클록의 위상을 설정된 다수의 간격으로 각각 조절할 수 있는 다수의 지연량에 대응하는 다수의 상기 프리위상코드의 값에 대한 정보를 저장하고 있는 프리위상코드 저장부;
상기 에지 검출부에 의해 상기 설정된 신호의 에지가 검출되는 시점에서의 상기 샘플링부의 출력신호의 값에 응답하여 상기 프리위상코드 저장부에 저장된 다수의 상기 프리위상코드의 값 중 어느 하나의 값을 선택하기 위한 프리위상코드 선택부; 및
상기 에지 검출부의 동작완료시점 대응하는 상기 클록지연코드의 값과 상기 프리위상코드 선택부에서 선택된 상기 프리위상코드의 값을 더한 코드 값을 상기 클록지연코드의 값으로 치환시키는 코드 연산부를 구비하는 반도체 시스템.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 위상 제어부는,
상기 동작클록의 주기가 설정된 횟수 반복될 때마다 상기 동작제어신호를 토글링시키기 위한 토글링 제어부를 더 구비하는 것을 특징으로 하는 반도체 시스템.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 코드변동제어부는,
초기동작시 상기 클록지연코드를 초기 값으로 설정시키고,
상기 초기동작 이후부터 상기 에지 검출부의 동작완료시점까지 상기 설정된 시점마다 설정된 순서대로 설정된 변동 값씩 변동시키는 것을 특징으로 하는 반도체 시스템.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 코드변동제어부는,
초기동작시 상기 클록지연코드를 초기 값으로 설정시키고,
상기 초기동작 이후부터 상기 에지 검출부의 동작완료시점까지 상기 설정된 시점마다 상기 샘플링부의 출력신호에 응답하여 그 값을 변동시키는 것을 특징으로 하는 반도체 시스템.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 에지 검출부는,
상기 샘플링부의 출력신호에 응답하여 상기 설정된 신호의 상승에지와 하강에지 중 어느 하나의 에지가 검출될 때 에지검출동작이 완료되는 것을 특징으로 하는 반도체 시스템.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 제1 반도체 장치는,
소스 클록을 생성하기 위한 클록 생성부;
소스 클록에 응답하여 설정된 패턴을 갖는 상기 설정된 신호를 생성하는 신호 생성부; 및
상기 소스 클록의 위상을 상기 클록지연코드에 대응하여 가변되는 지연량만큼 지연시켜 상기 동작클록으로서 출력하는 위상 조절부를 구비하는 반도체 시스템.