KR102569429B1 - 동기 회로 - Google Patents

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Abstract

본 기술은 지연 제어신호들에 따라 가변된 지연시간만큼 제 1 클럭 신호를 지연시켜 제 2 클럭 신호로서 출력하도록 구성된 가변 지연회로; 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상차를 검출하여 위상 검출신호를 생성하도록 구성된 위상 검출기; 및 상기 위상 검출신호에 따라 위상 불안정 구간 검출 동작을 수행하고, 검출된 위상 불안정 구간이 지연시간 튜닝 동작에서 스킵(Skip)되도록 상기 지연 제어신호들을 조정하는 지연 스킵 동작을 수행하도록 구성된 지연 제어회로를 포함할 수 있다.

Description

동기 회로{SYNCRONIZATION CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 동기 회로에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 또는 반도체 메모리를 제어하기 위한 컨트롤러는 자신이 출력한 데이터 및 데이터와 동기된 클럭 신호 예를 들어, 데이터 스트로브 신호(DQS)를 함께 전송한다.
반도체 장치는 클럭 신호의 위상을 원하는 값으로 조정하고 데이터를 클럭 신호에 동기시켜 출력한다.
예를 들어, 지연 고정 루프는 지연시간 튜닝(Tuning) 동작을 통해 원하는 위상을 갖는 클럭 신호를 출력하고, 클럭 신호에 동기되어 데이터가 출력된다.
클럭 신호의 주파수가 높아짐에 따라 지연시간 튜닝 동작의 정확도 및 속도가 동기 회로가 적용된 반도체 장치의 성능을 좌우하는 중요한 요소로 작용할 수 있다.
본 발명의 실시 예는 동기 회로의 정확도 및 속도를 높일 수 있는 동기 회로를 제공한다.
본 발명의 실시 예는 지연 제어신호들에 따라 가변된 지연시간만큼 제 1 클럭 신호를 지연시켜 제 2 클럭 신호로서 출력하도록 구성된 가변 지연회로; 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상차를 검출하여 위상 검출신호를 생성하도록 구성된 위상 검출기; 및 상기 위상 검출신호에 따라 위상 불안정 구간 검출 동작을 수행하고, 검출된 위상 불안정 구간이 지연시간 튜닝 동작에서 스킵(Skip)되도록 상기 지연 제어신호들을 조정하는 지연 스킵 동작을 수행하도록 구성된 지연 제어회로를 포함할 수 있다.
본 발명의 실시 예는 제 1 지연 제어신호에 따라 가변된 지연시간만큼 제 1 클럭 신호를 지연시켜 출력하도록 구성된 제 1 지연회로; 상기 제 1 지연회로의 출력 신호를 제 2 지연 제어신호에 따라 가변된 지연시간만큼 지연시켜 제 2 클럭 신호를 출력하도록 구성된 제 2 지연회로; 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상차를 검출하여 위상 검출신호를 생성하도록 구성된 위상 검출기; 상기 위상 검출신호에 따라 위상 불안정 구간 검출 동작을 수행하여 스킵 구간정보를 생성하도록 구성된 스킵 구간정보 생성회로; 및 검출된 위상 불안정 구간이 지연시간 튜닝 동작에서 스킵(Skip)되도록 상기 스킵 구간정보에 따라 상기 제 2 지연 제어신호를 조정하도록 구성된 지연 제어신호 생성회로를 포함할 수 있다.
본 기술은 동기 회로의 위상 고정 동작의 정확도 및 속도를 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 동기 회로의 구성을 나타낸 도면,
도 2는 도 1의 커스 딜레이 라인의 구성을 나타낸 도면,
도 3은 도 1의 파인 딜레이 라인의 구성을 나타낸 도면,
도 4는 도 1의 위상 검출기의 구성을 나타낸 도면,
도 5는 도 4의 위상 검출기의 동작 예를 나타낸 파형도,
도 6은 도 1의 지연 제어회로의 구성을 나타낸 도면,
도 7은 본 발명의 실시 예에 따른 동기 회로의 동작을 나타낸 플로우챠트이고,
도 8은 도 7의 위상 불안정 구간 검출 방법을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시 예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 동기 회로의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 동기 회로(100)는 가변 지연회로(200), 위상 검출기(300), 지연 제어회로(400) 및 버퍼(500)를 포함할 수 있다.
가변 지연회로(200)는 지연 제어신호들 즉, 제 1 지연 제어신호(CDC) 및 제 2 지연 제어신호(FDC)에 따라 가변된 지연시간만큼 제 1 클럭 신호(ICLK)를 지연시켜 제 2 클럭 신호(FBCLK)로서 출력할 수 있다.
가변 지연회로(200)는 지연 회로들 즉, 제 1 지연회로 및 제 2 지연회로를 포함할 수 있다.
제 1 지연회로는 커스 딜레이 라인(Coarse Delay Line: CDL)(210)으로 구성될 수 있고, 제 2 지연회로는 파인 딜레이 라인(Fine Delay Line: FDL)(220)으로 구성될 수 있다.
커스 딜레이 라인(210)은 지연시간 튜닝 동작 중 제 1 튜닝 즉, 커스 튜닝(Coarse Tuning) 동작에서 사용될 수 있다.
파인 딜레이 라인(220)은 지연시간 튜닝 동작 중, 커스 튜닝 동작에 비해 적은 단위 지연시간 조정이 이루어지는, 제 2 튜닝 즉, 파인 튜닝(Fine Tuning) 동작에서 사용될 수 있다.
위상 검출기(300)는 제 1 클럭 신호(ICLK)와 제 2 클럭 신호(FBCLK)의 위상차를 검출하여 위상 검출신호(PD)를 생성할 수 있다.
지연 제어회로(400)는 파워 업 신호(PWRUP), 제 1 클럭 신호(ICLK), 위상 검출신호(PD) 및 인에이블 신호(DLLEN)를 입력 받아 지연 제어신호들 즉, 제 1 지연 제어신호(CDC) 및 제 2 지연 제어신호(FDC)를 생성할 수 있다.
인에이블 신호(DLLEN)는 동기 회로(100)가 포함된 시스템에서 정해진 시간 간격마다 생성할 수 있다.
인에이블 신호(DLLEN)는 동기 회로(100)가 포함된 시스템에서 파워 업 시퀀스 및 노멀 동작 구간에서 정해진 시간 간격마다 생성할 수 있다
지연 제어회로(400)는 인에이블 신호(DLLEN)의 활성화 구간 동안 지연시간 튜닝 동작을 수행할 수 있다.
지연 제어회로(400)는 위상 검출신호(PD)에 따라 제 1 지연 제어신호(CDC) 및 제 2 지연 제어신호(FDC)를 생성하여 가변 지연회로(200)의 지연시간을 조정함으로써 지연시간 튜닝 즉, 커스 튜닝 및 파인 튜닝을 수행할 수 있다.
지연 제어회로(400)는 커스 튜닝을 수행하여 커스 락(Coarse lock)이 검출되면 커스 튜닝이 완료된 것으로 판단하고, 파인 튜닝을 수행하며 파인 락이 검출되면 파인 튜닝이 완료된 것으로 판단할 수 있다.
커스 락 및 파인 락은 위상 검출신호(PD) 값의 천이를 판단하여 검출할 수 있다.
예를 들어, 커스 튜닝 과정에서 위상 검출신호(PD) 값이 '0'에서 '1'로 천이하면 커스 락으로 판단할 수 있으며, 파인 락의 경우에도 동일한 방식으로 판단될 수 있다.
지연 제어회로(400)는 커스 딜레이 라인(210)의 유닛 딜레이를 하나씩 증가시키며 커스 튜닝을 수행하고, 커스 락이 검출되면 커스 딜레이 라인(210)의 유닛 딜레이를 하나 감소시킨 후 파인 딜레이 라인(220)의 유닛 딜레이를 이용하여 파인 튜닝을 진행할 수 있다.
지연 제어회로(400)는 위상 검출신호(PD)에 따라 지연시간 튜닝을 수행하면서 위상 불안정 구간 검출 동작을 수행할 수 있다.
지연 제어회로(400)는 검출된 위상 불안정 구간이 지연시간 튜닝 동작에서 스킵(Skip)되도록 지연 제어신호를 조정하는 동작(이하, 지연 스킵 동작이라 칭함)을 수행할 수 있다.
이때 지연 스킵 동작은 실질적으로 검출된 위상 불안정 구간에 해당하는 유닛 딜레이(커스 딜레이 라인 210의 유닛 딜레이들 또는/및 파인 딜레이 라인 220의 유닛 딜레이들)이 지연시간 튜닝 동작에서 스킵되도록 지연 제어신호(CDC 또는/및 FDC)를 조정하는 동작을 포함할 수 있다.
지연 제어회로(400)는 파워 업 신호(PWRUP)에 따라 동기 회로(100) 즉, 동기 회로(100)를 포함하는 시스템의 파워 업 시퀀스를 판단할 수 있다.
지연 제어회로(400)는 파워 업 신호(PWRUP)의 엣지 정보(라이징 엣지 또는 폴링 엣지)에 따라 파워 업 시퀀스 구간을 판단할 수 있다.
지연 제어회로(400)는 현재 파워 업 시퀀스인 경우 위상 검출신호(PD)에 따라 지연시간 튜닝을 수행하면서 위상 불안정 구간 검출 동작을 수행할 수 있다.
지연 제어회로(400)는 현재 파워 업 시퀀스가 아닌 경우, 위상 불안정 구간 검출 동작을 수행하지 않고, 이전의 위상 불안정 구간 검출 동작의 결과를 이용하여 지연 스킵 동작을 수행할 수 있다.
위상 불안정 구간 검출 동작은 복수 회의 위상 검출 동작 세트를 수행하여 이루어질 수 있다.
복수 회의 위상 검출 동작 세트는 가변 지연회로(200)의 지연시간을 서로 다르게 설정하여 즉, 세트 순서에 따라 가변 지연회로(200)의 지연시간을 증가시켜 가며 수행될 수 있다.
복수 회의 위상 검출 동작 세트에서 각 위상 검출 동작 세트는, 복수 회의 위상 검출을 포함하며, 가변 지연회로(200)의 지연시간을 고정시킨 상태에서 수행될 수 있다.
버퍼(500)는 제 2 클럭 신호(FBCLK)를 입력 받아 지연 고정 클럭신호(DLLCLK)로서 출력할 수 있다.
도 2는 도 1의 커스 딜레이 라인의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 커스 딜레이 라인(210)은 제 1 유닛 딜레이들(UD)(211) 및 다중화기(213)를 포함할 수 있다.
제 1 유닛 딜레이들(211)은 제 1 클럭 신호(ICLK)를 순차적으로 지연시켜 출력할 수 있다.
제 1 유닛 딜레이들(211)은 서로 동일한 지연시간을 가지도록 설계될 수 있다.
다중화기(213)는 제 1 지연 제어신호(CDC)에 따라 제 1 유닛 딜레이들(211)의 출력 신호들 중에서 어느 하나를 선택함으로써 제 1 클럭 신호(ICLK)를 가변된 시간만큼 지연시켜 출력신호(ICLKD)를 생성할 수 있다.
도 3은 도 1의 파인 딜레이 라인의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 파인 딜레이 라인(220)은 제 2 유닛 딜레이들(UD)(221) 및 다중화기(223)를 포함할 수 있다.
제 2 유닛 딜레이들(221)은 커스 딜레이 라인(210)의 출력신호(ICLKD)를 순차적으로 지연시켜 출력할 수 있다.
제 1 유닛 딜레이들(211)은 서로 동일한 지연시간을 가지도록 설계될 수 있다.
다중화기(223)는 제 2 지연 제어신호(FDC)에 따라 제 2 유닛 딜레이들(221)의 출력 신호들 중에서 어느 하나를 선택함으로써 커스 딜레이 라인(210)의 출력신호(ICLKD)를 가변된 시간만큼 지연시켜 제 2 클럭 신호(FBCLK)를 생성할 수 있다.
파인 딜레이 라인(220)의 제 2 유닛 딜레이(221)는 커스 딜레이 라인(210)의 제 1 유닛 딜레이(211)에 비해 적은 지연시간을 갖도록 설계될 수 있다.
도 4는 도 1의 위상 검출기의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 위상 검출기(300)는 D 플립플롭으로 구성될 수 있다.
D 플립플롭은 입력단에 제 2 클럭 신호(FBCLK)를 입력받고, 클럭단에 제 1 클럭 신호(ICLK)를 입력 받을 수 있다.
D 플립플롭은 제 1 클럭 신호(ICLK)에 따라 제 2 클럭 신호(FBCLK)를 래치한 값을 위상 검출신호(PD)로서 출력할 수 있다.
도 5는 도 4의 위상 검출기의 동작 예를 나타낸 파형도이다.
도 5에 도시된 바와 같이, 도면 상측의 제 1 클럭 신호(ICLK) 및 제 2 클럭 신호(FBCLK)는 이상적인 파형을 도시한 것으로, 실제 제 1 클럭 신호(ICLK) 및 제 2 클럭 신호(FBCLK)의 라이징 엣지(Edge) 구간의 파형은 도면 하측과 같을 수 있다.
도면 하측에 도시된 제 1 클럭 신호(ICLK) 및 제 2 클럭 신호(FBCLK)의 라이징 엣지(Edge) 구간의 파형에 따른 위상 검출신호(PD) 값은 '0' 또는 '1' 중에서 어느 하나로 고정되지 못하고, 둘 중에서 어느 하나의 값을 가질 수 있으므로 이를 위상 불안정(unstable) 구간이라 칭하기로 한다.
가변 지연회로(200)의 지연시간을 고정시킨 상태에서 위상 검출을 복수 회 수행하고 그에 따른 위상 검출신호(PD) 값들의 일치 여부에 따라 위상 불안정 구간의 검출이 가능할 수 있다.
파인 딜레이 라인(220)의 제 2 유닛 딜레이(221)는 커스 딜레이 라인(210)의 제 1 유닛 딜레이(211)에 비해 상대적으로 적은 지연시간을 가지므로 위상 불안정 구간에 따른 파인 튜닝의 정확도 및 속도가 저하될 수 있다.
따라서 본 발명의 실시 예는 위상 불안정 구간을 검출하고 검출된 위상 불안정 구간을 지연시간 튜닝 과정(예를 들어, 파인 튜닝 과정)에서 스킵하는 지연 스킵 동작을 수행함으로써 동기 회로(100)의 동작 정확도 및 속도를 높일 수 있도록 한 것이다.
도 6은 도 1의 지연 제어회로의 구성을 나타낸 도면이다.
도 6에 도시된 바와 같이, 지연 제어회로(400)는 제 1 클럭 신호(ICLK) 및 위상 검출신호(PD)에 따라 위상 불안정 구간 검출 동작을 수행하여 지연 스킵 동작을 위한 스킵 구간정보(SPI)를 생성할 수 있다.
지연 제어회로(400)는 스킵 구간정보 생성회로(410) 및 지연 제어신호 생성회로(430)를 포함할 수 있다.
스킵 구간정보 생성회로(410)는 제 1 클럭 신호(ICLK) 및 위상 검출신호(PD)에 따라 위상 불안정 구간 검출 동작을 수행하여 스킵 구간정보(SPI)를 생성할 수 있다.
스킵 구간정보 생성회로(410)는 파워 업 신호(PWRUP)에 따라 스킵 구간정보(SPI)의 값을 초기화시킬 수 있다.
스킵 구간정보 생성회로(410)는 쉬프트 레지스터(411), 로직 게이트(412), 카운터(413) 및 레지스터(414)를 포함할 수 있다.
쉬프트 레지스터(411)는 위상 검출신호(PD)를 순차적으로 쉬프트시켜 출력할 수 있다.
쉬프트 레지스터(411)는 파워 업 신호(PWRUP)에 따라 출력 신호를 초기화시킬 수 있다.
로직 게이트(412)는 쉬프트 레지스터(411)의 출력신호를 배타적 논리합하여 출력할 수 있다.
카운터(413)는 로직 게이트(412)의 출력신호를 카운팅하여 위상 불안정 구간 카운트 신호(USTCNT)를 생성할 수 있다.
카운터(413)는 파워 업 신호(PWRUP)에 따라 위상 불안정 구간 카운트 신호(USTCNT)를 초기화시킬 수 있다.
레지스터(414)는 위상 불안정 구간 카운트 신호(USTCNT)를 저장하고, 이를 스킵 구간정보(SPI)로서 출력할 수 있다.
레지스터(414)는 파워 업 신호(PWRUP)에 따라 스킵 구간정보(SPI)를 초기화시킬 수 있다.
지연 제어신호 생성회로(430)는 커스 튜닝을 수행하여 커스 락이 검출되면 커스 튜닝이 완료된 것으로 판단하고, 파인 튜닝을 수행하며 파인 락이 검출되면 파인 튜닝이 완료된 것으로 판단할 수 있다.
지연 제어신호 생성회로(430)는 제 1 클럭 신호(ICLK), 파워 업 신호(PWRUP), 위상 검출신호(PD) 및 스킵 구간정보(SPI) 및 인에이블 신호(DLLEN)를 입력 받아 제 1 지연 제어신호(CDC) 및 제 2 지연 제어신호(FDC)를 생성할 수 있다.
지연 제어신호 생성회로(430)는 스킵 구간정보(SPI)에 따라 지연 스킵 동작을 수행할 수 있다.
지연 제어신호 생성회로(430)는 파워 업 시퀀스 구간에 인에이블 신호(DLLEN)가 활성화되면 복수 회의 위상 검출 동작 세트의 지연시간을 서로 다르게 설정하고, 위상 검출 동작 세트 각각의 지연시간은 동일하게 유지되도록 제 1 지연 제어신호(CDC) 및 제 2 지연 제어신호(FDC)를 조정할 수 있다.
지연 제어신호 생성회로(430)는 파워 업 시퀀스 구간이 아닌 상태에서 인에이블 신호(DLLEN)가 활성화되면 제 2 지연 제어신호(FDC)의 초기 값에 스킵 구간정보(SPI) 값을 가산함으로써 지연 스킵 동작을 수행할 수 있다.
본 발명의 실시 예는 지연 제어회로(400)를 스킵 구간정보 생성회로(410) 및 지연 제어신호 생성회로(430)로 구성하고, 스킵 구간정보 생성회로(410)를 쉬프트 레지스터(411), 로직 게이트(412), 카운터(413) 및 레지스터(414)로 구성한 예를 든 것일 뿐, 지연 제어신호 생성회로(430)를 스테이트 머신(State machine)으로 구성하거나, 지연 제어회로(400) 전체를 스테이트 머신으로 구성할 수 있다.
이하, 본 발명의 실시 예에 따른 동기 회로의 동작을 설명하기로 한다.
도 7은 본 발명의 실시 예에 따른 동기 회로의 동작을 나타낸 플로우챠트이고, 도 8은 도 7의 위상 불안정 구간 검출 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 동기 회로(100)는 인에이블 신호(DLLEN)가 활성화되면 현재 상태가 파워 업 시퀀스 인지 판단한다(S1).
파워 업 시퀀스 판단은 파워 업 신호(PWRUP)의 엣지 정보(라이징 엣지 또는 폴링 엣지)에 따라 이루어질 수 있다.
판단 결과(S1), 현재 상태가 파워 업 시퀀스이면 위상 불안정 구간 검출 동작을 수행한다(S2).
도 8을 참조하면, 위상 불안정 구간 검출 동작은 커스 락 검출 이후, 도 2의 파인 딜레이 라인(220)을 제어하여 수행되는 파인 튜닝 과정에서 복수 회의 위상 검출 동작 세트(PDOSET)를 수행하여 이루어질 수 있다.
첫 번째 위상 검출 동작 세트(PDOSET)는 파인 딜레이 라인(220)의 지연시간을 고정시킨 상태에서 즉, 제 2 유닛 딜레이(221)를 변경하지 않고 위상 검출을 N회(예를 들어, 5회) 수행하여 이루어질 수 있다.
5회의 위상 검출신호(PD) 값들이 모두 일치하면 즉, 모두 '0' 또는 '1'이면 해당 구간은 위상 안정(Stable) 구간으로 판단할 수 있다.
5회의 위상 검출신호(PD) 값들이 모두 일치하면 도 6의 로직 게이트(412)가 로우 레벨 신호를 출력하므로 위상 불안정 구간 카운트 신호(USTCNT) 값은 증가하지 않고 기 설정 값(예를 들어, '0')으로 유지된다.
이어서 파인 딜레이 라인(220)의 지연시간을 한 단계 증가시키고 즉, 제 2 유닛 딜레이(221)를 변경하고 그 상태를 유지하면서 위상 검출을 N회 수행하여 두 번째 위상 검출 동작 세트(PDOSET)를 수행한다.
5회의 위상 검출신호(PD) 값들 중에서 하나라도 다른 값이 있는 경우 해당 구간은 위상 불안정(unstable) 구간으로 판단할 수 있다.
5회의 위상 검출신호(PD) 값들 중에서 하나라도 다른 값이 있으면 도 6의 로직 게이트(412)가 하이 레벨 신호를 출력하므로 위상 불안정 구간 카운트 신호(USTCNT) 값이 증가한다.
위상 검출 동작 세트(PDOSET)를 위상 안정(Stable) 구간이 검출될 때가지 반복함으로써 위상 불안정 구간 검출 동작을 완료할 수 있다.
이어서, 검출된 위상 불안정 구간에 해당하는 제 2 유닛 딜레이(221)의 수를 스킵 구간정보(SPI)로서 저장한다(S3).
예를 들어, 위상 불안정(unstable) 구간이 M회 검출되었다면, 위상 불안정 구간 동안 제 2 유닛 딜레이(221)를 M개만큼 증가시킨 것을 의미한다.
도 6의 위상 불안정 구간 카운트 신호(USTCNT)는 'M'에 해당하는 값을 가지게 되고, 레지스터(414)는 위상 불안정 구간 카운트 신호(USTCNT) 값을 저장하고, 이를 스킵 구간정보(SPI)로서 출력할 수 있다.
한편, 판단 결과(S1), 현재 상태가 파워 업 시퀀스가 아니면 노멀 지연시간 튜닝 동작 즉, 커스 튜닝을 수행하여 커스 락(Coarse lock) 검출 여부를 판단한다(S4).
판단 결과(S4), 커스 락이 검출되면, 파인 딜레이 라인(220)의 초기 제 2 유닛 딜레이(221)의 수를 스킵 구간정보(SPI) 값만큼 증가시킨다(S5).
이어서 파인 튜닝을 수행하여 파인 락(Fine lock) 검출 여부를 판단한다(S6).
판단 결과(S6), 파인 락이 검출되면 파인 튜닝이 완료된 것으로 판단하여 동기 회로 동작을 종료할 수 있다.
상술한 바와 같이, 본 발명의 실시예는 파인 튜닝 초기에 위상 불안정 구간에 해당하는 제 2 유닛 딜레이들(221)을 스킵하고 그 다음 위상 안정 구간에 해당하는 제 2 유닛 딜레이(221)를 선택하여 파인 튜닝을 개시할 수 있다.
따라서 제 2 유닛 딜레이(221)를 하나씩 증가시켜 파인 튜닝을 시작하는 경우에 비해 빠른 지연시간 튜닝 동작 완료가 가능하며, 위상 불안정 구간을 스킵하므로 보다 정확한 지연시간 튜닝 동작 또한 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (25)

  1. 지연 제어신호들에 따라 가변된 지연시간만큼 제 1 클럭 신호를 지연시켜 제 2 클럭 신호로서 출력하도록 구성된 가변 지연회로;
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상차를 검출하여 위상 검출신호를 생성하도록 구성된 위상 검출기; 및
    상기 위상 검출신호에 따라 위상 불안정 구간 검출 동작을 수행하고, 검출된 위상 불안정 구간이 지연시간 튜닝 동작에서 스킵(Skip)되도록 스킵 구간정보에 따라 상기 지연 제어신호들을 조정하는 지연 스킵 동작을 수행하도록 구성된 지연 제어회로를 포함하며,
    상기 지연 제어회로는 상기 위상 검출신호에 따라 상기 위상 불안정 구간 검출 동작을 수행하여 상기 스킵 구간정보를 생성하도록 구성된 스킵 구간정보 생성회로를 포함하는 동기 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 가변 지연회로는
    제 1 유닛 딜레이들을 포함하는 제 1 지연회로, 및
    상기 제 1 지연회로의 제 1 유닛 딜레이들에 비해 적은 지연시간을 갖도록 설계된 제 2 유닛 딜레이들을 포함하는 제 2 지연회로를 포함하는 동기 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 지연회로는
    상기 제 1 클럭 신호를 순차적으로 지연시켜 출력하도록 구성된 제 1 유닛 딜레이들, 및
    상기 지연 제어신호들 중에서 제 1 지연 제어신호에 따라 상기 제 1 유닛 딜레이들의 출력 신호들 중에서 어느 하나를 선택하여 출력신호를 생성하도록 구성된 다중화기를 포함하는 동기 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 2 지연회로는
    상기 제 1 지연회로의 출력신호를 순차적으로 지연시켜 출력하도록 구성된 제 2 유닛 딜레이들, 및
    상기 지연 제어신호들 중에서 제 2 지연 제어신호에 따라 상기 제 2 유닛 딜레이들의 출력 신호들 중에서 어느 하나를 선택하여 출력신호를 생성하도록 구성된 다중화기를 포함하는 동기 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 지연 제어회로는
    현재 동기 회로의 동작 상태가 파워 업 시퀀스인 경우 상기 위상 불안정 구간 검출 동작을 수행하도록 구성되는 동기 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 지연 제어회로는
    파워 업 신호의 엣지 정보에 따라 상기 파워 업 시퀀스를 인식하도록 구성되는 동기 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 지연 제어회로는
    현재 동기 회로의 동작 상태가 상기 파워 업 시퀀스가 아닌 경우, 상기 위상 불안정 구간 검출 동작을 수행하지 않고, 이전의 위상 불안정 구간 검출 동작의 결과를 이용하여 상기 지연 스킵 동작을 수행하도록 구성되는 동기 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 지연 제어회로는
    복수 회의 위상 검출 동작 세트를 수행하여 상기 위상 불안정 구간 검출 동작을 수행하도록 구성되고,
    상기 복수 회의 위상 검출 동작 세트는 상기 가변 지연회로의 지연시간을 서로 다르게 설정하여 수행되며,
    상기 복수 회의 위상 검출 동작 세트 각각은 상기 가변 지연회로의 지연시간을 고정시킨 상태에서 복수 회의 위상 검출을 수행되는 동기 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 지연 제어회로는
    상기 복수 회의 위상 검출 결과 값들 중에서 하나라도 다른 값이 있으면 해당 위상 검출 동작 세트를 위상 불안정 구간으로 검출하도록 구성되는 동기 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 지연 제어회로는
    상기 위상 검출신호를 순차적으로 쉬프트시켜 출력하도록 구성된 쉬프트 레지스터,
    상기 쉬프트 레지스터의 출력신호를 배타적 논리합하여 출력하도록 구성된 로직 게이트,
    상기 로직 게이트의 출력신호를 카운팅하여 위상 불안정 구간 카운트 신호를 생성하도록 구성된 카운터, 및
    상기 위상 불안정 구간 카운트 신호를 저장하도록 구성된 레지스터를 포함하는 동기 회로.
  11. 제 1 지연 제어신호에 따라 가변된 지연시간만큼 제 1 클럭 신호를 지연시켜 출력하도록 구성된 제 1 지연회로;
    상기 제 1 지연회로의 출력 신호를 제 2 지연 제어신호에 따라 가변된 지연시간만큼 지연시켜 제 2 클럭 신호를 출력하도록 구성된 제 2 지연회로;
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상차를 검출하여 위상 검출신호를 생성하도록 구성된 위상 검출기;
    상기 위상 검출신호에 따라 위상 불안정 구간 검출 동작을 수행하여 스킵 구간정보를 생성하도록 구성된 스킵 구간정보 생성회로; 및
    검출된 위상 불안정 구간이 지연시간 튜닝 동작에서 스킵(Skip)되도록 상기 스킵 구간정보에 따라 상기 제 2 지연 제어신호를 조정하도록 구성된 지연 제어신호 생성회로를 포함하는 동기 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 지연회로의 제 1 유닛 딜레이들에 비해 상기 제 2 지연회로의 제 2 유닛 딜레이들이 적은 지연시간을 갖도록 설계되는 동기 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 지연회로는
    상기 제 1 클럭 신호를 순차적으로 지연시켜 출력하도록 구성된 제 1 유닛 딜레이들, 및
    상기 제 1 지연 제어신호에 따라 상기 제 1 유닛 딜레이들의 출력 신호들 중에서 어느 하나를 선택하여 출력신호를 생성하도록 구성된 다중화기를 포함하는 동기 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 2 지연회로는
    상기 제 1 지연회로의 출력신호를 순차적으로 지연시켜 출력하도록 구성된 제 2 유닛 딜레이들, 및
    상기 제 2 지연 제어신호에 따라 상기 제 2 유닛 딜레이들의 출력 신호들 중에서 어느 하나를 선택하여 출력신호를 생성하도록 구성된 다중화기를 포함하는 동기 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 스킵 구간정보 생성회로는
    상기 위상 검출신호를 순차적으로 쉬프트시켜 출력하도록 구성된 쉬프트 레지스터,
    상기 쉬프트 레지스터의 출력신호를 배타적 논리합하여 출력하도록 구성된 로직 게이트,
    상기 로직 게이트의 출력신호를 카운팅하여 위상 불안정 구간 카운트 신호를 생성하도록 구성된 카운터, 및
    상기 위상 불안정 구간 카운트 신호를 저장하고, 저장된 신호를 상기 스킵 구간정보로서 출력하도록 구성된 레지스터를 포함하는 동기 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    파워 업 신호에 따라 상기 쉬프트 레지스터의 출력 신호, 상기 위상 불안정 구간 카운트 신호 및 상기 스킵 구간정보가 초기화되는 동기 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 지연 제어신호 생성회로는
    현재 동기 회로의 동작 상태가 파워 업 시퀀스인 경우 상기 위상 불안정 구간 검출 동작을 수행하도록 구성되는 동기 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 지연 제어신호 생성회로는
    파워 업 신호의 엣지 정보에 따라 상기 파워 업 시퀀스를 인식하도록 구성되는 동기 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 지연 제어신호 생성회로는
    현재 동기 회로의 동작 상태가 상기 파워 업 시퀀스가 아닌 경우, 상기 위상 불안정 구간 검출 동작을 수행하지 않고, 상기 제 2 지연 제어신호의 초기 값에 상기 스킵 구간정보 값을 가산하도록 구성되는 동기 회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 스킵 구간정보 생성회로는
    복수 회의 위상 검출 동작 세트를 수행하여 상기 위상 불안정 구간 검출 동작을 수행하도록 구성되고,
    상기 복수 회의 위상 검출 동작 세트는 상기 제 2 지연회로의 지연시간을 서로 다르게 설정하여 수행되며,
    상기 복수 회의 위상 검출 동작 세트 각각은 상기 제 2 지연회로의 지연시간을 고정시킨 상태에서 복수 회의 위상 검출을 수행하는 동기 회로.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 스킵 구간정보 생성회로는
    상기 복수 회의 위상 검출 결과 값들 중에서 하나라도 다른 값이 있으면 위상 검출 동작 세트를 위상 불안정 구간으로 검출하도록 구성되는 동기 회로.
  22. 동기 회로의 동작 방법으로서,
    상기 동기 회로의 현재 동작 상태가 파워 업 시퀀스인지 여부를 판단하는 단계;
    상기 현재 동작 상태가 상기 파워 업 시퀀스이면 제 2 지연 회로를 제어하여 위상 불안정 구간 검출 동작을 수행하는 단계;
    상기 위상 불안정 구간 검출 동작에서 검출된 위상 불안정 구간에 해당하는 상기 제 2 지연 회로의 유닛 딜레이들의 수를 스킵 구간정보로서 저장하는 단계; 및
    상기 현재 동작 상태가 상기 파워 업 시퀀스가 아니면 제 1 지연 회로 및 상기 제 2 지연 회로를 제어하여 지연 시간 튜닝 동작을 수행하는 단계를 포함하며,
    상기 지연 시간 튜닝 동작 시 상기 위상 불안정 구간이 스킵되도록 상기 제 2 지연 회로가 상기 스킵 구간정보에 따라 조정되는 동기 회로의 동작 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 제 1 지연회로의 제 1 유닛 딜레이들에 비해 상기 제 2 지연회로의 제 2 유닛 딜레이들이 적은 지연시간을 갖도록 설계되는 동기 회로의 동작 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 위상 불안정 구간 검출 동작은 복수의 위상 검출 동작 세트들을 포함하고,
    상기 복수의 위상 검출 동작 세트들은 각 세트에 대하여 상기 제 2 지연 회로의 지연 시간을 서로 다르게 설정하여 이루어지며,
    상기 복수의 위상 검출 동작 세트들 각각은 상기 제 2 지연 회로의 지연 시간을 고정시킨 상태에서 수행되는 복수의 위상 검출 동작들을 포함하는 동기 회로의 동작 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 복수의 위상 검출 동작들 중에서 어느 하나의 결과가 나머지들과 다른 값을 가지면, 해당 위상 검출 동작 세트가 위상 불안정 구간으로 검출되는 동기 회로의 동작 방법.
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