JP4655683B2 - スルーレート調整回路およびスルーレート調整方法 - Google Patents

Description

本発明は、半導体素子等の回路から高速で出力される信号の最大の電圧変化率としてのスルーレートを調整するためのスルーレート調整回路およびスルーレート調整方法に係わり、特にスルーレートを所望の値に調整するのに好適なスルーレート調整回路およびスルーレート調整方法に関する。

たとえばＬＳＩ（Large Scale Integrated circuit：大規模集積回路）の出力バッファから“０”と“１”の２値で表わされた矩形のパルス信号をこのＬＳＩに接続された伝送路に高速で出力すると、後段の回路に入力する際に信号の反射が生じる等の原因でノイズが発生することがある。このようなノイズは、後段の回路の誤動作の原因となる。そこで、パルス信号の波形の急峻な立ち上がりや立ち下がりを鈍らせるように、これらの信号のスルーレートを調整することが一般に行われている。ここでスルーレートとは、信号の電圧変化率の絶対値をいい、単位時間当たりに上昇可能な電圧値で示される。

ところで、伝送路に高速で送出される信号のスルーレートには適正範囲がある。たとえばスルーレートを過小にすると、信号の電圧変化が非常に緩やかとなり、所定の電圧に到達するまでの遅延時間が大きくなる。スルーレートを過大にした場合には、電圧変化に対する応答性は良いが、すでに説明したようにノイズの発生の原因となる。

そこで、伝送路の長さやこれに出力される信号の状態によって経験的に定まる適正値にスルーレートを調整するようにしたスルーレート調整回路が従来から提案されている（たとえば特許文献１参照）。この第１の提案では、伝送路に信号を出力する出力バッファをスルーレートの調整に使用している。そして、スルーレートの調整を行うために使用するパラメータとスルーレートとの相関関係のシミュレーションを行い、パラメータの値を特定する。これにより、スルーレートを目標値に調整することが可能となる。

しかしながら、スルーレートとパラメータとの相関関係は、適用する出力バッファの構成の違いやその使用環境の違い等の要因によって微妙に異なるのが通常である。したがって、第１の提案ではスルーレートの調整を高精度に行うことができないという問題がある。

そこで、出力バッファから伝送路に出力される信号の単位時間に変化すべき電圧の最大値を算出しておき、この変化量が算出された値に一致するまでパラメータを変化させて、スルーレートを目標値に一致させる手法が考えられる。ところが、この際に用いられる単位時間は少なくとも伝送周波数における１周期よりも短く設定しなければならず、スルーレートの目標値が高いほどこの単位時間は短くなる。

このような非常に短い単位時間を精度良く計測するために、２つの異なる周波数のクロックを利用することが従来より提案されている（たとえば特許文献２参照）。この第２の提案では、第１の周期を有する第１のクロックと、これよりも所定時間だけ長い第２の周期を有する第２のクロックを用意しておき、まず第１のクロックを可変遅延回路を介して所定の装置部に入力させるようになっている。そして、この装置部から出力されるクロックの元の第１のクロックに対する遅れ時間が第１の周期に近づく方向で可変遅延回路の遅延時間を設定する。すなわち、可変遅延回路の入力側から所定の装置部の出力側までの遅れ時間の総和を第１の周期に一致させるようにする。この一致状態で、可変遅延回路を介して所定の装置部に入力させるクロックを第２のクロックに切り替える。これにより装置部から出力されるクロックの元の第２のクロックに対する遅れ時間は第１の周期に等しくなる。すなわち、装置部から出力されるクロックの元の第２のクロックに対する位相差が前記した所定時間と等しくなる。このようにして、スルーレートを目標値に一致させる際の基準とすべき非常に短い単位時間を高い精度で計測することが可能となる。
特開２００２−２６７１２号公報（第００１９段落、図３、図６） 特開２０００−１７４５９４号公報（第００４６段落、図４）

しかしながら、第２の提案によれば、出力バッファから伝送路に出力される信号のスルーレートを目標値に近付けるためには、この計測した単位時間の電圧値の変化量を検出しなければならないだけでなく、電圧値の変化量が最大値を採るような期間に単位時間を計測するようにしなければならない。既に説明したようにスルーレートを設定するための単位時間は非常に短く、ユーザがその開始タイミングと終了タイミングを適切に指示することは不可能に近い。

そこで本発明の目的は、より高い精度で伝送路に出力される信号のスルーレートを調整できるスルーレート調整回路およびスルーレート調整方法を提供することにある。

請求項１記載の発明では、（イ）入力された信号を電圧の変化率に制限を設けた形で出力するとともに、その出力信号の電圧の最大変化率としてのスルーレートの大きさを調整可能な信号処理手段と、（ロ）この信号処理手段の入力側に接続され、信号処理手段に入力される信号の遅延時間を調整可能な可変信号遅延手段と、（ハ）この可変信号遅延手段に対して、第１のクロックとこの第１のクロックよりも予め定められた単位時間だけ長い周期を有する第２のクロックのいずれか一方を選択して供給するクロック選択手段と、（ニ）信号処理手段から出力される信号を入力し、その電圧と予め定められた第１の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第１の矩形信号を出力する第１の矩形信号出力手段と、（ホ）クロック選択手段が第１のクロックを選択する区間に、第１のクロックの波形の立ち上がりあるいは立ち下がり部分としてのエッジと、このエッジから１周期分手前に位置する同じ第１のクロックの他のエッジに対応してこの第１の矩形信号出力手段が出力する第１の矩形信号のエッジとの時間的なずれを逐次比較し、これらのずれが解消する遅延時間を可変信号遅延手段に設定する遅延時間設定手段と、（ヘ）信号処理手段から出力される信号を入力し、その電圧と第１の基準電圧とは異なる予め定められた第２の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第２の矩形信号を出力する第２の矩形信号出力手段と、（ト）クロック選択手段が第２のクロックを選択する区間に、第２のクロックのエッジと、このエッジから１周期分手前に位置する同じ第２のクロックの他のエッジに対応してこの第２の矩形信号出力手段が出力する第２の矩形信号のエッジとの時間的なずれを逐次比較し、これらのずれが解消するスルーレートを信号処理手段に設定するスルーレート設定手段とをスルーレート調整回路に具備させる。

すなわち請求項１記載の発明では、スルーレート調整回路は第１のクロックと第２のクロックのいずれか一方を選択して入力された信号を電圧の変化率に制限を設けた形で出力する信号処理手段へ供給するクロック選択手段を備えている。ただし、第２のクロックは第１のクロックよりも予め定められた単位時間だけ長い周期となっている。また、このクロック選択手段と信号処理手段の間には、信号を遅延させるとともにその遅延時間を調整可能な可変信号遅延手段が配置されている。第１の矩形信号出力手段は、信号処理手段の出力信号の電圧が予め定められた第１の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第１の矩形信号を出力するが、遅延時間設定手段はその波形の立ち上がりあるいは立ち下がり部分としてのエッジを第１のクロックのエッジとの時間的なずれを逐次比較する。そして、これらのずれが解消する遅延時間を可変信号遅延手段に設定する。ただし、比較の対象となるのは、１周期分手前に位置する同じ第１のクロックの他のエッジに対応して出力される第１の矩形信号のエッジであるため、この遅延時間の調整によって元の第１のクロックのエッジに対する第１の矩形信号のエッジの遅延時間は第１のクロックの１周期分となる。これにより、クロック選択手段にクロック信号のエッジが入力されてからそのエッジに対応して信号処理手段の出力信号が第１の基準電圧となるまでの時間が、第１のクロックの周期に一致することになる。更に、第２の矩形信号出力手段は、信号処理手段の出力信号の電圧が予め定められた第２の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第２の矩形信号を出力するが、スルーレート調整手段はそのエッジを第１のクロックのエッジとの時間的なずれを逐次比較する。そして、これらのずれが解消するスルーレートを信号処理手段に設定する。ただし、比較の対象となるのは、１周期分手前に位置する同じ第２のクロックの他のエッジに対応して出力される第２の矩形信号のエッジであるため、このスルーレートの設定によって元の第２のクロックのエッジに対する第２の矩形信号のエッジの遅延時間は第２のクロックの１周期分となる。これにより、クロック選択手段にクロック信号のエッジが入力されてからそのエッジに対応して信号処理手段の出力信号が第２の基準電圧となるまでの時間が、第２のクロックの周期に一致することになる。

すなわち、信号処理手段の出力信号の電圧が遷移するときの第１の基準電圧を通過するタイミングと第２の基準電圧を通過するタイミングとの時間差が、第１のクロックの周期と第２のクロックの周期の差分である単位時間に一致するように、信号処理手段のスルーレートが調整される。これにより、信号処理手段のスルーレートを、単位時間に第１の基準電圧から第２の基準電圧まで遷移するのに対応する値に精度良く確実に調整することができる。したがって、たとえばスルーレートの目標値から単位時間と第１の基準電圧および第２の基準電圧をそれぞれ逆算し、これをスルーレート調整回路に供給するようにすれば、信号処理手段に対してスルーレートを所望の値に調整することが可能となる。これら３つのパラメータは、全てが可変である必要はなく、少なくとも１つが可変であればよい。

請求項７記載の発明では、（イ）入力された信号を電圧の変化率に制限を設けた形で出力するとともにその出力信号の電圧の最大変化率としてのスルーレートの大きさを調整可能な信号処理手段に対して、この信号処理手段に入力される信号の遅延時間を可変に調整するための可変遅延手段を介して第１のクロックを供給することを開始する第１のクロック供給開始ステップと、（ロ）この第１のクロック供給開始ステップで第１のクロックの信号処理手段への供給が開始されると、信号処理手段から出力される信号の電圧と予め定められた第１の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第１の矩形信号を出力する第１の矩形信号出力ステップと、（ハ）第１のクロックの波形の立ち上がりあるいは立ち下がり部分としてのエッジと、このエッジから１周期分手前に位置する同じ第１のクロックの他のエッジに対応してこの第１の矩形信号出力ステップで出力される第１の矩形信号のエッジとの時間的なずれの方向を逐次検出する第１の信号比較ステップと、（ニ）この第１の信号比較ステップで第１の矩形信号のエッジが進んでいることが検出されると可変遅延手段の遅延時間を増加させるとともに、第１の矩形信号のエッジが遅れていることが検出されると可変遅延手段の遅延時間を減少させて、これらのエッジを一致させる遅延時間設定ステップと、（ホ）この遅延時間設定ステップで前記した２つのエッジが一致すると、そのときの可変遅延手段の遅延時間を固定化する遅延時間固定化ステップと、（ヘ）この遅延時間固定化ステップで可変遅延手段の遅延時間が固定化されると、信号処理手段に対して、可変遅延手段を介して第１のクロックに替えて第１のクロックよりも予め定められた単位時間だけ長い周期を有する第２のクロックを供給することを開始する第２のクロック供給ステップと、（ト）この第２のクロック供給ステップで第２のクロックの信号処理手段への供給が開始されると、信号処理手段から出力される信号の電圧と第１の基準電圧とは異なる予め定められた第２の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第２の矩形信号を出力する第２の矩形信号出力ステップと、（チ）第２のクロックのエッジと、このエッジから１周期分手前に位置する同じ第２のクロックの他のエッジに対応してこの第２の矩形信号出力ステップで出力される第２の矩形信号のエッジとの時間的なずれの方向を逐次検出する第２の信号比較ステップと、（リ）この第２の位相比較ステップで第２の矩形信号のエッジが進んでいることが検出されると信号処理手段のスルーレートを減少させるとともに、第２の矩形信号のエッジが遅れていることが検出されるとスルーレートを増加させて、前記した２つのエッジを一致させるスルーレート設定ステップと、（ヌ）このスルーレート設定ステップで２つのエッジが一致すると、そのときの所定のスルーレートを固定化するスルーレート固定化ステップとをスルーレート調整方法に具備させる。

すなわち請求項７記載の発明では、請求項１と同様にスルーレートの大きさを調整できる信号処理手段に対して、まず信号の遅延時間を調節可能な可変遅延手段を介して第１のクロックを供給することを開始する。そして、信号処理手段からの出力信号の電圧と第１の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第１の矩形信号を出力する。この状態で、第１のクロックの波形の立ち上がりあるいは立ち下がり部分としてのエッジと、このエッジから１周期分手前に位置する同じ第１のクロックの他のエッジに対応して出力される第１の矩形信号のエッジとの時間的なずれの方向を逐次検出し、その方向に応じて可変遅延手段の遅延時間を変化させる。具体的には、第１の矩形信号のエッジが進んでいることが検出されると遅延時間を増加させるとともに、遅れていることが検出されると遅延時間を減少させる。このような処理によってこれらのエッジを一致させるが、これによりクロック信号のエッジが可変遅延手段に入力されてからそのエッジに対応して信号処理手段の出力信号が第１の基準電圧となるまでの時間が、第１のクロックの周期に一致することになる。一致すると可変遅延手段の遅延時間は固定され、信号処理手段には可変遅延手段を介して第１のクロックに替えて第１のクロックよりも予め定められた単位時間だけ長い周期を有する第２のクロックが供給される。そして、信号処理手段からの出力信号の電圧と第１の基準電圧とは異なる第２の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第２の矩形信号を出力する。この状態で、第２のクロックのエッジとこのエッジから１周期分手前に位置する同じ第２のクロックの他のエッジに対応して出力される第２の矩形信号のエッジとの時間的なずれの方向を逐次検出し、その方向に応じて信号処理手段のスルーレートを変化させる。具体的には、第２の矩形信号のエッジが進んでいることが検出されるとスルーレートを減少させるとともに、遅れていることが検出されるとスルーレートを増加させる。このような処理によってこれらのエッジを一致させるが、これによりクロック信号のエッジが可変遅延手段に入力されてからそのエッジに対応して信号処理手段の出力信号が第２の基準電圧となるまでの時間が、第２のクロックの周期に一致することになる。

すなわち、信号処理手段の出力信号の電圧が遷移するときの第１の基準電圧を通過するタイミングと第２の基準電圧を通過するタイミングとの時間差が、第１のクロックの周期と第２のクロックの周期の差分である単位時間に一致するように、信号処理手段のスルーレートが調整される。これにより、信号処理手段のスルーレートを、単位時間に第１の基準電圧から第２の基準電圧まで遷移するのに対応する値に精度良く確実に調整することができる。したがって、たとえばスルーレートの目標値から単位時間と第１の基準電圧および第２の基準電圧をそれぞれ逆算し、これをスルーレート調整回路に供給するようにすれば、信号処理手段に対してスルーレートを所望の値に調整することが可能となる。また、遅延時間の値が収束してからスルーレートの設定を開始するため、精度の高さと調整に要する時間の短縮とをバランス良く両立することができる。

以上説明したように本発明によれば、周期の異なる２つのクロックを切り替えて入力してスルーレートの調整の対象となる信号処理手段へと送り、信号処理手段の出力側から出力される信号の電圧がある予め定められた大きさだけ変化するのに要する時間がこの周期の差分に一致するように、信号処理手段のスルーレートを調整する。これにより、信号処理手段から出力される信号のスルーレートを高い精度で確実に所望の値に一致させることが可能となる。

以下実施例につき本発明を詳細に説明する。

図１は、本発明の一実施例によるスルーレート調整回路を使用した情報処理装置の要部を表わしたものである。この情報処理装置１００には、データを送信する側のＬＳＩである第１のＬＳＩ１０１と、データを受信する側のＬＳＩである第２のＬＳＩ１０２と、第１のＬＳＩ１０１から送出されるデータを第２のＬＳＩ１０２まで伝送する伝送路１０３が配置されている。

第１のＬＳＩ１０１には、各種演算処理を行うための第１の論理回路１０４と、伝送路１０３に信号を出力するための出力回路１０５が設けられている。また、第２のＬＳＩ１０２には、各種演算処理を行うための第２の論理回路１０６と、伝送路１０３からの信号を入力するための入力回路１０７が設けられている。第１のＬＳＩ１０１の出力回路１０５には、第１の論理回路１０４から出力される２値の論理信号であるデータ信号１１１を伝送路送出信号１１３として伝送路１０３に出力するための出力バッファ１１４が配置されている。この出力バッファ１１４は、この図には示していない他の回路部品と共にスルーレート調整回路１１５を構成している。スルーレート調整回路１１５には、図示しないクロック発生源から第１のクロック１１８と第２のクロック１１９が供給されるようになっている。これら第１のクロック１１８と第２のクロック１１９は、後で説明する単位時間だけ異なった周期となっている。また、出力バッファ１１４のスルーレートの大きさは可変であり、所定のパラメータの値を変化させることによって増減させることができるようになっている。

本実施例のような装置構成では、一般的に信号が伝送路を伝送される時間の３分の１から４分の１程度が信号の立ち上がりに要する時間となるように出力バッファのスルーレートを設定すれば、ノイズを効果的に抑えられることが経験的に知られている。本実施例では、伝送路１０３の長さが２０ｃｍであり、伝送路送出信号１１３信号が伝送路１０３を１ｃｍ（センチメートル）伝送されるのに要する時間が７０ｐｓ（ピコ秒）となっている。また、伝送路送出信号１１３の“Ｌｏｗ”の値が０．３Ｖ（ボルト）、“Ｈｉｇｈ”の値が１．２Ｖとなっている。この例の場合、伝送路送出信号１１３が伝送路１０３を第１のＬＳＩ１０１から第２のＬＳＩ１０２まで伝送されるのに要する時間は１４００ｐｓとなり、この４分の１は３５０ｐｓである。したがって、スルーレートの目標値は、１．２Ｖから０．３Ｖを差し引いた０．９Ｖを３５０ｐｓで除した２．５７Ｖ／ｎｓ（ボルト／ナノ秒）となる。

図２は、出力バッファのスルーレートの目標値とスルーレート調整の原理を説明するためのものである。ここでは、同図に示すように単位時間ΔＴあたりに、伝送路送出信号１１３が第１の参照電圧１５１からこれよりも高い値である第２の参照電圧１５２まで変化する場合のスルーレートを目標値に設定するものとする。ここで、第１の参照電圧１５１を０．５Ｖ、第２の参照電圧１５２を１．０Ｖとする。また、伝送路送出信号１１３は立ち上がりの区間のほぼすべてに亘って時間に比例して増加するものとする。スルーレートの目標値は、前記したように２．５７Ｖ／ｎｓ（ボルト／ナノ秒）であるため、単位時間ΔＴは１９５ｐｓ（ピコ秒）となる。

単位時間ΔＴを精度良く設定するために、本実施例では周期Ｔ₁の第１のクロック１１８と、これよりも単位時間ΔＴだけ長い周期（Ｔ₁＋ΔＴ）の第２のクロック１１９の２つのクロックを用意している。まず、第１のクロック１１８を出力バッファ１１４に供給し、その伝送路送出信号１１３が第１の参照電圧１５１に達するまでの遅延時間が周期Ｔ₁に一致するように出力バッファ１１４の入力側の信号を遅延させる。次に、第２のクロック１１９を出力バッファ１１４に供給し、その伝送路送出信号１１３が第２の参照電圧１５２に達するまでの遅延時間が周期（Ｔ₁＋ΔＴ）に一致するように、出力バッファ１１４のスルーレートすなわち伝送路出力信号１１３の傾きを調整する。伝送路送出信号１１３が第１の参照電圧１５１に達するまでの遅延時間は、第２のクロック１１９を供給した場合もほぼ同じとなる。したがって、伝送路送出信号１１３が第２の参照電圧１５２に達するまでの遅延時間を周期（Ｔ₁＋ΔＴ）に一致させれば、単位時間ΔＴに第１の参照電圧１５１から第２の参照電圧１５２まで遷移することになり、出力バッファ１１４のスルーレートは目標値に調整されることになる。

スルーレート調整回路１１５は、出力バッファ１１４に入力する信号を遅延させると共にその遅延時間を調整し、元の第１のクロック１１８の立ち上がりから伝送路送出信号１１３が第１の参照電圧１５１に達するまでの時間を周期Ｔ₁に一致させるための図示しない回路を備えている。更に、出力バッファ１１４のスルーレートを調整し、元の第２のクロック１１９の立ち上がりから伝送路送出信号１１３が第２の参照電圧１５２に達するまでの時間を周期（Ｔ₁＋ΔＴ）に一致させるための図示しない回路も備えている。そして、出力バッファ１１４の入力側の信号の遅延時間の調整モード（以下、遅延時間調整モードという。）と、出力バッファ１１４のスルーレートの調整モード（以下、スルーレート調整モードという。）とを交互に実行することにより、出力バッファ１１４のスルーレートを目標値に近付ける。以下、このようなスルーレート調整回路１１５の回路構成について詳細に説明する。

図３は、スルーレート調整回路の回路構成を具体的に表わしたものである。このスルーレート調整回路１１５は、図１に示した第１のクロック１１８と第２のクロック１１９を入力するクロック用セレクタ２００を備えている。クロック用セレクタ２００は、図示しないクロック選択回路から供給されるクロック用セレクタ制御信号２０１を入力して、第１のクロック１１８と第２のクロック１１９のいずれか一方を選択し、選択信号２０２として出力する回路である。すなわち、クロック用セレクタ制御信号２０１によって遅延時間調整モードとスルーレート調整モードとを切り替えるようになっている。可変遅延回路２０３は、選択信号２０２を入力して遅延時間を可変で調整し、遅延回路出力信号２０４として出力バッファ１１４へと送る回路である。

出力バッファ１１４の入力側には、バッファ入力側セレクタ２０５が配置されている。バッファ入力側セレクタ２０５は、図示しないバッファ入力選択回路から供給されるバッファ入力側セレクタ制御信号２０６を入力する。そして、遅延回路出力信号２０４と図１の第１の論理回路１０４から送られてくるデータ信号１１１のいずれか一方を選択し、バッファ入力信号２０７として出力バッファ１１４へと送るようになっている。すなわち、出力バッファ１１４が図１の第２のＬＳＩ１０２へのデータ送信に使用されるときには、第１の論理回路１０４に接続し、一方、スルーレートの調整が行われるときには可変遅延回路２０３に接続させることができるようになっている。出力バッファ１１４から出力される伝送路送出信号１１３は分岐されており、一方は図１の伝送路１０３へと送出されるようになっている。また、分岐された他方は、スルーレート調整回路１１５に設けられた第１の差動バッファ２１０および第２の差動バッファ２１１へと送られるようになっている。

第１の差動バッファ２１０は、図２で説明した第１の参照電圧１５１を入力し、伝送路送出信号１１３が第１の参照電圧１５１以上となる区間で立ち上がる矩形波の第１の差動バッファ出力信号２１３を出力する回路である。すなわち、第１の差動バッファ出力信号２１３の立ち上がりは、伝送路送出信号１１３が立ち上がる際に第１の参照電圧１５１に達する時刻を示している。

図２で説明したように、遅延時間調整モードでは、元の第１のクロック１１８の立ち上がりの時刻からこの伝送路送出信号１１３が第１の参照電圧１５１に達する時刻までの時間を、第１のクロック１１８の周期Ｔ₁に一致させる。これは、元の第１のクロック１１８の位相と第１の差動バッファ出力信号２１３の位相を１周期分ずれた状態で一致させることによって実現できる。

第１の位相比較器２１４は、第１の差動バッファ出力信号２１３と第１のクロック１１８とを入力し、これら２つの信号の立ち上がりの時刻のずれの方向に応じて第１のカウントアップ信号２１５または第１のカウントダウン信号２１６を出力する回路である。第１のカウンタ回路２１７は、この第１のカウントアップ信号２１５あるいは第１のカウントダウン信号２１６の出力に応じてカウント値を増加あるいは減少させる。そして、カウント値の大きさに応じて可変遅延回路２０３の遅延時間の長さを制御するための遅延時間制御信号を出力するようになっている。

すなわち、たとえば第１の差動バッファ出力信号２１３の位相が進んでいる場合には第１のカウントアップ信号２１５が出力され、第１のカウンタ回路２１７のカウント値および遅延時間制御信号２１８の値が増加する。その結果、可変遅延回路２０３の遅延時間が増加し、第１の差動バッファ出力信号２１３の位相が第１のクロック１１８の位相に近づく。また、逆に第１の差動バッファ出力信号２１３の位相が遅れている場合には第１のカウントダウン信号２１６が出力され、第１のカウンタ回路２１７のカウント値および遅延時間制御信号２１８の値が減少する。その結果、可変遅延回路２０３の遅延時間が減少し、第１の差動バッファ出力信号２１３の位相が第１のクロック１１８の位相に近づく。スルーレート調整モード時には、第１のカウンタ回路２１７のカウント値は固定され、可変遅延回路２０３の遅延時間も固定される。

第２の差動バッファ２１１は、図２で説明した第２の参照電圧１５２を入力し、伝送路送出信号１１３が第２の参照電圧１５２以上となる区間で立ち上がる矩形波の第２の差動バッファ出力信号２２０を出力する回路である。すなわち、第２の差動バッファ出力信号２２０の立ち上がりは、伝送路送出信号１１３が立ち上がるときに第２の参照電圧１５２に達する時刻を示している。

図２で説明したように、スルーレート調整モードでは、元の第２のクロック１１９の立ち上がりから伝送路送出信号１１３が第２の参照電圧１５２に達する時刻までの時間を、第２のクロック１１９の周期（Ｔ₁＋ΔＴ）に一致させる。これは、元の第２のクロック１１９の位相と第２の差動バッファ出力信号２２０の位相を１周期分ずれた状態で一致させることによって実現できる。

第２の位相比較器２２１は、この第２の差動バッファ出力信号２２０と第２のクロック１１９とを入力し、これら２つの信号の立ち上がりの時刻のずれの方向に応じて第２のカウントアップ信号２２２または第２のカウントダウン信号２２３を出力する回路である。第２のカウンタ回路２２４は、この第２のカウントアップ信号２２２あるいは第２のカウントダウン信号２２３の出力に応じてカウント値を増加あるいは減少させる。そして、カウント値の大きさに応じて出力バッファ１１４の前記した所定のパラメータを増減させるためのスルーレート調整信号２２５を出力するようになっている。

すなわち、たとえば第２の差動バッファ出力信号２２０の位相が進んでいる場合には第２のカウントアップ信号２２２が出力され、第２のカウンタ回路２２４のカウント値およびスルーレート調整信号２２５の値が増加する。その結果、出力バッファ１１４の所定のパラメータの値が増加する。出力バッファ１１４のスルーレートは、このパラメータの値が増加すればするほど減少するようになっている。したがって、結果的に出力バッファ１１４のスルーレートが減少して、伝送路送出信号１１３が第２の参照電圧１５２に達する時刻が遅くなり、第２の差動バッファ出力信号２２０の位相が第２のクロック１１９の位相に近づく。遅延時間調整モード時には、第２のカウンタ回路２２４のカウント値は固定され、出力バッファ１１４のスルーレートも固定される。

以下、出力バッファのスルーレートが目標値よりも低い場合、目標値よりも高い場合、そして目標値にほぼ一致した場合の各信号の状態について順に説明する。なお、説明の簡便化のため、出力バッファ１１４内部の遅延時間については、可変遅延回路２０３による遅延時間に包含されるものとして無視する。更に第１の差動バッファ２１０および第２の差動バッファ２１１それぞれの内部の遅延時間についても、可変遅延回路２０３や出力バッファ１１４による遅延時間に比べて無視できる程度に短いため、これらについても無視する。

出力バッファ１１４のスルーレート調整時には、既に説明したようにバッファ入力側セレクタ２０５の選択が切り替えられ、可変遅延回路２０３が出力バッファ１１４に接続される。この状態で、前記した遅延時間調整とスルーレート調整を実行する。

図４は、出力バッファのスルーレートが目標値よりも低い場合に遅延時間調整前にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものである。同図では、それぞれの信号のレベルの変化を時間軸上で表わしている。図３とともに説明する。同図（ａ）に示す第１のクロック１１８は周期Ｔ₁のクロックである。出力バッファ１１４のスルーレートを調整する際に、まずクロック用セレクタ２００はこの第１のクロック１１８を選択信号２０２として可変遅延回路２０３へ送る。このクロック用セレクタ２００が第１のクロック１１８と第２のクロック１１９のいずれを選択するかは、たとえばクロック用セレクタ制御信号２０１が“Ｈｉｇｈ”か“Ｌｏｗ”かによって決定される。可変遅延回路２０３は、その時点で第１のカウンタ回路２１７から送られてくる遅延時間制御信号２１８に応じた初期遅延時間Ｄ₀だけこの選択信号２０２を遅延させ、同図（ｂ）に示す遅延回路出力信号２０４を出力バッファ１１４へ送る。

出力バッファ１１４は、この入力される遅延回路出力信号２０４に応じて伝送路送出信号１１３を出力するが、前記したように立ち上がりと立ち下がりの部分の電圧変化に追従できず、そのときに設定されているスルーレートの範囲内の傾きで変化する。ここでは、出力バッファ１１４のスルーレートが目標値よりも低いので、伝送路送出信号１１３は図２に示した波形よりも緩やかに変化し、同図（ｃ）に示す波形となる。

第１の差動バッファ２１０は、この伝送路送出信号１１３が第１の参照電圧１５１以上となる区間で立ち上がる第１の差動バッファ出力信号２１３（同図（ｄ））を出力して第１の位相比較器２１４へと送る。すなわち、第１の差動バッファ出力信号２１３が立ち上がる時刻ｔ_b1は、伝送路送出信号１１３が第１の参照電圧１５１に到達する時刻である。第１の位相比較器２１４は、この第１の差動バッファ出力信号２１３が立ち上がる時刻ｔ_b1と、その基となる第１のクロック１１８の対応する立ち上がりの次の立ち上がりの時刻ｔ_c1との時間軸上のずれの方向を検出する。ここでは、時間Ｄ₁だけ第１の差動バッファ出力信号２１３の位相が進んでいることが検出される。

すると、第１の差動バッファ出力信号２１３を更に遅延させてその立ち上がる時刻ｔ_b1を第１のクロック１１８の立ち上がる時刻ｔ_c1と一致させるために、第１の差動バッファ２１０は図３の第１のカウントアップ信号２１５を第１のカウンタ回路２１７へ送る。これにより、第１のカウンタ回路２１７のカウント値を増加させる。遅延時間制御信号２１８はｎ（ｎは自然数）ビットの信号であり、第１のカウンタ回路２１７はカウント値の増加に対応して増加させた遅延時間制御信号２１８を可変遅延回路２０３へと送る。

可変遅延回路２０３は遅延時間制御信号２１８の表わすカウント値の増加に対応して、遅延時間を増加させる。また、第１の差動バッファ出力信号２１３の位相が遅れている場合には、逆に第１の差動バッファ２１０は図３の第１のカウントダウン信号２１６を第１のカウンタ回路２１７へ送って第１のカウンタ回路２１７のカウント値を減少させる。これに対応して遅延時間制御信号２１８の値は減少し、可変遅延回路２０３は遅延時間を減少させる。具体的には、可変遅延回路２０３は図示しないがそれぞれセレクタを備えたｎ個の遅延回路を備えており、遅延時間制御信号２１８の各ビットの信号がそれぞれのセレクタを切り替えるようになっており、各遅延回路の経由パターンの変化によって全体の遅延時間が変化するようになっている。

このような遅延時間の増加あるいは減少は、第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1が第１のクロック１１８の立ち上がる時刻ｔ_c1にほぼ一致して遅延時間制御信号２１８が定常状態になるまで繰り返される。その結果、可変遅延回路２０３は入力された信号を初期遅延時間Ｄ₀に時間Ｄ₁を加算した時間だけ遅延させて出力するように調整される。

図５は、このようにして遅延時間が調整された後にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものである。同図（ａ）に示す第１のクロック１１８に対して、遅延回路出力信号２０４は同図（ｂ）に示すように初期遅延時間Ｄ₀に時間Ｄ₁を加算した時間だけ遅延している。そして、遅延回路出力信号２０４は同図（ｃ）に示す波形となり、第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1は、第１のクロック１１８の立ち上がる時刻ｔ_c1に一致している。次に、クロック用セレクタ２００は選択信号２０２として可変遅延回路２０３へ送るクロックを第２のクロック１１９に切り替え、スルーレート調整回路１１５は遅延時間調整モードからスルーレート調整モードへと移行する。

図６は、第２のクロックに切り替えられた後にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものである。第２のクロック１１９は、同図（ａ）に示すように、第１のクロック１１８よりも図２で説明した単位時間ΔＴだけ長い周期（Ｔ₁＋ΔＴ）のクロックとなっている。可変遅延回路２０３は既に説明したように遅延時間が調整されているため、図５の（ｂ）と同様に、第２のクロック１１９は初期遅延時間Ｄ₀に時間Ｄ₁を加算した時間だけ遅延させられて図６の（ｂ）に示す波形の遅延回路出力信号２０４として出力される。

出力バッファ１１４は、この入力された遅延回路出力信号２０４に対応して伝送路送出信号１１３を出力するが、その立ち上がりと立ち下がりの部分の傾きは図４の（ｃ）や図５の（ｃ）と同様となっている。第２の差動バッファ２１１は、第１の差動バッファ２１０と同様にこの伝送路送出信号１１３が第２の参照電圧１５２以上となる区間で立ち上がる同図（ｄ）に示す第２の差動バッファ出力信号２２０を出力して第２の位相比較器２２１へと送る。すなわち、第２の差動バッファ出力信号２２０が立ち上がる時刻ｔ_b2は、伝送路送出信号１１３が第２の参照電圧１５２に到達する時刻である。

クロック用セレクタ２００の入力側から第１の位相比較器２１４の入力側までの信号の遅延時間の総和は、前記したように第１のクロック１１８の周期Ｔ₁に一致するように調整されている。第１の位相比較器２１４に入力される第１の差動バッファ出力信号２１３は、伝送路送出信号１１３が第１の参照電圧１５１に達すると立ち上がる。また、前記したように、第１の差動バッファ２１０と第２の差動バッファ２１１のそれぞれの遅延時間は全体の遅延時間に比べて無視できる程度に短い。したがって、クロック用セレクタ２００の入力側から第２の位相比較器２２１の入力側までの信号の遅延時間の総和は、第１のクロック１１８の周期Ｔ₁に更に伝送路送出信号１１３が第１の参照電圧１５１から第２の参照電圧１５２に遷移するのに要する時間を加算した長さとなる。

出力バッファ１１４のスルーレートを図２に示した目標値に調整するためには、この第１の参照電圧１５１から第２の参照電圧１５２に遷移するのに要する時間がΔＴとなるようにすればよいので、第２のクロック２０１の周期（Ｔ₁＋ΔＴ）に遅延時間の総和を一致させれば良い。すなわち、伝送路送出信号１１３が第２の参照電圧１５２に達する時刻ｔ_b2が、第２のクロック１１９の次の立ち上がりの時刻ｔ_c2に一致するようにすればよい。

ここでは、スルーレートは目標値よりも低くなっているため、同図（ｄ）から明らかなように伝送路送出信号１１３が第２の参照電圧１５２に達する時刻ｔ_b2が第２のクロック１１９の立ち上がる時刻ｔ_c2よりも時間Ｄ₂だけ遅れている。すると、第２の差動バッファ出力信号２２０を進ませてその立ち上がる時刻ｔ_b2を第２のクロック１１９の立ち上がる時刻ｔ_c2と一致させるために、第２の差動バッファ２１１は図３の第２のカウントダウン信号２２３を第２のカウンタ回路２２４へ送る。これにより、第２のカウンタ回路２２４の保持するカウント値を減少させる。スルーレート調整信号２２５はｍ（ｍは自然数）ビットの信号であり、第２のカウンタ回路２２４はカウント値の減少に対応して減少させたスルーレート調整信号２２５を出力バッファ１１４へと送る。

出力バッファ１１４はスルーレート調整信号２２５の値の減少に対応して既に説明した所定のパラメータを減少させる。出力バッファ１１４は、このパラメータの値が大きければ大きいほど自己のスルーレートを小さくし、パラメータの値が小さければ小さいほど自己のスルーレートを大きくするようになっている。したがって、パラメータが減少することにより、スルーレートは増加し、伝送路送出信号１１３の立ち上がり部分の傾きがより急峻になる。このようなスルーレートの増加は、第２の差動バッファ出力信号２２０の立ち上がる時刻ｔ_b2が第２のクロック１１９の立ち上がる時刻ｔ_c2にほぼ一致してスルーレート調整信号２２５が定常状態になるまで、すなわちスルーレートが目標値に達するまで繰り返される。

図７は、出力バッファのスルーレートが目標値よりも高い場合に遅延時間調整前にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものであり、図４に対応するものである。そこで、図４と同一部分には同一符号を付し、これらについての説明を適宜省略する。ここでは、出力バッファ１１４のスルーレートが目標値よりも低いので、図４とは異なり、伝送路送出信号１１３は図２に示した波形よりも急激に変化し、図７の（ｃ）に示す波形となる。このため、同図（ｄ）に示す第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1は、図４よりも早くなり、第１のクロック１１８の立ち上がる時刻ｔ_c1までの時間Ｄ₁は図４よりも長くなる。そして、同様に第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1が第１のクロック１１８の立ち上がる時刻ｔ_c1と一致するように可変遅延回路２０３の遅延時間が調整される。

図８は、このようにして遅延時間が調整された後にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものであり、図５に対応するものである。図５と同様に、図８の（ｂ）に示す遅延回路出力信号２０４は初期遅延時間Ｄ₀に時間Ｄ₁を加算した時間だけ遅延し、遅延回路出力信号２０４は同図（ｃ）に示す波形となる。そして、第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1は、第１のクロック１１８の立ち上がる時刻ｔ_c1に一致している。同様に、出力バッファ１１４のスルーレートの調整処理に移行する。

図９は、第２のクロックに切り替えられた後にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものであり、図６に対応するものである。ここではスルーレートは目標値よりも高くなっているため、同図（ｄ）から明らかなように伝送路送出信号１１３が第２の参照電圧１５２に達する時刻ｔ_b2が第２のクロック１１９の立ち上がる時刻ｔ_c2よりも時間Ｄ₂だけ早くなる。すると、第２の差動バッファ出力信号２２０を遅らせてその立ち上がりの時刻ｔ_b2を第２のクロック１１９の立ち上がる時刻ｔ_c2と一致させるために、第２の差動バッファ２１１は図３の第２のカウントアップ信号２２２を第２のカウンタ回路２２４へ送る。これにより、第２のカウンタ回路２２４の保持するカウント値を増加させる。第２のカウンタ回路２２４はこれに対応して値を増加させたスルーレート調整信号２２５を出力バッファ１１４へと送る。

出力バッファ１１４は、前記したように所定のパラメータの値が大きければ大きいほど、自己のスルーレートを小さくする。したがって、スルーレート調整信号２２５の値の増加に対応して、出力バッファ１１４のスルーレートは減少し、伝送路送出信号１１３の立ち上がり部分の傾きがより緩やかになる。このようなスルーレートの減少は、第２の差動バッファ出力信号２２０の立ち上がる時刻ｔ_b2が第２のクロック１１９の立ち上がる時刻ｔ_c2にほぼ一致してスルーレート調整信号２２５が定常状態になるまで、すなわちスルーレートが目標値に達するまで繰り返される。

なお、出力バッファ１１４のスルーレートが変化することによって第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1も変化するが、第２の差動バッファ出力信号２２０の立ち上がる時刻ｔ_b2の変化に比べて小さいものとなる。したがって、スルーレートの調整の精度に大きな影響を及ぼすことはない。更にスルーレートの調整の精度を高めるには、たとえば遅延時間調整モードとスルーレート調整モードと交互に所定回数ずつ実行することによって、双方を収束させるようにすればよい。

図１０は、遅延時間調整前に出力バッファのスルーレートが目標値にほぼ一致している場合に遅延時間調整前にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものであり、図４および図７に対応するものである。ここでは、出力バッファ１１４のスルーレートが目標値にほぼ一致しているので、伝送路送出信号１１３の立ち上がり部分の傾きは図２に示した傾きとほぼ同じであり、図１０の（ｃ）に示す波形となる。同様に、第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1が第１のクロック１１８の立ち上がる時刻ｔ_c1と一致するように可変遅延回路２０３の遅延時間が調整される。

図１１は、このようにして遅延時間が調整された後にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものであり、図５および図８に対応するものである。図５および図８と同様に、図１０の（ｂ）に示す遅延回路出力信号２０４は初期遅延時間Ｄ₀に時間Ｄ₁を加算した時間だけ遅延し、遅延回路出力信号２０４は同図（ｃ）に示す波形となる。そして、第１の差動バッファ出力信号２１３の立ち上がる時刻ｔ_b1は、第１のクロック１１８の立ち上がる時刻ｔ_c1に一致している。同様に、出力バッファ１１４のスルーレートの調整処理に移行する。

図１２は、第２のクロックに切り替えられた後にスルーレート調整回路の各装置部が出力する信号の波形を表わしたものであり、図６および図９に対応するものである。既に説明したように、選択信号２０２の立ち上がりの時刻からこれに対応して伝送路送出信号１１３が第１の参照電圧１５１に達する時刻ｔ_b1までの時間が、第１のクロック１１８の周期Ｔ₁に一致するように調整されている。そして、ここでは伝送路送出信号１１３が第１の参照電圧１５１に達する時刻ｔ_b1から第２の参照電圧１５２に達する時刻ｔ_b1までの時間がほぼ単位時間ΔＴとなっている。したがって、伝送路送出信号１１３が第２の参照電圧１５２に達する時刻ｔ_b2は、同図（ｄ）に示すように、元の第２のクロック１１９の立ち上がりから時間（Ｔ₁＋ΔＴ）だけずれた時刻、すなわち第２のクロック１１９の次の立ち上がりの時刻ｔ_c2にほぼ一致する。このようにして、出力バッファ１１４のスルーレートを高い精度で目標値に一致させることができる。

このようにしてスルーレートが調整されると、バッファ入力側セレクタ２０５の選択が切り替えられ、出力バッファ１１４は可変遅延回路２０３から切断されて、図１の第１の論理回路１０４に接続される。

以上説明したように、本実施例のスルーレート調整回路によれば、出力バッファのスルーレートの目標値に対応させた周期の差分を有する２つのクロックとそれぞれに対応する２つの参照電圧とを用意する。そして、１つめのクロックによるバッファ出力信号の立ち上がりが１つめの参照電圧に達する時刻を１つ目のクロックの立ち上がる時刻に一致させる形で信号を遅延させる。これにより、２つのクロックの差分と、バッファ出力信号の立ち上がりが１つ目の参照電圧に達してから２つ目の参照電圧に達するまでの時間の比較をすることが可能となる。そして、これらを一致させるように出力バッファのスルーレートを変化させることによって、スルーレートを目標値に一致させることができる。スルーレートを設定する際の単位時間を２つのクロックの周波数によって設定できるので、より高い精度でのスルーレート調整が可能となる。したがって、より確実に伝送路への出力信号のスルーレートを適切な値に調整することができ、ノイズの低減と出力信号が所定の電圧に到達するまでの遅延時間の低減とを効率良く実現することができる。

また、スルーレートの目標値を設定する際には、たとえば一方のクロックの周波数を可変として他方のクロックの周波数および２つの参照電圧を固定としたり、一方の参照電圧を可変として他方の参照電圧および２つのクロックの周波数を固定とすることで可能である。逆に、２つのクロックの周波数を固定として２つの参照電圧を任意に設定できるようにしてもよい。あるいは、より多くのパラメータを可変とすることで、目標値の設定の自由度を高めるようにしてもよい。

なお、２つの位相比較器は、位相差の方向を検出するのではなく、単に２つの信号の立ち上がりの時刻のずれが所定の範囲内に収まっているか否かを検出するようにしてもよい。この場合には、たとえばスルーレート調整を開始する際に、第１のクロックの周期に比較してクロック用セレクタ２００の入力側から第１の差動バッファ２１０の出力側までの信号の遅延時間の総和が十分に短くなるように、第１のカウンタ回路２１７のカウント値を十分に小さい値に初期化する必要がある。加えて、スルーレート調整を開始する際に出力バッファ１１４のスルーレートが十分に大きくなるように、第２のカウンタ回路２２４のカウント値を十分に小さい値に初期化する必要がある。その上で、それぞれのカウント値の１単位分に対応する位相差よりも小さな位相差については無視するようにすればよい。

＜発明の第１の変形例＞

第１のクロックと第２のクロックを、１つの共通したクロック発生器を使用して供給するようにするとともに、スルーレートを調整するための単位時間を任意に設定できるようにした例について説明する。

図１３は本発明の第１の変形例によるスルーレート調整回路を使用したスルーレート調整装置の構成を表わしたものである。このスルーレート調整装置３００は、実施例で説明したスルーレート調整回路１１５と、２つの異なる周波数のクロックを生成してこのスルーレート調整回路１１５へと供給するための回路であるクロック生成回路３０１により構成されている。クロック生成回路３０１は、スルーレート調整回路１１５が備えられたＬＳＩと同じ回路基板上に配置されている。クロック生成回路３０１は、第１のクロック１１８を出力するためのクロック発生器３１１と、第２のクロック１１９を出力するためのＰＬＬ（Phase-Locked Loop）回路３１２を備えている。そして、第１のクロック１１８はスルーレート調整回路１１５へと入力されるだけでなく、ＰＬＬ回路３１２にも入力されるようになっている。

ＰＬＬ回路３１２は、入力された第１のクロック１１８をＲ分の１に分周する第１の分周器３１３と、第３の位相比較器３１４の出力電圧に応じた周波数で第３のクロック３１５を出力するＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）３１６を備えている。そして、第３のクロック３１５をＮ分の１に分周して第３の位相比較器３１４に送る第２の分周器３１７を備えている。すなわち、第３の位相比較器３１４は第１のクロック１１８をＲ分周した信号とＶＣＯ３１６が出力する第３のクロック３１５をＮ分周した信号の位相差に応じてＶＣＯ３１６への出力電圧を変化させる。すなわち、これら２つの信号の位相すなわち周波数は収束するようになっている。また、第３のクロック３１５をＭ分の１に分周して第２のクロック１１９として出力する第３の分周器３１８が備えられている。第１〜第３の分周器３１３、３１７、３１８はそれぞれ分周比を任意に設定することができるようになっている。

このようなＰＬＬ回路で各信号の状態が定常状態となったとき、第１のクロック１１８の周波数をｆ₁、第２のクロック１１９の周波数をｆ₂とすると、次の（１）式が成立する。
ｆ₂＝（ｆ₁×Ｎ）／（Ｒ＋Ｍ） ……（１）

したがって、第１〜第３の分周器３１３、３１７、３１８を適切に設定することで、第１のクロック１１８の周波数ｆ₁を任意の比率で分周あるいは逓倍することができ、第２のクロック１１９の周波数ｆ₂を高い自由度で任意に設定することができる。これは、実施例で説明した出力バッファ１１４のスルーレートの目標値を設定する際の単位時間ΔＴの長さを任意に設定できることを意味する。

以上説明したように、第１の変形例によれば、一方のクロックを利用してＰＬＬ回路によって周波数の異なる他方のクロックを生成するようにしたので、クロック発生器が１つで済み、システムの低コスト化が可能となる。たとえば、ＬＳＩの論理回路を動作させるのに使用されるクロックを利用して任意の単位時間を設定することも可能となる。なお、この変形例では、第１のクロックを利用してこれよりも周波数の低い第２のクロックを生成するようにしたが、逆に第２のクロックを利用して第１のクロックを生成したり、全く別のクロックを基に２つのＰＬＬ回路を使用して第１および第２のクロックを生成するようにしてもよいことは当然である。また、ＰＬＬ回路あるいはクロック生成回路全体をスルーレート調整回路の一部として構成しても良い。

＜発明の第２の変形例＞

次に、より効率良くスルーレートの調整を行えるように、各回路部の動作の制御を行う装置部を設けるようにした例について説明する。

図１４は、第２の変形例によるスルーレート調整回路を表わしたものであり、実施例の図３に対応するものである。そこで、図３と同一部分には同一符号を付し、これについての説明を省略する。このスルーレート調整回路４００では、図３とは異なり、このスルーレート調整回路４００全体の動作を制御するためのスルーレート調整制御部４０５が設けられており、クロック用セレクタ制御信号２０１と、バッファ入力側セレクタ制御信号２０６を出力するようになっている。更に、第１のカウンタ回路２１７および第２のカウンタ回路２２４に対してそれぞれが保持するカウント値をホールドさせるための信号として、第１のカウント値ホールド指示信号４０８と第２のカウント値ホールド指示信号４０９とを出力するようになっている。

スルーレート調整制御部４０５は、図示しないＣＰＵ（中央処理装置）とこれによって実行される制御プログラムを格納した記憶媒体および各制御信号を出力するための回路装置により構成されている。適切なタイミングで各制御信号を所定の値で出力させることにより、接続された各装置部の動作を制御し、出力バッファ１１４のスルーレート調整を行う。

図１５は、このようなスルーレート調整制御部のスルーレート調整制御処理の流れを表わしたものである。スルーレート調整制御部４０５は、図示しないキーボートの操作あるいは図示しないスイッチの押下等により、スルーレート調整の開始を受け付けるようになっている。スルーレート調整の開始が指示されると（ステップＳ４５１：Ｙ）、まずバッファ入力側セレクタ２０５を切り替えて、出力バッファ１１４を可変遅延回路２０３に接続させる（ステップＳ４５２）。次に、クロック用セレクタ２００に対して第１のクロック１１８を可変遅延回路２０３へと入力させるようにする（ステップＳ４５３）。これにより、第１のクロック１１８と同じ波形の信号が出力バッファ１１４に入力され、これに対応する信号が伝送路送出信号１１３として第１の差動バッファ２１０へ送られるようになる。

この段階で、第１のカウンタ回路２１８および第２のカウンタ回路２２４を初期化し、出力バッファ１１４のスルーレートを一旦固定するために第２のカウンタ回路２２４の保持するカウント値をホールドさせる（ステップＳ４５４）。すると、実施例で既に説明したように第１のクロック１１８と第１の差動バッファ出力信号２１３との位相差がちょうど第１のクロック１１８の周期Ｔ₁となる方向で第１のカウンタ回路２１７が保持するカウント値が増減するとともに可変遅延回路２０３の遅延時間が調整される。

この調整が開始されてから位相差が第１のクロック１１８の周期Ｔ₁に収束するのに十分な所定の時間が経過すると（ステップＳ４５５：Ｙ）、そのときの可変遅延回路２０３の遅延時間を固定するために第１のカウンタ回路２１７の保持するカウント値をホールドさせる。一方で、遅延時間を調整するため行っていた第２のカウンタ回路のカウント値のホールドを解除する（ステップＳ４５６）。そして、クロック用セレクタ２００に対して第２のクロック１１９を可変遅延回路２０３へと入力させるようにする（ステップＳ４５７）。これにより、第２のクロック１１９と同じ波形の信号が出力バッファ１１４に入力され、これに対応する信号が伝送路送出信号１１３として第２の差動バッファ２１１へ送られるようになる。

ステップＳ４５４からステップＳ４５６までの処理によって、クロック用セレクタ２００の入力側から第１の位相比較器２１４の入力側までの信号の遅延時間の総和は、第１のクロック１１８の周期Ｔ₁に一致している。したがって、出力バッファ１１４のスルーレートを実施例の図２に示した目標値に調整するためには、クロック用セレクタ２００の入力側から第２の位相比較器２２１の入力側までの信号の遅延時間の総和を、第２のクロック２０１の周期（Ｔ₁＋ΔＴ）に一致させれば良い。第２のクロック１１９と第２の差動バッファ出力信号２２０との位相差がちょうど第２のクロック１１９の周期（Ｔ₁＋ΔＴ）となる方向で第２のカウンタ回路２２４が保持するカウント値および出力バッファ１１４の所定のパラメータが増減するとともに、出力バッファ１１４のスルーレートが調整される。

この調整が開始されてから位相差が第２のクロック１１９の周期（Ｔ₁＋ΔＴ）に収束するのに十分な所定の時間が経過すると（ステップＳ４５８：Ｙ）、そのときの出力バッファ１１４の所定のパラメータを固定するために第２のカウンタ回路２２４の保持するカウント値をホールドさせる（ステップＳ４５９）。出力バッファ１１４の所定のパラメータが固定されるとスルーレートも固定され、しかもそのスルーレートは目標値にほぼ一致した値に収束したものである。したがって、スルーレート調整は終了し、バッファ入力側セレクタ２０５を切り替えて、出力バッファ１１４を可変遅延回路２０３から切断して第１の論理回路１０４に接続させ（ステップＳ４６０）、処理を終了するともに再びスルーレートの調整の指示を待機する（リターン）。出力バッファ１１４は以降、所定のパラメータが変更されるまで、すなわち異なるスルーレート調整信号２２５が送られてくるまで、この設定されたスルーレートを保持する。なお、出力バッファが所定のパラメータを記憶するものであれば、ステップＳ４５９の後に第２のカウンタ回路２２４と出力バッファ１１４との接続を切断するようにしてもよい。

なお、既に説明したように、出力バッファ１１４のスルーレートが調整されることによって、クロック用セレクタ２００の入力側から第１の位相比較器２１４の入力側までの遅延時間の総和は、第１のクロック１１８の周期Ｔ₁と少しだけずれた長さとなる。したがって、要求される調整の精度のレベルに応じた回数だけ、ステップＳ４５３からステップＳ４５９までを繰り返し実行させるようにしてもよい。更に、第１のカウンタ回路２１８および第２のカウンタ回路２２４のカウント値をホールドするタイミングは、それぞれのカウント値が一定の値に収束したか否かを逐次判別するようにし、収束したと判別されたときとしてもよい。

以上説明したように、本発明の第２の変形例によれば、スルーレート調整回路の各装置部のそれぞれの動作を適切なタイミングで制御するスルーレート調整制御部を設けたので、ユーザがいちいち信号の切り替え等の指示を行うといった手間を低減させることができる。また、より効率よくスルーレートの調整を行うことができる。

なお、以上説明した実施例と第１および第２の変形例では、調整の対象となる出力バッファに直接にスルーレート調整を行うようにしたが、調整の対象となる出力バッファと同じ構成あるいは種類の他の出力バッファを用意し、これに接続するようにしてもよい。この場合、調整後の出力バッファに設定されたスルーレートを変化させるパラメータの値を検出し、これと同じ値を実際の調整の対象となる出力バッファの同じパラメータに設定するようにする。

また、スルーレートの調整の対象となる被調整装置として、ＬＳＩの出力回路等に使用される出力バッファを例に挙げて説明したが、他の特定のパラメータと自己のスルーレートに相関関係を有するような各種装置へも適用できることはもちろんである。この場合には、パラメータとスルーレートとの増減の関係に対応させて、第２の位相比較器２２１による位相差の方向と第２のカウンタ回路２２４の増減との関係を設定するようにすればよい。

本発明の一実施例によるスルーレート調整回路を使用した情報処理装置の要部の構成を表わした構成図である。 本実施例による出力バッファのスルーレートの目標値とスルーレート調整の原理を説明するための説明図である。 本実施例によるスルーレート調整回路の回路構成を表わした回路構成図である。 本実施例による出力バッファのスルーレートが目標値よりも低い場合に遅延時間調整前にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による遅延時間が調整された後にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による第２のクロックに切り替えられた後にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による出力バッファのスルーレートが目標値よりも高い場合に遅延時間調整前にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による遅延時間が調整された後にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による第２のクロックに切り替えられた後にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による出力バッファのスルーレートが目標値にほぼ一致している場合に遅延時間調整前にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による遅延時間が調整された後にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本実施例による第２のクロックに切り替えられた後にスルーレート調整回路の各装置部が出力する信号の波形を表わした波形図である。 本発明の第１の変形例によるスルーレート調整回路を使用したスルーレート調整装置の構成を表わした構成図である。 本発明の第２の変形例によるスルーレート調整回路の回路構成を表わした回路構成図である。 本発明の第２の変形例によるスルーレート調整制御部のスルーレート調整制御処理の流れを表わした流れ図である。

符号の説明

１００ 情報処理装置
１０１ 第１のＬＳＩ
１０２ 第２のＬＳＩ
１０３ 伝送路
１０４ 第１の論理回路
１０５ 出力回路
１０６ 第２の論理回路
１０７ 入力回路
１１４ 出力バッファ
１１５、４００ スルーレート調整回路
１１６ 第１のクロック発生器
１１７ 第２のクロック発生器
２００ クロック用セレクタ
２０３ 可変遅延回路
２０５ バッファ入力側セレクタ

２１０ 第１の差動バッファ
２１１ 第２の差動バッファ
２１４ 第１の位相比較器
２１７ 第１のカウンタ回路
２２１ 第２の位相比較器
２２４ 第２のカウンタ回路
３００ スルーレート調整装置
３０１ クロック生成回路
３１１ クロック発生器
３１２ ＰＬＬ回路
３１３ 第１の分周器
３１４ 第３の位相比較器
３１５ 第３のクロック
３１６ ＶＣＯ
４０５ スルーレート調整制御部

Claims (7)

1. 入力された信号を電圧の変化率に制限を設けた形で出力するとともに、その出力信号の電圧の最大変化率としてのスルーレートの大きさを調整可能な信号処理手段と、
   この信号処理手段の入力側に接続され、信号処理手段に入力される信号の遅延時間を調整可能な可変信号遅延手段と、
   この可変信号遅延手段に対して、第１のクロックとこの第１のクロックよりも予め定められた単位時間だけ長い周期を有する第２のクロックのいずれか一方を選択して供給するクロック選択手段と、
   前記信号処理手段から出力される信号を入力し、その電圧と予め定められた第１の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第１の矩形信号を出力する第１の矩形信号出力手段と、
   前記クロック選択手段が前記第１のクロックを選択する区間に、第１のクロックの波形の立ち上がりあるいは立ち下がり部分としてのエッジと、このエッジから１周期分手前に位置する同じ第１のクロックの他のエッジに対応してこの第１の矩形信号出力手段が出力する第１の矩形信号のエッジとの時間的なずれを逐次比較し、これらのずれが解消する遅延時間を前記可変信号遅延手段に設定する遅延時間設定手段と、
   前記信号処理手段から出力される信号を入力し、その電圧と前記第１の基準電圧とは異なる予め定められた第２の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第２の矩形信号を出力する第２の矩形信号出力手段と、
   前記クロック選択手段が前記第２のクロックを選択する区間に、第２のクロックのエッジと、このエッジから１周期分手前に位置する同じ第２のクロックの他のエッジに対応してこの第２の矩形信号出力手段が出力する第２の矩形信号のエッジとの時間的なずれを逐次比較し、これらのずれが解消するスルーレートを前記信号処理手段に設定するスルーレート設定手段
   とを具備することを特徴とするスルーレート調整回路。
2. 前記遅延時間設定手段は、前記可変信号遅延手段に遅延時間を設定するための第１のカウント値を保持する第１のカウント値保持手段と、前記クロック選択手段が前記第１のクロックを選択する区間に第１のクロックのエッジとこのエッジから１周期分手前に位置する同じ第１のクロックの他のエッジに対応して前記第１の矩形信号出力手段が出力する第１の矩形信号のエッジとの時間的なずれの方向を逐次検出する第１の信号比較手段と、この第１の信号比較手段がずれの方向を検出する度にそのずれの方向に応じて前記第１のカウント値保持手段が保持する第１のカウント値を１カウントずつ増減させる第１のカウント値増減手段と、前記可変信号遅延手段の遅延時間を前記第１のカウント値保持手段が保持する第１のカウント値の大きさに応じた長さに調整する遅延時間調整手段とを備えていることを特徴とする請求項１記載のスルーレート調整回路。
3. 前記装置スルーレート設定手段は、前記信号処理手段にスルーレートを設定するための第２のカウント値を保持する第２のカウント値保持手段と、前記クロック選択手段が前記第２のクロックを選択する区間にこのエッジから１周期分手前に位置する同じ第２のクロックの他のエッジに対応して前記第２の矩形信号出力手段が出力する第２の矩形信号のエッジとの時間的なずれの方向を逐次検出する第２の信号比較手段と、この第２の信号比較手段がずれの方向を検出する度にそのずれの方向に応じて前記第２のカウント値保持手段が保持する第２のカウント値を１カウントずつ増減させる第２のカウント値増減手段と、前記信号処理手段のスルーレートを前記第２のカウント値保持手段が保持する第２のカウント値の大きさに応じた値に調整するスルーレート調整手段とを備えていることを特徴とする請求項１記載のスルーレート調整回路
4. 前記第１のクロックの周期に対する前記第２のクロックの周期の差分である前記単位時間を任意に設定するための周期差分設定手段を更に具備していることを特徴とする請求項１記載のスルーレート調整回路。
5. 所定の周期のクロックを生成する第１のクロック生成手段と、
   この第１のクロック生成手段が生成したクロックを入力して任意の周期のクロックに変換する第２のクロック生成手段とを更に具備し、
   前記第１のクロックは、これら第１のクロック生成手段と第２のクロック生成手段が出力する２つの信号のうち周期が短い方であり、前記第２のクロックは他方であることを特徴とする請求項１記載のスルーレート調整回路。
6. 前記信号処理手段へのスルーレートの調整の開始の要求を受け付ける調整開始要求受付手段と、
   この調整開始要求受付手段がスルーレートの調整の開始の要求を受け付けると、前記クロック選択手段に対して前記信号処理手段への前記第１のクロックの供給を開始させる第１のクロック供給指示手段と、
   前記遅延時間設定手段が前記遅延時間の設定を開始して第１の所定時間が経過すると、前記クロック選択手段に対して前記第２のクロックの供給に切り替えさせる第２のクロック供給指示手段と、
   前記スルーレート設定手段が前記スルーレートの設定を開始して第２の所定時間が経過すると、この信号処理手段へのクロックの供給および信号処理手段から出力される信号の取得を停止させる装置接続切断手段
   とを更に具備することを特徴とする請求項１記載のスルーレート調整回路。
7. 入力された信号を電圧の変化率に制限を設けた形で出力するとともにその出力信号の電圧の最大変化率としてのスルーレートの大きさを調整可能な信号処理手段に対して、この信号処理手段に入力される信号の遅延時間を可変に調整するための可変遅延手段を介して第１のクロックを供給することを開始する第１のクロック供給開始ステップと、
   この第１のクロック供給開始ステップで前記第１のクロックの前記信号処理手段への供給が開始されると、信号処理手段から出力される信号の電圧と予め定められた第１の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第１の矩形信号を出力する第１の矩形信号出力ステップと、
   前記第１のクロックの波形の立ち上がりあるいは立ち下がり部分としてのエッジと、このエッジから１周期分手前に位置する同じ第１のクロックの他のエッジに対応してこの第１の矩形信号出力ステップで出力される第１の矩形信号のエッジとの時間的なずれの方向を逐次検出する第１の信号比較ステップと、
   この第１の信号比較ステップで前記第１の矩形信号のエッジが進んでいることが検出されると前記可変遅延手段の遅延時間を増加させるとともに、前記第１の矩形信号のエッジが遅れていることが検出されると前記可変遅延手段の遅延時間を減少させて、これらのエッジを一致させる遅延時間設定ステップと、
   この遅延時間設定ステップで前記２つのエッジが一致すると、そのときの前記可変遅延手段の遅延時間を固定化する遅延時間固定化ステップと、
   この遅延時間固定化ステップで前記可変遅延手段の遅延時間が固定化されると、前記信号処理手段に対して、前記可変遅延手段を介して前記第１のクロックに替えて前記第１のクロックよりも予め定められた単位時間だけ長い周期を有する第２のクロックを供給することを開始する第２のクロック供給ステップと、
   この第２のクロック供給ステップで前記第２のクロックの前記信号処理手段への供給が開始されると、信号処理手段から出力される信号の電圧と前記第１の基準電圧とは異なる予め定められた第２の基準電圧との大小関係が逆転するたびに信号の論理を反転させてなる第２の矩形信号を出力する第２の矩形信号出力ステップと、
   前記第２のクロックのエッジと、このエッジから１周期分手前に位置する同じ第２のクロックの他のエッジに対応してこの第２の矩形信号出力ステップで出力される第２の矩形信号のエッジとの時間的なずれの方向を逐次検出する第２の信号比較ステップと、
   この第２の位相比較ステップで前記第２の矩形信号のエッジが進んでいることが検出されると前記信号処理手段のスルーレートを減少させるとともに、第２の矩形信号のエッジが遅れていることが検出されると前記スルーレートを増加させて、前記２つのエッジを一致させるスルーレート設定ステップと、
   このスルーレート設定ステップで前記２つのエッジが一致すると、そのときの前記スルーレートを固定化するスルーレート固定化ステップ
   とを具備することを特徴とするスルーレート調整方法。

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