JP2000174594A - 遅延時間調整回路 - Google Patents
遅延時間調整回路Info
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- JP2000174594A JP2000174594A JP10345770A JP34577098A JP2000174594A JP 2000174594 A JP2000174594 A JP 2000174594A JP 10345770 A JP10345770 A JP 10345770A JP 34577098 A JP34577098 A JP 34577098A JP 2000174594 A JP2000174594 A JP 2000174594A
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Abstract
(57)【要約】
【課題】 可変遅延バッファ回路の遅延時間を所望の遅
延量に容易に調整可能にする遅延時間調整回路を提供す
る。 【解決手段】 遅延時間の調整が可能な可変遅延バッフ
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、周期の異なる第１、第２のクロ
ックの一方を出力する第１のセレクタと、第１のセレク
タの出力クロックを所定時間だけ遅延させる可変遅延回
路と、可変遅延回路の出力クロックを２つの出力端子の
一方から出力する第２のセレクタと、第２のセレクタの
一方の出力端子から出力されるクロックと第１のクロッ
クの位相を一致させるための第１の比較器及び第１のカ
ウンターと、第２のセレクタの他方の出力端子及び可変
遅延バッファ回路を介して出力されるクロックと第２の
クロックの位相を一致させるための第２の比較器及び第
２のカウンターとを有する構成とする。
延量に容易に調整可能にする遅延時間調整回路を提供す
る。 【解決手段】 遅延時間の調整が可能な可変遅延バッフ
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、周期の異なる第１、第２のクロ
ックの一方を出力する第１のセレクタと、第１のセレク
タの出力クロックを所定時間だけ遅延させる可変遅延回
路と、可変遅延回路の出力クロックを２つの出力端子の
一方から出力する第２のセレクタと、第２のセレクタの
一方の出力端子から出力されるクロックと第１のクロッ
クの位相を一致させるための第１の比較器及び第１のカ
ウンターと、第２のセレクタの他方の出力端子及び可変
遅延バッファ回路を介して出力されるクロックと第２の
クロックの位相を一致させるための第２の比較器及び第
２のカウンターとを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は遅延時間の調整が可
能な可変遅延バッファ回路を所望の遅延量に設定するた
めの遅延時間調整回路に関する。
能な可変遅延バッファ回路を所望の遅延量に設定するた
めの遅延時間調整回路に関する。
【０００２】
【従来の技術】近年の情報処理装置等では処理の高速化
が進んでいるため、ＬＳＩ間で情報をやり取りする際の
信号遅延が問題になってきている。特に、ＬＳＩのＩ／
Ｏ回路等では、各ＬＳＩ間での信号遅延時間のばらつき
や温度による変動によって伝送クロックに対する同期が
確立できなくなるおそれがある。このような信号遅延に
よる問題を解決するために、従来は各ＬＳＩにおける信
号遅延時間をより少なくするための検討がなされてき
た。
が進んでいるため、ＬＳＩ間で情報をやり取りする際の
信号遅延が問題になってきている。特に、ＬＳＩのＩ／
Ｏ回路等では、各ＬＳＩ間での信号遅延時間のばらつき
や温度による変動によって伝送クロックに対する同期が
確立できなくなるおそれがある。このような信号遅延に
よる問題を解決するために、従来は各ＬＳＩにおける信
号遅延時間をより少なくするための検討がなされてき
た。
【０００３】
【発明が解決しようとする課題】しかしながら大型化し
たシステムでは各ＬＳＩ間の距離があるため、動作サイ
クルを上げると信号を転送する際に配線容量等によって
遅れが発生する。したがって、各ＬＳＩ内の信号遅延時
間を少なくするよりも、各ＬＳＩの信号遅延時間のばら
つきを少なくすることが肝要になる。
たシステムでは各ＬＳＩ間の距離があるため、動作サイ
クルを上げると信号を転送する際に配線容量等によって
遅れが発生する。したがって、各ＬＳＩ内の信号遅延時
間を少なくするよりも、各ＬＳＩの信号遅延時間のばら
つきを少なくすることが肝要になる。
【０００４】通常、異なるＬＳＩでは内部回路の遅延時
間のばらつきが大きくなるが、個々のＬＳＩ内の内部回
路の遅延時間のばらつきはほぼ等しい値になる。そこ
で、遅延時間の調整が可能な可変遅延バッファ回路をＬ
ＳＩ内に設け、そのＬＳＩの遅延時間を所望の値に設定
する手法が採られるようになってきた。この場合、ＬＳ
Ｉ内には可変遅延バッファ回路の遅延時間を所望の遅延
量に設定するための遅延時間調整回路が設けられる。
間のばらつきが大きくなるが、個々のＬＳＩ内の内部回
路の遅延時間のばらつきはほぼ等しい値になる。そこ
で、遅延時間の調整が可能な可変遅延バッファ回路をＬ
ＳＩ内に設け、そのＬＳＩの遅延時間を所望の値に設定
する手法が採られるようになってきた。この場合、ＬＳ
Ｉ内には可変遅延バッファ回路の遅延時間を所望の遅延
量に設定するための遅延時間調整回路が設けられる。
【０００５】遅延時間調整回路は、例えば、ＬＳＩのＩ
／Ｏ部の各内部回路にそれぞれ可変遅延バッファ回路を
設け、遅延時間調整回路によって調整された可変遅延バ
ッファ回路の遅延量の設定データに基づいて、各内部回
路に設けられた可変遅延バッファ回路の遅延量を設定す
るために用いられる。あるいは、遅延時間調整回路によ
って調整された可変遅延バッファ回路をそのまま各内部
回路に接続する。
／Ｏ部の各内部回路にそれぞれ可変遅延バッファ回路を
設け、遅延時間調整回路によって調整された可変遅延バ
ッファ回路の遅延量の設定データに基づいて、各内部回
路に設けられた可変遅延バッファ回路の遅延量を設定す
るために用いられる。あるいは、遅延時間調整回路によ
って調整された可変遅延バッファ回路をそのまま各内部
回路に接続する。
【０００６】よって、遅延時間調整回路は、調整が容易
であることが望ましく、温度変動等に対応するためにＬ
ＳＩが動作中であっても調整可能であることが望まし
い。
であることが望ましく、温度変動等に対応するためにＬ
ＳＩが動作中であっても調整可能であることが望まし
い。
【０００７】本発明は上記したような問題点を解決する
ためになされたものであり、可変遅延バッファ回路の遅
延時間を所望の遅延量に容易に調整可能にすると共に、
ＬＳＩが動作中であっても調整可能な遅延時間調整回路
を提供することを目的とする。
ためになされたものであり、可変遅延バッファ回路の遅
延時間を所望の遅延量に容易に調整可能にすると共に、
ＬＳＩが動作中であっても調整可能な遅延時間調整回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明の遅延時間調整回路は、遅延時間の調整が可能な
可変遅延バッファ回路の前記遅延時間を所望の値に設定
するための遅延時間調整回路であって、入力されるクロ
ックの周波数を逓倍し、前記可変遅延バッファ回路に出
力する周波数逓倍回路と、前記周波数逓倍回路から出力
されるクロックと前記可変遅延バッファ回路から出力さ
れるクロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器と、前記位相比較器の出力信号
にしたがって前記可変遅延バッファ回路の遅延時間を前
記周波数逓倍回路から出力されるクロックの１周期分の
時間に一致させるための制御信号を出力するカウンター
と、を有する構成である。
本発明の遅延時間調整回路は、遅延時間の調整が可能な
可変遅延バッファ回路の前記遅延時間を所望の値に設定
するための遅延時間調整回路であって、入力されるクロ
ックの周波数を逓倍し、前記可変遅延バッファ回路に出
力する周波数逓倍回路と、前記周波数逓倍回路から出力
されるクロックと前記可変遅延バッファ回路から出力さ
れるクロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器と、前記位相比較器の出力信号
にしたがって前記可変遅延バッファ回路の遅延時間を前
記周波数逓倍回路から出力されるクロックの１周期分の
時間に一致させるための制御信号を出力するカウンター
と、を有する構成である。
【０００９】このとき、前記周波数逓倍回路から出力さ
れるクロック及び遅延時間調整回路が組み込まれる半導
体集積回路の内部回路からの信号が入力され、外部から
の切り換え信号にしたがっていずれか一方を前記可変遅
延バッファ回路に出力する第１のセレクタ回路と、前記
可変遅延バッファ回路から出力される信号が入力され、
前記外部からの切り換え信号にしたがって前記位相比較
器または前記半導体集積回路の他の内部回路のいずれか
一方に出力する第２のセレクタ回路と、を有していても
よく、前記制御信号が、前記半導体集積回路が備える他
の可変遅延バッファ回路に対して出力される構成であっ
てもよい。
れるクロック及び遅延時間調整回路が組み込まれる半導
体集積回路の内部回路からの信号が入力され、外部から
の切り換え信号にしたがっていずれか一方を前記可変遅
延バッファ回路に出力する第１のセレクタ回路と、前記
可変遅延バッファ回路から出力される信号が入力され、
前記外部からの切り換え信号にしたがって前記位相比較
器または前記半導体集積回路の他の内部回路のいずれか
一方に出力する第２のセレクタ回路と、を有していても
よく、前記制御信号が、前記半導体集積回路が備える他
の可変遅延バッファ回路に対して出力される構成であっ
てもよい。
【００１０】また、本発明の遅延時間調整回路の他の構
成は、遅延時間の調整が可能な可変遅延バッファ回路の
前記遅延時間を所望の値に設定するための遅延時間調整
回路であって、周期の異なる第１のクロック及び第２の
クロックが入力され、外部からの選択信号にしたがって
設定される第１のモードのとき前記第１のクロックを出
力し、前記第１のモードの後に前記選択信号にしたがっ
て設定される第２のモードのとき前記第２のクロックを
出力する第１のセレクタと、前記第１のセレクタから出
力されるクロックを変更可能に所定時間だけ遅延させる
可変遅延回路と、前記可変遅延回路から出力されるクロ
ックが入力され、前記第１のモードのとき一方の出力端
子から該クロックを出力し、前記第２のモードのとき他
方の出力端子から前記可変出力バッファ回路に対して該
クロックを出力する第２のセレクタと、前記第１のモー
ドのとき、前記第２のセレクタの一方の出力端子から出
力されるクロックと前記第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、前記第１のモードのとき、前記第１の位相比較
器の出力信号にしたがって前記第２のセレクタの一方の
出力端子から出力されるクロックと前記第１のクロック
の位相を一致させるための第１の制御信号を出力する第
１のカウンターと、前記第２のモードのとき、前記可変
遅延バッファ回路から出力されるクロックと前記第２の
クロックの位相を比較し、その位相関係に応じた信号を
出力する第２の位相比較器と、前記第２のモードのと
き、前記第２の位相比較器の出力信号にしたがって前記
可変遅延バッファ回路から出力されるクロックと前記第
２のクロックの位相を一致させるための第２の制御信号
を出力する第２のカウンターと、を有するものである。
成は、遅延時間の調整が可能な可変遅延バッファ回路の
前記遅延時間を所望の値に設定するための遅延時間調整
回路であって、周期の異なる第１のクロック及び第２の
クロックが入力され、外部からの選択信号にしたがって
設定される第１のモードのとき前記第１のクロックを出
力し、前記第１のモードの後に前記選択信号にしたがっ
て設定される第２のモードのとき前記第２のクロックを
出力する第１のセレクタと、前記第１のセレクタから出
力されるクロックを変更可能に所定時間だけ遅延させる
可変遅延回路と、前記可変遅延回路から出力されるクロ
ックが入力され、前記第１のモードのとき一方の出力端
子から該クロックを出力し、前記第２のモードのとき他
方の出力端子から前記可変出力バッファ回路に対して該
クロックを出力する第２のセレクタと、前記第１のモー
ドのとき、前記第２のセレクタの一方の出力端子から出
力されるクロックと前記第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、前記第１のモードのとき、前記第１の位相比較
器の出力信号にしたがって前記第２のセレクタの一方の
出力端子から出力されるクロックと前記第１のクロック
の位相を一致させるための第１の制御信号を出力する第
１のカウンターと、前記第２のモードのとき、前記可変
遅延バッファ回路から出力されるクロックと前記第２の
クロックの位相を比較し、その位相関係に応じた信号を
出力する第２の位相比較器と、前記第２のモードのと
き、前記第２の位相比較器の出力信号にしたがって前記
可変遅延バッファ回路から出力されるクロックと前記第
２のクロックの位相を一致させるための第２の制御信号
を出力する第２のカウンターと、を有するものである。
【００１１】このとき、前記第２のセレクタ回路の他方
の出力端子から出力されるクロック及び遅延時間調整回
路が組み込まれる半導体集積回路の内部回路からの信号
が入力され、外部からの切り換え信号にしたがっていず
れか一方を前記可変遅延バッファ回路に出力する第３の
セレクタ回路と、前記可変遅延バッファ回路から出力さ
れる信号が入力され、前記外部からの切り換え信号にし
たがって前記第２の位相比較器または前記半導体集積回
路の他の内部回路のいずれか一方に出力する第４のセレ
クタ回路と、を有していてもよく、前記第２の制御信号
が、前記半導体集積回路が備える他の可変遅延バッファ
回路に対して出力される構成であってもよい。
の出力端子から出力されるクロック及び遅延時間調整回
路が組み込まれる半導体集積回路の内部回路からの信号
が入力され、外部からの切り換え信号にしたがっていず
れか一方を前記可変遅延バッファ回路に出力する第３の
セレクタ回路と、前記可変遅延バッファ回路から出力さ
れる信号が入力され、前記外部からの切り換え信号にし
たがって前記第２の位相比較器または前記半導体集積回
路の他の内部回路のいずれか一方に出力する第４のセレ
クタ回路と、を有していてもよく、前記第２の制御信号
が、前記半導体集積回路が備える他の可変遅延バッファ
回路に対して出力される構成であってもよい。
【００１２】なお、前記可変遅延バッファ回路は、入力
されたクロックを所定時間だけ遅延させる、直列に接続
された少なくとも１つの単位遅延ゲート、及び前記単位
遅延ゲートを前記可変遅延バッファ回路の遅延時間の設
定に用いるか否かを選択するための遅延経路選択回路を
備えた、遅延時間がそれぞれ異なる複数の単位遅延回路
と、駆動能力を高めるためのバッファ回路と、を有し、
前記可変遅延バッファ回路の入力端子から見て第Ｍ番目
の前記単位遅延回路が備える前記単位遅延ゲートの数
が、２Ｍ−１個である構成が望ましい。。
されたクロックを所定時間だけ遅延させる、直列に接続
された少なくとも１つの単位遅延ゲート、及び前記単位
遅延ゲートを前記可変遅延バッファ回路の遅延時間の設
定に用いるか否かを選択するための遅延経路選択回路を
備えた、遅延時間がそれぞれ異なる複数の単位遅延回路
と、駆動能力を高めるためのバッファ回路と、を有し、
前記可変遅延バッファ回路の入力端子から見て第Ｍ番目
の前記単位遅延回路が備える前記単位遅延ゲートの数
が、２Ｍ−１個である構成が望ましい。。
【００１３】また、前記可変遅延回路は、入力されたク
ロックを所定時間だけ遅延させる、直列に接続された少
なくとも１つの単位遅延ゲート、及び前記単位遅延ゲー
トを前記可変遅延回路の遅延時間の設定に用いるか否か
を選択するための遅延経路選択回路を備えた、遅延時間
がそれぞれ異なる複数の単位遅延回路を有し、前記可変
遅延回路の入力端子から見て第Ｍ番目の前記単位遅延回
路が備える前記単位遅延ゲートの数は、２Ｍ−１個であ
る構成が望ましい。
ロックを所定時間だけ遅延させる、直列に接続された少
なくとも１つの単位遅延ゲート、及び前記単位遅延ゲー
トを前記可変遅延回路の遅延時間の設定に用いるか否か
を選択するための遅延経路選択回路を備えた、遅延時間
がそれぞれ異なる複数の単位遅延回路を有し、前記可変
遅延回路の入力端子から見て第Ｍ番目の前記単位遅延回
路が備える前記単位遅延ゲートの数は、２Ｍ−１個であ
る構成が望ましい。
【００１４】上記のように構成された遅延時間調整回路
は、入力されるクロックの周波数を逓倍し、可変遅延バ
ッファ回路に出力する周波数逓倍回路と、周波数逓倍回
路から出力されるクロックと可変遅延バッファ回路から
出力されるクロックの位相を比較し、その位相関係に応
じた信号を出力する位相比較器と、位相比較器の出力信
号にしたがって可変遅延バッファ回路の遅延時間を周波
数逓倍回路から出力されるクロックの１周期分の時間に
一致させるための制御信号を出力するカウンターとを有
することで、可変遅延バッファ回路の遅延時間を、外部
から入力するクロックの１周期の所定倍に等しくさせる
ことができる。
は、入力されるクロックの周波数を逓倍し、可変遅延バ
ッファ回路に出力する周波数逓倍回路と、周波数逓倍回
路から出力されるクロックと可変遅延バッファ回路から
出力されるクロックの位相を比較し、その位相関係に応
じた信号を出力する位相比較器と、位相比較器の出力信
号にしたがって可変遅延バッファ回路の遅延時間を周波
数逓倍回路から出力されるクロックの１周期分の時間に
一致させるための制御信号を出力するカウンターとを有
することで、可変遅延バッファ回路の遅延時間を、外部
から入力するクロックの１周期の所定倍に等しくさせる
ことができる。
【００１５】また、周期の異なる第１のクロック及び第
２のクロックが入力され、外部からの選択信号にしたが
って設定される第１のモードのとき第１のクロックを出
力し、第１のモードの後に選択信号にしたがって設定さ
れる第２のモードのとき第２のクロックを出力する第１
のセレクタと、第１のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第１
のモードのとき一方の出力端子からクロックを出力し、
第２のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第２のセレクタと、
第１のモードのとき、第２のセレクタの一方の出力端子
から出力されるクロックと第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、第１のモードのとき、第１の位相比較器の出力
信号にしたがって第２のセレクタの一方の出力端子から
出力されるクロックと第１のクロックの位相を一致させ
るための第１の制御信号を出力する第１のカウンター
と、第２のモードのとき、可変遅延バッファ回路から出
力されるクロックと第２のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第２の位相比較器
と、第２のモードのとき、第２の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第２のクロックの位相を一致させるための第２の
制御信号を出力する第２のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第１のクロックの周期と第２のクロックの周期の差
の時間に等しくさせることができる。
２のクロックが入力され、外部からの選択信号にしたが
って設定される第１のモードのとき第１のクロックを出
力し、第１のモードの後に選択信号にしたがって設定さ
れる第２のモードのとき第２のクロックを出力する第１
のセレクタと、第１のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第１
のモードのとき一方の出力端子からクロックを出力し、
第２のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第２のセレクタと、
第１のモードのとき、第２のセレクタの一方の出力端子
から出力されるクロックと第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、第１のモードのとき、第１の位相比較器の出力
信号にしたがって第２のセレクタの一方の出力端子から
出力されるクロックと第１のクロックの位相を一致させ
るための第１の制御信号を出力する第１のカウンター
と、第２のモードのとき、可変遅延バッファ回路から出
力されるクロックと第２のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第２の位相比較器
と、第２のモードのとき、第２の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第２のクロックの位相を一致させるための第２の
制御信号を出力する第２のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第１のクロックの周期と第２のクロックの周期の差
の時間に等しくさせることができる。
【００１６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１７】（第１実施例）図１は本発明の遅延時間調
整回路の第１実施例の構成を示すブロック図であり、図
２は図１に示した可変遅延バッファ回路の一構成例を示
すブロック図である。
整回路の第１実施例の構成を示すブロック図であり、図
２は図１に示した可変遅延バッファ回路の一構成例を示
すブロック図である。
【００１８】図１において、本実施例の遅延時間調整回
路は、入力されたクロックの周波数を逓倍し、可変遅延
バッファ回路２に出力する周波数逓倍回路１と、周波数
逓倍回路１の出力クロックと可変遅延バッファ回路２の
出力クロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器３と、位相比較器３の出力信号
にしたがって可変遅延バッファ回路２の遅延時間を変え
るための制御信号ＣＤ ０を出力するカウンター４とを有
する構成である。なお、カウンター４から出力される制
御信号ＣＤ０はＮ（Ｎは自然数）ビットの信号である。
路は、入力されたクロックの周波数を逓倍し、可変遅延
バッファ回路２に出力する周波数逓倍回路１と、周波数
逓倍回路１の出力クロックと可変遅延バッファ回路２の
出力クロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器３と、位相比較器３の出力信号
にしたがって可変遅延バッファ回路２の遅延時間を変え
るための制御信号ＣＤ ０を出力するカウンター４とを有
する構成である。なお、カウンター４から出力される制
御信号ＣＤ０はＮ（Ｎは自然数）ビットの信号である。
【００１９】図２において、可変遅延バッファ回路２
は、遅延時間がそれぞれ異なるＮ個の単位遅延回路２０
１〜２０Ｎと、駆動能力を高めるためのバッファ回路２
３とによって構成されている。
は、遅延時間がそれぞれ異なるＮ個の単位遅延回路２０
１〜２０Ｎと、駆動能力を高めるためのバッファ回路２
３とによって構成されている。
【００２０】単位遅延回路２０１〜２０Ｎは、入力され
たクロック信号を所定の時間だけ遅延させる、直列に接
続された少なくとも１つの単位遅延ゲート２１と、各単
位遅延回路が備える単位遅延ゲート２１を可変遅延バッ
ファ回路２の遅延時間の設定に用いるか否かを選択する
ための遅延経路選択回路２２とをそれぞれ有している。
たクロック信号を所定の時間だけ遅延させる、直列に接
続された少なくとも１つの単位遅延ゲート２１と、各単
位遅延回路が備える単位遅延ゲート２１を可変遅延バッ
ファ回路２の遅延時間の設定に用いるか否かを選択する
ための遅延経路選択回路２２とをそれぞれ有している。
【００２１】図２に示すように、可変遅延バッファ回路
２の入力端子ＩＮから第Ｍ番目（Ｍは自然数、但しＭ≦
Ｎ）の単位遅延回路２０Ｍには、それぞれ２Ｍ−１個の
単位遅延ゲート２１を備えている。遅延経路選択回路２
２は、２Ｍ−１個の単位遅延ゲート２１が接続された経
路、あるいは単位遅延ゲート２１が何も接続されていな
い経路のいずれか一方を選択する。このとき、可変遅延
回路２全体の遅延時間は、各遅延経路選択回路２２によ
って選択された、入出力端子（ＩＮ−ＯＵＴ）間に挿入
される単位遅延ゲート２１の数によって決定される。こ
のような構成では、各単位遅延回路２０の遅延時間がそ
れぞれ異なっているため、可変遅延回路２全体の遅延時
間を効率的に調整することができる。
２の入力端子ＩＮから第Ｍ番目（Ｍは自然数、但しＭ≦
Ｎ）の単位遅延回路２０Ｍには、それぞれ２Ｍ−１個の
単位遅延ゲート２１を備えている。遅延経路選択回路２
２は、２Ｍ−１個の単位遅延ゲート２１が接続された経
路、あるいは単位遅延ゲート２１が何も接続されていな
い経路のいずれか一方を選択する。このとき、可変遅延
回路２全体の遅延時間は、各遅延経路選択回路２２によ
って選択された、入出力端子（ＩＮ−ＯＵＴ）間に挿入
される単位遅延ゲート２１の数によって決定される。こ
のような構成では、各単位遅延回路２０の遅延時間がそ
れぞれ異なっているため、可変遅延回路２全体の遅延時
間を効率的に調整することができる。
【００２２】次に、本実施例の遅延時間調整回路の動作
について説明する。
について説明する。
【００２３】図１に示した遅延時間調整回路に対して外
部回路から周期Ｔ０のクロックが入力されると、周波数
逓倍回路１は入力クロックの周波数を所定倍（Ｋ倍）の
周波数に変換する。周波数逓倍回路１は、例えば、ＰＬ
Ｌ（Phase Locked Loop）回路によって構成される。
部回路から周期Ｔ０のクロックが入力されると、周波数
逓倍回路１は入力クロックの周波数を所定倍（Ｋ倍）の
周波数に変換する。周波数逓倍回路１は、例えば、ＰＬ
Ｌ（Phase Locked Loop）回路によって構成される。
【００２４】位相比較器３は、周波数逓倍回路１の出力
クロック、及び周波数逓倍回路１の出力クロックの位相
を遅延させた可変遅延バッファ回路２の出力クロックが
入力され、２つのクロックの位相関係に応じてＵＰ信号
あるいはＤＯＷＮ信号のいずれか一方を出力する。
クロック、及び周波数逓倍回路１の出力クロックの位相
を遅延させた可変遅延バッファ回路２の出力クロックが
入力され、２つのクロックの位相関係に応じてＵＰ信号
あるいはＤＯＷＮ信号のいずれか一方を出力する。
【００２５】カウンター４は、位相比較器３の出力信号
に従い、可変遅延バッファ回路２に遅延時間を変化させ
るための制御信号ＣＤ０を送出する。
に従い、可変遅延バッファ回路２に遅延時間を変化させ
るための制御信号ＣＤ０を送出する。
【００２６】可変遅延バッファ回路２は、カウンター４
からのＮビットの制御信号ＣＤ０にしたがって、自単位
遅延回路内に有する２Ｍ−１個の単位遅延ゲート２１が
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路２２
によって選択する。なお、位相比較器３は、入力された
２つのクロックの位相関係からＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方しか出力しないため、制御信号Ｃ
Ｄ０は１ビットづつ変化していく。したがって、可変遅
延バッファ回路２の遅延時間は段階的に変化することに
なる。
からのＮビットの制御信号ＣＤ０にしたがって、自単位
遅延回路内に有する２Ｍ−１個の単位遅延ゲート２１が
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路２２
によって選択する。なお、位相比較器３は、入力された
２つのクロックの位相関係からＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方しか出力しないため、制御信号Ｃ
Ｄ０は１ビットづつ変化していく。したがって、可変遅
延バッファ回路２の遅延時間は段階的に変化することに
なる。
【００２７】このような動作は、位相比較器３に入力さ
れる２つのクロック信号が一致するまで繰り返され、最
終的に可変遅延バッファ回路２の遅延時間は周波数逓倍
回路１の出力クロックの１周期（Ｔ０／Ｋ）に等しくな
る。
れる２つのクロック信号が一致するまで繰り返され、最
終的に可変遅延バッファ回路２の遅延時間は周波数逓倍
回路１の出力クロックの１周期（Ｔ０／Ｋ）に等しくな
る。
【００２８】したがって、可変遅延バッファ回路２の遅
延時間を、外部から入力するクロックの１周期の所定倍
に等しくさせることができるため、可変遅延バッファ回
路２の遅延時間を所望の時間に容易に調整することがで
きる。
延時間を、外部から入力するクロックの１周期の所定倍
に等しくさせることができるため、可変遅延バッファ回
路２の遅延時間を所望の時間に容易に調整することがで
きる。
【００２９】（第２実施例）第１実施例で示した遅延時
間調整回路は、可変遅延バッファ回路の遅延時間を入力
クロックの所定倍にしか調整することができないため調
整範囲が制限されてしまう。特に、周波数逓倍回路に用
いられる現在のディジタル技術では遅延時間を２ｎｓｅ
ｃ程度以下に設定することが難しい。本実施例は第１実
施例に比べてより細かく遅延時間を設定することが可能
な遅延時間調整回路を提案する。
間調整回路は、可変遅延バッファ回路の遅延時間を入力
クロックの所定倍にしか調整することができないため調
整範囲が制限されてしまう。特に、周波数逓倍回路に用
いられる現在のディジタル技術では遅延時間を２ｎｓｅ
ｃ程度以下に設定することが難しい。本実施例は第１実
施例に比べてより細かく遅延時間を設定することが可能
な遅延時間調整回路を提案する。
【００３０】図３は本発明の遅延時間調整回路の第２実
施例の構成を示すブロック図であり、図４は図３に示し
た可変遅延回路の一構成例を示すブロック図である。
施例の構成を示すブロック図であり、図４は図３に示し
た可変遅延回路の一構成例を示すブロック図である。
【００３１】図３において、本実施例の遅延時間調整回
路は、第１のクロック信号ＣＬＫ１及び第２のクロック
信号ＣＬＫ２が入力され、外部回路（不図示）からの選
択信号にしたがっていずれか一方を出力する第１のセレ
クタ回路１１と、第１のセレクタ回路１１の出力クロッ
クを変更可能に所定の時間だけ遅延させる可変遅延回路
１２と、可変遅延回路１２の出力クロックが入力され、
外部回路からの選択信号にしたがって２つの出力端子の
いずれか一方に出力する第２のセレクタ回路１３と、第
２のセレクタ回路１３の一方の出力端子の出力クロック
と第１のクロックＣＬＫ１の位相を比較し、その位相関
係に応じた信号を出力する第１の位相比較器１５と、第
１の位相比較器５の出力信号にしたがって可変遅延回路
２の遅延時間を変えるための制御信号ＣＤ１を出力する
第１のカウンター１６と、可変遅延バッファ回路１４を
介して入力される第２のセレクタ回路１３の他方の出力
端子の出力クロックと第２のクロックＣＬＫ２の位相を
比較し、その位相関係に応じた信号を出力する第２の位
相比較器１７と、第２の位相比較器１７の出力信号にし
たがって可変遅延バッファ回路１４の遅延時間を変える
ための制御信号ＣＤ ２を出力する第２のカウンター１８
とを有する構成である。なお、第１のクロックＣＬＫ１
の周期はＴ１、第２のクロックＣＬＫ２の周期はＴ１＋
ΔＴにそれぞれ設定される。また、第１のカウンター１
６から出力される制御信号ＣＤ１、及び第２のカウンタ
−１８から出力される制御信号ＣＤ２は、それぞれＮ
（Ｎは自然数）ビットの信号である。
路は、第１のクロック信号ＣＬＫ１及び第２のクロック
信号ＣＬＫ２が入力され、外部回路（不図示）からの選
択信号にしたがっていずれか一方を出力する第１のセレ
クタ回路１１と、第１のセレクタ回路１１の出力クロッ
クを変更可能に所定の時間だけ遅延させる可変遅延回路
１２と、可変遅延回路１２の出力クロックが入力され、
外部回路からの選択信号にしたがって２つの出力端子の
いずれか一方に出力する第２のセレクタ回路１３と、第
２のセレクタ回路１３の一方の出力端子の出力クロック
と第１のクロックＣＬＫ１の位相を比較し、その位相関
係に応じた信号を出力する第１の位相比較器１５と、第
１の位相比較器５の出力信号にしたがって可変遅延回路
２の遅延時間を変えるための制御信号ＣＤ１を出力する
第１のカウンター１６と、可変遅延バッファ回路１４を
介して入力される第２のセレクタ回路１３の他方の出力
端子の出力クロックと第２のクロックＣＬＫ２の位相を
比較し、その位相関係に応じた信号を出力する第２の位
相比較器１７と、第２の位相比較器１７の出力信号にし
たがって可変遅延バッファ回路１４の遅延時間を変える
ための制御信号ＣＤ ２を出力する第２のカウンター１８
とを有する構成である。なお、第１のクロックＣＬＫ１
の周期はＴ１、第２のクロックＣＬＫ２の周期はＴ１＋
ΔＴにそれぞれ設定される。また、第１のカウンター１
６から出力される制御信号ＣＤ１、及び第２のカウンタ
−１８から出力される制御信号ＣＤ２は、それぞれＮ
（Ｎは自然数）ビットの信号である。
【００３２】図４において、可変遅延回路１２は、第１
実施例で示した可変遅延バッファ回路のうち、駆動能力
を高めるためのバッファ回路が無い構成である。その他
の構成は第１実施例で示した可変遅延バッファ回路と同
様であるため、その説明は省略する。
実施例で示した可変遅延バッファ回路のうち、駆動能力
を高めるためのバッファ回路が無い構成である。その他
の構成は第１実施例で示した可変遅延バッファ回路と同
様であるため、その説明は省略する。
【００３３】次に、本実施例の遅延調整回路の動作につ
いて説明する。
いて説明する。
【００３４】本実施例の遅延時間調整回路は、周期の異
なる２つの入力クロック（Ｔ１、Ｔ１＋ΔＴ）から、そ
の周期差分ΔＴに可変遅延バッファ回路１４の遅延時間
を調整するための回路である。以下に、その調整手順に
ついて説明する。
なる２つの入力クロック（Ｔ１、Ｔ１＋ΔＴ）から、そ
の周期差分ΔＴに可変遅延バッファ回路１４の遅延時間
を調整するための回路である。以下に、その調整手順に
ついて説明する。
【００３５】まず、遅延時間調整回路は、外部回路から
の選択信号にしたがって、第１のセレクタ回路１１が第
１のクロックＣＬＫ１を出力し、第２のセレクタ回路１
３が第１の位相比較器１５にクロックを出力する第１の
モードに設定される。
の選択信号にしたがって、第１のセレクタ回路１１が第
１のクロックＣＬＫ１を出力し、第２のセレクタ回路１
３が第１の位相比較器１５にクロックを出力する第１の
モードに設定される。
【００３６】このとき、第１の位相比較器１５には、第
１のクロックＣＬＫ１と、第１のセレクタ回路１１、可
変遅延回路１２、及び第２のセレクタ回路１３を通過し
たクロックＣＬＫ１’とがそれぞれ入力される。
１のクロックＣＬＫ１と、第１のセレクタ回路１１、可
変遅延回路１２、及び第２のセレクタ回路１３を通過し
たクロックＣＬＫ１’とがそれぞれ入力される。
【００３７】第１の位相比較器１５は、入力された２つ
のクロックの位相関係に応じてＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方を出力する。第１のカウンター１
６は第１の位相比較器１５の出力信号にしたがって可変
遅延回路１２の遅延時間を変化させるための制御信号Ｃ
Ｄ１を送出する。
のクロックの位相関係に応じてＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方を出力する。第１のカウンター１
６は第１の位相比較器１５の出力信号にしたがって可変
遅延回路１２の遅延時間を変化させるための制御信号Ｃ
Ｄ１を送出する。
【００３８】可変遅延回路１２は、第１のカウンター１
６からのＮビットの制御信号ＣＤ１にしたがって、遅延
経路選択回路により自単位遅延回路内に有する２Ｍ−１
個の単位遅延ゲート２１が接続された経路、あるいは単
位遅延ゲートが何も接続されていない経路のいずれか一
方を選択する。
６からのＮビットの制御信号ＣＤ１にしたがって、遅延
経路選択回路により自単位遅延回路内に有する２Ｍ−１
個の単位遅延ゲート２１が接続された経路、あるいは単
位遅延ゲートが何も接続されていない経路のいずれか一
方を選択する。
【００３９】可変遅延回路１２は、第１のカウンター１
６から送られるＮビットの制御信号ＣＤ１に従い、自単
位遅延回路内に有する２Ｍ−１個の単位遅延ゲートが接
続された経路、あるいは単位遅延ゲートが何も接続され
ていない経路のいずれか一方を遅延経路選択回路によっ
て選択する。なお、第１の位相比較器１５は、入力され
た２つのクロックの位相関係からＵＰ信号あるいはＤＯ
ＷＮ信号のいずれか一方しか出力しないため、制御信号
ＣＤ１は１ビットづつ変化していく。したがって、可変
遅延回路１２の遅延時間は段階的に変化することにな
る。
６から送られるＮビットの制御信号ＣＤ１に従い、自単
位遅延回路内に有する２Ｍ−１個の単位遅延ゲートが接
続された経路、あるいは単位遅延ゲートが何も接続され
ていない経路のいずれか一方を遅延経路選択回路によっ
て選択する。なお、第１の位相比較器１５は、入力され
た２つのクロックの位相関係からＵＰ信号あるいはＤＯ
ＷＮ信号のいずれか一方しか出力しないため、制御信号
ＣＤ１は１ビットづつ変化していく。したがって、可変
遅延回路１２の遅延時間は段階的に変化することにな
る。
【００４０】このような動作は、第１の位相比較器１５
に入力される２つのクロック信号の位相が一致するまで
繰り返され、最終的に第１のセレクタ回路１１、可変遅
延回路１２、及び第２のセレクタ回路１３の遅延時間の
合計は、第１のクロックＣＬＫ１の１周期（Ｔ１）に等
しくなる。
に入力される２つのクロック信号の位相が一致するまで
繰り返され、最終的に第１のセレクタ回路１１、可変遅
延回路１２、及び第２のセレクタ回路１３の遅延時間の
合計は、第１のクロックＣＬＫ１の１周期（Ｔ１）に等
しくなる。
【００４１】次に、遅延時間調整回路は、外部回路から
の選択信号にしたがって、第１のセレクタ回路１１が第
２のクロックＣＬＫ２を出力し、第２のセレクタ回路１
３が可変遅延バッファ回路１４にクロックを出力する第
２のモードに設定される。
の選択信号にしたがって、第１のセレクタ回路１１が第
２のクロックＣＬＫ２を出力し、第２のセレクタ回路１
３が可変遅延バッファ回路１４にクロックを出力する第
２のモードに設定される。
【００４２】このとき、第２の位相比較器１７には、第
２のクロックＣＬＫ２と、第１のセレクタ回路１１、可
変遅延回路１２、第２のセレクタ回路１３、及び可変遅
延バッファ回路１４を通過したクロックＣＬＫ２’とが
それぞれ入力される。
２のクロックＣＬＫ２と、第１のセレクタ回路１１、可
変遅延回路１２、第２のセレクタ回路１３、及び可変遅
延バッファ回路１４を通過したクロックＣＬＫ２’とが
それぞれ入力される。
【００４３】第２の位相比較器１７は、入力された２つ
のクロックの位相関係に応じてＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方を出力する。第２のカウンター１
８は第２の位相比較器１７の出力信号にしたがって可変
遅延バッファ回路１４の遅延時間を変化させるための制
御信号ＣＤ２を送出する。
のクロックの位相関係に応じてＵＰ信号あるいはＤＯＷ
Ｎ信号のいずれか一方を出力する。第２のカウンター１
８は第２の位相比較器１７の出力信号にしたがって可変
遅延バッファ回路１４の遅延時間を変化させるための制
御信号ＣＤ２を送出する。
【００４４】可変遅延バッファ回路１４は、第２のカウ
ンター１８からのＮビットの制御信号ＣＤ２に従い、自
単位遅延回路内に有する２Ｍ−１個の単位遅延ゲートが
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路によ
って選択する。なお、第２の位相比較器１７は、入力さ
れた２つのクロックの位相関係からＵＰ信号あるいはＤ
ＯＷＮ信号のいずれか一方しか出力しないため、制御信
号ＣＤ２は１ビットづつ変化していく。したがって、可
変遅延バッファ回路１４の遅延時間は段階的に変化する
ことになる。
ンター１８からのＮビットの制御信号ＣＤ２に従い、自
単位遅延回路内に有する２Ｍ−１個の単位遅延ゲートが
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路によ
って選択する。なお、第２の位相比較器１７は、入力さ
れた２つのクロックの位相関係からＵＰ信号あるいはＤ
ＯＷＮ信号のいずれか一方しか出力しないため、制御信
号ＣＤ２は１ビットづつ変化していく。したがって、可
変遅延バッファ回路１４の遅延時間は段階的に変化する
ことになる。
【００４５】このような動作は、第２の位相比較器１７
に入力される２つのクロックの位相が一致するまで繰り
返され、最終的に第１のセレクタ回路１１、可変遅延回
路１２、第２のセレクタ回路１３、及び可変遅延バッフ
ァ回路１４の遅延時間の合計は、第２のクロックＣＬＫ
２の１周期（Ｔ１＋ΔＴ）に等しくなる。
に入力される２つのクロックの位相が一致するまで繰り
返され、最終的に第１のセレクタ回路１１、可変遅延回
路１２、第２のセレクタ回路１３、及び可変遅延バッフ
ァ回路１４の遅延時間の合計は、第２のクロックＣＬＫ
２の１周期（Ｔ１＋ΔＴ）に等しくなる。
【００４６】ここで、第１のセレクタ回路１１、可変遅
延回路１２、及び第２のセレクタ回路１３の遅延時間の
合計は、第１のモードにおいて既に第１のクロックＣＬ
Ｋ１の１周期分（Ｔ１）に調整されている。よって、可
変遅延バッファ回路１４の遅延時間は、第１のクロック
ＣＬＫ１と第２のクロックＣＬＫ２の周期差ΔＴに等し
くなる。
延回路１２、及び第２のセレクタ回路１３の遅延時間の
合計は、第１のモードにおいて既に第１のクロックＣＬ
Ｋ１の１周期分（Ｔ１）に調整されている。よって、可
変遅延バッファ回路１４の遅延時間は、第１のクロック
ＣＬＫ１と第２のクロックＣＬＫ２の周期差ΔＴに等し
くなる。
【００４７】したがって、本実施例の遅延調整回路によ
れば、異なる周期を持つ２つのクロック信号の組み合わ
せによって、可変遅延バッファ回路１４の遅延時間を所
望の時間に容易に設定することができる。また、温度変
動などによって遅延時間の変化が生じた場合でも容易に
再調整することができる。
れば、異なる周期を持つ２つのクロック信号の組み合わ
せによって、可変遅延バッファ回路１４の遅延時間を所
望の時間に容易に設定することができる。また、温度変
動などによって遅延時間の変化が生じた場合でも容易に
再調整することができる。
【００４８】また、第１実施例のように調整範囲が制限
されてしまうことがないため、可変遅延バッファ回路１
４の遅延時間を、可変遅延バッファ回路１４の単位遅延
ゲートの遅延時間と等しい時間単位で調整することがで
きる。
されてしまうことがないため、可変遅延バッファ回路１
４の遅延時間を、可変遅延バッファ回路１４の単位遅延
ゲートの遅延時間と等しい時間単位で調整することがで
きる。
【００４９】（第３実施例）図５は本発明の遅延時間調
整回路の第３実施例の構成を示すブロック図である。
整回路の第３実施例の構成を示すブロック図である。
【００５０】図５に示すように、本実施例の遅延時間調
整回路は、第２実施例の可変遅延バッファ回路の入力側
に第３のセレクタ回路３１を設け、出力側に第４のセレ
クタ回路３２を設けた構成である。
整回路は、第２実施例の可変遅延バッファ回路の入力側
に第３のセレクタ回路３１を設け、出力側に第４のセレ
クタ回路３２を設けた構成である。
【００５１】第３のセレクタ回路３１の一方の入力端子
及び第４のセレクタ３２の一方の出力端子は、本実施例
の遅延時間調整回路を組み込む半導体集積回路の内部回
路とのインタフェースとして、例えば、それぞれＩ／Ｏ
回路に対して接続される。また、第３のセレクタ回路３
１の他方の入力は第２実施例と同様に第２のセレクタの
他方の出力端子と接続され、第４のセレクタ３２の他方
の出力は第２実施例と同様に第２の位相比較器に入力さ
れる。その他の構成は第２実施例と同様であるため、そ
の説明は省略する。
及び第４のセレクタ３２の一方の出力端子は、本実施例
の遅延時間調整回路を組み込む半導体集積回路の内部回
路とのインタフェースとして、例えば、それぞれＩ／Ｏ
回路に対して接続される。また、第３のセレクタ回路３
１の他方の入力は第２実施例と同様に第２のセレクタの
他方の出力端子と接続され、第４のセレクタ３２の他方
の出力は第２実施例と同様に第２の位相比較器に入力さ
れる。その他の構成は第２実施例と同様であるため、そ
の説明は省略する。
【００５２】本実施例のような構成にした場合、遅延時
間調整回路をＬＳＩ等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路を半導体集
積回路でそのまま用いることができる。
間調整回路をＬＳＩ等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路を半導体集
積回路でそのまま用いることができる。
【００５３】また、半導体集積回路を動作させている状
態でも、第３のセレクタ３１及び第４のセレクタを所定
のタイミングで切り換えることで、可変遅延バッファ回
路の遅延時間を変更することができる。
態でも、第３のセレクタ３１及び第４のセレクタを所定
のタイミングで切り換えることで、可変遅延バッファ回
路の遅延時間を変更することができる。
【００５４】なお、本実施例では第２実施例の遅延時間
調整回路に２つのセレクタ回路を追加する構成を示した
が、第１実施例の可変遅延バッファ回路の入出力端にそ
れぞれセレクタ回路を設ける構成にしてもよい。この場
合も本実施例と同様の効果を得ることができる。
調整回路に２つのセレクタ回路を追加する構成を示した
が、第１実施例の可変遅延バッファ回路の入出力端にそ
れぞれセレクタ回路を設ける構成にしてもよい。この場
合も本実施例と同様の効果を得ることができる。
【００５５】（第４実施例）図６は本発明の遅延時間調
整回路の第４実施例の構成を示すブロック図である。
整回路の第４実施例の構成を示すブロック図である。
【００５６】図６に示すように、本実施例の遅延時間調
整回路は、第２実施例の第２のカウンターの出力信号
（制御信号ＣＤ２）を、本実施例の遅延時間調整回路を
組み込む半導体集積回路で用いる他の可変遅延バッファ
回路４１に入力する構成である。その他の構成は第２実
施例と同様であるため、その説明は省略する。
整回路は、第２実施例の第２のカウンターの出力信号
（制御信号ＣＤ２）を、本実施例の遅延時間調整回路を
組み込む半導体集積回路で用いる他の可変遅延バッファ
回路４１に入力する構成である。その他の構成は第２実
施例と同様であるため、その説明は省略する。
【００５７】本実施例のような構成にした場合、遅延時
間調整回路をＬＳＩ等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路と等しい遅
延時間に半導体集積回路で用いる他の可変遅延バッファ
回路４１の遅延時間を設定することができる。
間調整回路をＬＳＩ等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路と等しい遅
延時間に半導体集積回路で用いる他の可変遅延バッファ
回路４１の遅延時間を設定することができる。
【００５８】また、第３実施例と同様に、半導体集積回
路を動作させている状態でも、第１のセレクタ及び第２
のセレクタを所定のタイミングで切り換えることで、可
変遅延バッファ回路４１の遅延時間を変更することがで
きる。
路を動作させている状態でも、第１のセレクタ及び第２
のセレクタを所定のタイミングで切り換えることで、可
変遅延バッファ回路４１の遅延時間を変更することがで
きる。
【００５９】なお、本実施例では第２実施例の遅延時間
調整回路の第２のカウンターの出力信号を半導体集積回
路で用いる他の可変遅延バッファ回路４１に入力する構
成を示したが、第１実施例のカウンターの出力信号を半
導体集積回路で用いる他の可変遅延バッファ回路４１に
入力する構成にしてもよい。この場合も本実施例と同様
の効果を得ることができる。
調整回路の第２のカウンターの出力信号を半導体集積回
路で用いる他の可変遅延バッファ回路４１に入力する構
成を示したが、第１実施例のカウンターの出力信号を半
導体集積回路で用いる他の可変遅延バッファ回路４１に
入力する構成にしてもよい。この場合も本実施例と同様
の効果を得ることができる。
【００６０】上記第１実施例〜第４実施例の遅延時間調
整回路によってその遅延時間が調整された可変遅延バッ
ファ回路は、可変アクティブディレイラインとして使用
することができる。
整回路によってその遅延時間が調整された可変遅延バッ
ファ回路は、可変アクティブディレイラインとして使用
することができる。
【００６１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００６２】入力されるクロックの周波数を逓倍し、可
変遅延バッファ回路に出力する周波数逓倍回路と、周波
数逓倍回路から出力されるクロックと可変遅延バッファ
回路から出力されるクロックの位相を比較し、その位相
関係に応じた信号を出力する位相比較器と、位相比較器
の出力信号にしたがって可変遅延バッファ回路の遅延時
間を周波数逓倍回路から出力されるクロックの１周期分
の時間に一致させるための制御信号を出力するカウンタ
ーとを有することで、可変遅延バッファ回路の遅延時間
を、外部から入力するクロックの１周期の所定倍に等し
くさせることができる。したがって、可変遅延バッファ
回路の遅延時間を所望の時間に容易に調整することがで
きる。
変遅延バッファ回路に出力する周波数逓倍回路と、周波
数逓倍回路から出力されるクロックと可変遅延バッファ
回路から出力されるクロックの位相を比較し、その位相
関係に応じた信号を出力する位相比較器と、位相比較器
の出力信号にしたがって可変遅延バッファ回路の遅延時
間を周波数逓倍回路から出力されるクロックの１周期分
の時間に一致させるための制御信号を出力するカウンタ
ーとを有することで、可変遅延バッファ回路の遅延時間
を、外部から入力するクロックの１周期の所定倍に等し
くさせることができる。したがって、可変遅延バッファ
回路の遅延時間を所望の時間に容易に調整することがで
きる。
【００６３】また、周期の異なる第１のクロック及び第
２のクロックが入力され、外部からの選択信号にしたが
って設定される第１のモードのとき第１のクロックを出
力し、第１のモードの後に選択信号にしたがって設定さ
れる第２のモードのとき第２のクロックを出力する第１
のセレクタと、第１のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第１
のモードのとき一方の出力端子からクロックを出力し、
第２のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第２のセレクタと、
第１のモードのとき、第２のセレクタの一方の出力端子
から出力されるクロックと第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、第１のモードのとき、第１の位相比較器の出力
信号にしたがって第２のセレクタの一方の出力端子から
出力されるクロックと第１のクロックの位相を一致させ
るための第１の制御信号を出力する第１のカウンター
と、第２のモードのとき、可変遅延バッファ回路から出
力されるクロックと第２のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第２の位相比較器
と、第２のモードのとき、第２の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第２のクロックの位相を一致させるための第２の
制御信号を出力する第２のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第１のクロックの周期と第２のクロックの周期の差
の時間に等しくさせることができる。
２のクロックが入力され、外部からの選択信号にしたが
って設定される第１のモードのとき第１のクロックを出
力し、第１のモードの後に選択信号にしたがって設定さ
れる第２のモードのとき第２のクロックを出力する第１
のセレクタと、第１のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第１
のモードのとき一方の出力端子からクロックを出力し、
第２のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第２のセレクタと、
第１のモードのとき、第２のセレクタの一方の出力端子
から出力されるクロックと第１のクロックの位相を比較
し、その位相関係に応じた信号を出力する第１の位相比
較器と、第１のモードのとき、第１の位相比較器の出力
信号にしたがって第２のセレクタの一方の出力端子から
出力されるクロックと第１のクロックの位相を一致させ
るための第１の制御信号を出力する第１のカウンター
と、第２のモードのとき、可変遅延バッファ回路から出
力されるクロックと第２のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第２の位相比較器
と、第２のモードのとき、第２の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第２のクロックの位相を一致させるための第２の
制御信号を出力する第２のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第１のクロックの周期と第２のクロックの周期の差
の時間に等しくさせることができる。
【００６４】したがって、異なる周期を持つ２つのクロ
ック信号の組み合わせによって、可変遅延バッファ回路
の遅延時間を所望の時間に容易に設定することができ
る。また、温度変動などによって遅延時間の変化が生じ
た場合でも容易に再調整することができる。
ック信号の組み合わせによって、可変遅延バッファ回路
の遅延時間を所望の時間に容易に設定することができ
る。また、温度変動などによって遅延時間の変化が生じ
た場合でも容易に再調整することができる。
【００６５】さらに、可変遅延バッファ回路の入出力と
遅延時間調整回路が組み込まれる半導体集積回路の内部
回路とをインタフェースするためのセレクタ回路を設け
ることで、遅延時間調整後の可変遅延バッファ回路を半
導体集積回路でそのまま用いることができる。また、半
導体集積回路を動作させている状態でも可変遅延バッフ
ァ回路の遅延時間を変更することができる。
遅延時間調整回路が組み込まれる半導体集積回路の内部
回路とをインタフェースするためのセレクタ回路を設け
ることで、遅延時間調整後の可変遅延バッファ回路を半
導体集積回路でそのまま用いることができる。また、半
導体集積回路を動作させている状態でも可変遅延バッフ
ァ回路の遅延時間を変更することができる。
【００６６】また、可変遅延バッファ回路の遅延時間を
設定するための制御信号を遅延時間調整回路が組み込ま
れる半導体集積回路が備える他の可変遅延バッファ回路
に対して出力することで、半導体集積回路を動作させて
いる状態でも、半導体集積回路が備える可変遅延バッフ
ァ回路の遅延時間を変更することができる。
設定するための制御信号を遅延時間調整回路が組み込ま
れる半導体集積回路が備える他の可変遅延バッファ回路
に対して出力することで、半導体集積回路を動作させて
いる状態でも、半導体集積回路が備える可変遅延バッフ
ァ回路の遅延時間を変更することができる。
【図１】本発明の遅延時間調整回路の第１実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示した可変遅延バッファ回路の一構成例
を示すブロック図である。
を示すブロック図である。
【図３】本発明の遅延時間調整回路の第２実施例の構成
を示すブロック図である。
を示すブロック図である。
【図４】図３に示した可変遅延回路の一構成例を示すブ
ロック図である。
ロック図である。
【図５】本発明の遅延時間調整回路の第３実施例の構成
を示すブロック図である。
を示すブロック図である。
【図６】本発明の遅延時間調整回路の第４実施例の構成
を示すブロック図である。
を示すブロック図である。
１ 周波数逓倍回路 ２、１４、４１ 可変遅延バッファ回路 ３ 位相比較器 ４ カウンター １１ 第１のセレクタ回路 １２ 可変遅延回路 １３ 第２のセレクタ回路 １５ 第１の位相比較器 １６ 第１のカウンター １７ 第２の位相調整器 １８ 第２のカウンター ２０１〜２０Ｎ 単位遅延回路 ２１ 単位遅延ゲート ２２ 遅延経路選択回路 ２３ バッファ回路 ３１ 第３のセレクタ回路 ３２ 第４のセレクタ回路
Claims (10)
- 【請求項１】 遅延時間の調整が可能な可変遅延バッフ
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、 入力されるクロックの周波数を逓倍し、前記可変遅延バ
ッファ回路に出力する周波数逓倍回路と、 前記周波数逓倍回路から出力されるクロックと前記可変
遅延バッファ回路から出力されるクロックの位相を比較
し、その位相関係に応じた信号を出力する位相比較器
と、 前記位相比較器の出力信号にしたがって前記可変遅延バ
ッファ回路の遅延時間を前記周波数逓倍回路から出力さ
れるクロックの１周期分の時間に一致させるための制御
信号を出力するカウンターと、を有する遅延時間調整回
路。 - 【請求項２】 前記周波数逓倍回路から出力されるクロ
ック及び遅延時間調整回路が組み込まれる半導体集積回
路の内部回路からの信号が入力され、外部からの切り換
え信号にしたがっていずれか一方を前記可変遅延バッフ
ァ回路に出力する第１のセレクタ回路と、 前記可変遅延バッファ回路から出力される信号が入力さ
れ、前記外部からの切り換え信号にしたがって前記位相
比較器または前記半導体集積回路の他の内部回路のいず
れか一方に出力する第２のセレクタ回路と、を有する請
求項１記載の遅延時間調整回路。 - 【請求項３】 前記制御信号が、 前記半導体集積回路が備える他の可変遅延バッファ回路
に対して出力される請求項１記載の遅延時間調整回路。 - 【請求項４】 遅延時間の調整が可能な可変遅延バッフ
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、 周期の異なる第１のクロック及び第２のクロックが入力
され、外部からの選択信号にしたがって設定される第１
のモードのとき前記第１のクロックを出力し、前記第１
のモードの後に前記選択信号にしたがって設定される第
２のモードのとき前記第２のクロックを出力する第１の
セレクタと、 前記第１のセレクタから出力されるクロックを変更可能
に所定時間だけ遅延させる可変遅延回路と、 前記可変遅延回路から出力されるクロックが入力され、
前記第１のモードのとき一方の出力端子から該クロック
を出力し、前記第２のモードのとき他方の出力端子から
前記可変出力バッファ回路に対して該クロックを出力す
る第２のセレクタと、 前記第１のモードのとき、前記第２のセレクタの一方の
出力端子から出力されるクロックと前記第１のクロック
の位相を比較し、その位相関係に応じた信号を出力する
第１の位相比較器と、 前記第１のモードのとき、前記第１の位相比較器の出力
信号にしたがって前記第２のセレクタの一方の出力端子
から出力されるクロックと前記第１のクロックの位相を
一致させるための第１の制御信号を出力する第１のカウ
ンターと、 前記第２のモードのとき、前記可変遅延バッファ回路か
ら出力されるクロックと前記第２のクロックの位相を比
較し、その位相関係に応じた信号を出力する第２の位相
比較器と、 前記第２のモードのとき、前記第２の位相比較器の出力
信号にしたがって前記可変遅延バッファ回路から出力さ
れるクロックと前記第２のクロックの位相を一致させる
ための第２の制御信号を出力する第２のカウンターと、
を有する遅延時間調整回路。 - 【請求項５】 前記第２のセレクタ回路の他方の出力端
子から出力されるクロック及び遅延時間調整回路が組み
込まれる半導体集積回路の内部回路からの信号が入力さ
れ、外部からの切り換え信号にしたがっていずれか一方
を前記可変遅延バッファ回路に出力する第３のセレクタ
回路と、 前記可変遅延バッファ回路から出力される信号が入力さ
れ、前記外部からの切り換え信号にしたがって前記第２
の位相比較器または前記半導体集積回路の他の内部回路
のいずれか一方に出力する第４のセレクタ回路と、を有
する請求項４記載の遅延時間調整回路。 - 【請求項６】 前記第２の制御信号が、 前記半導体集積回路が備える他の可変遅延バッファ回路
に対して出力される請求項４記載の遅延時間調整回路。 - 【請求項７】 前記可変遅延バッファ回路は、 入力されたクロックを所定時間だけ遅延させる、直列に
接続された少なくとも１つの単位遅延ゲート、及び前記
単位遅延ゲートを前記可変遅延バッファ回路の遅延時間
の設定に用いるか否かを選択するための遅延経路選択回
路を備えた、遅延時間がそれぞれ異なる複数の単位遅延
回路と、 駆動能力を高めるためのバッファ回路と、を有する請求
項１乃至６のいずれか１項記載の遅延時間調整回路。 - 【請求項８】 前記可変遅延バッファ回路の入力端子か
ら見て第Ｍ番目の前記単位遅延回路が備える前記単位遅
延ゲートの数は、２Ｍ−１個である請求項７記載の遅延
時間調整回路。 - 【請求項９】 前記可変遅延回路は、 入力されたクロックを所定時間だけ遅延させる、直列に
接続された少なくとも１つの単位遅延ゲート、及び前記
単位遅延ゲートを前記可変遅延回路の遅延時間の設定に
用いるか否かを選択するための遅延経路選択回路を備え
た、遅延時間がそれぞれ異なる複数の単位遅延回路を有
する請求項４乃至６のいずれか１項記載の遅延時間調整
回路。 - 【請求項１０】 前記可変遅延回路の入力端子から見て
第Ｍ番目の前記単位遅延回路が備える前記単位遅延ゲー
トの数は、２Ｍ−１個である請求項９記載の遅延時間調
整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577098A JP3156781B2 (ja) | 1998-12-04 | 1998-12-04 | 遅延時間調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577098A JP3156781B2 (ja) | 1998-12-04 | 1998-12-04 | 遅延時間調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174594A true JP2000174594A (ja) | 2000-06-23 |
| JP3156781B2 JP3156781B2 (ja) | 2001-04-16 |
Family
ID=18378865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34577098A Expired - Fee Related JP3156781B2 (ja) | 1998-12-04 | 1998-12-04 | 遅延時間調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156781B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245816A (ja) * | 2005-03-01 | 2006-09-14 | Nec Corp | スルーレート調整回路およびスルーレート調整方法 |
| US7271637B2 (en) | 2005-01-14 | 2007-09-18 | Samsung Electronics Co., Ltd. | Circuit and method of controlling a delay of a semiconductor device |
| JP2018064233A (ja) * | 2016-10-14 | 2018-04-19 | 日本電気株式会社 | スルーレート調整回路、及びスルーレート調整方法 |
-
1998
- 1998-12-04 JP JP34577098A patent/JP3156781B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271637B2 (en) | 2005-01-14 | 2007-09-18 | Samsung Electronics Co., Ltd. | Circuit and method of controlling a delay of a semiconductor device |
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| US7288958B2 (en) | 2005-03-01 | 2007-10-30 | Nec Corporation | Slew rate calibrating circuit and slew rate calibrating method |
| JP4655683B2 (ja) * | 2005-03-01 | 2011-03-23 | 日本電気株式会社 | スルーレート調整回路およびスルーレート調整方法 |
| JP2018064233A (ja) * | 2016-10-14 | 2018-04-19 | 日本電気株式会社 | スルーレート調整回路、及びスルーレート調整方法 |
| US10374586B2 (en) | 2016-10-14 | 2019-08-06 | Nec Corporation | Slew rate adjusting circuit and slew rate adjusting method |
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