JP3496664B2 - 乱数発生装置 - Google Patents
乱数発生装置Info
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- JP3496664B2 JP3496664B2 JP2001217710A JP2001217710A JP3496664B2 JP 3496664 B2 JP3496664 B2 JP 3496664B2 JP 2001217710 A JP2001217710 A JP 2001217710A JP 2001217710 A JP2001217710 A JP 2001217710A JP 3496664 B2 JP3496664 B2 JP 3496664B2
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Description
【０００１】
【発明の属する技術分野】本発明は、フリップ・フロッ
プに入力する二つの入力信号の位相差を自動調整してフ
リップ・フロップ出力の０または１の出現率が一定にな
るようにした乱数発生装置に関し、特に効率的な位相調
整手段に関するものである。
プに入力する二つの入力信号の位相差を自動調整してフ
リップ・フロップ出力の０または１の出現率が一定にな
るようにした乱数発生装置に関し、特に効率的な位相調
整手段に関するものである。
【０００２】
【従来の技術】高度な科学技術計算やゲーム機、或いは
暗号処理等には乱数の使用が不可欠であり、近年、一様
性を有し、乱数出現の規則性、前後の相関性、周期性を
有しない高性能な乱数発生装置の需要が益々増大してき
ている。
暗号処理等には乱数の使用が不可欠であり、近年、一様
性を有し、乱数出現の規則性、前後の相関性、周期性を
有しない高性能な乱数発生装置の需要が益々増大してき
ている。
【０００３】そして、このような乱数発生装置として、
フリップ・フロップに入力する二つの入力信号の位相差
を自動調整してフリップ・フロップ出力の０または１の
出現率が一定になるようにした乱数発生装置が好適であ
る。係る乱数発生装置は、全てデジタル回路で構成でき
るためＬＳＩ化への対応が容易で、生産性、コスト性に
優れることから、今後の市場規模は極めて膨大である。
フリップ・フロップに入力する二つの入力信号の位相差
を自動調整してフリップ・フロップ出力の０または１の
出現率が一定になるようにした乱数発生装置が好適であ
る。係る乱数発生装置は、全てデジタル回路で構成でき
るためＬＳＩ化への対応が容易で、生産性、コスト性に
優れることから、今後の市場規模は極めて膨大である。
【０００４】
【発明が解決しようとする課題】ところで、前記乱数発
生装置にあっては、通常、フリップ・フロップ出力（乱
数）の０または１の出現数を監視して、その出現率が、
例えば、５０パーセントに収束するよう、二つ入力信号
の位相差を遅延回路にて自動調整する、いわゆる、フィ
ードバック制御による位相調整手段が採用されるが、特
に前記用途に対しては高速性や高性能（高精度）を要求
されることから、前記フィードバック制御の応答性が重
要な課題であり、所定の出現率に効率良く、且つ高精度
で収束できる位相調整手段の実現が望まれている。
生装置にあっては、通常、フリップ・フロップ出力（乱
数）の０または１の出現数を監視して、その出現率が、
例えば、５０パーセントに収束するよう、二つ入力信号
の位相差を遅延回路にて自動調整する、いわゆる、フィ
ードバック制御による位相調整手段が採用されるが、特
に前記用途に対しては高速性や高性能（高精度）を要求
されることから、前記フィードバック制御の応答性が重
要な課題であり、所定の出現率に効率良く、且つ高精度
で収束できる位相調整手段の実現が望まれている。
【０００５】本発明は、前記要望を満足できる高速で高
性能な乱数発生装置を提供することを目的としている。
性能な乱数発生装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】二つの入力部に入力され
る信号の位相差に応じて出力の状態（０または１）が確
定するフリップ・フロップとして、例えば、Ｄタイプフ
リップ・フロップが公知である。このＤタイプフリップ
・フロップは、図８に示すように、入力部となるクロッ
ク端子ＣＬＫとデータ端子Ｄを有し、ＣＬＫ入力信号の
立ち上がり時のデータ端子Ｄの状態によって出力（Ｑと
／Ｑ）の状態が確定する、所謂エッジトリガ型のフリッ
プ・フロップである。
る信号の位相差に応じて出力の状態（０または１）が確
定するフリップ・フロップとして、例えば、Ｄタイプフ
リップ・フロップが公知である。このＤタイプフリップ
・フロップは、図８に示すように、入力部となるクロッ
ク端子ＣＬＫとデータ端子Ｄを有し、ＣＬＫ入力信号の
立ち上がり時のデータ端子Ｄの状態によって出力（Ｑと
／Ｑ）の状態が確定する、所謂エッジトリガ型のフリッ
プ・フロップである。
【０００７】ここで、図９（ａ）、若しくは図９（ｂ）
の状態からＣＬＫ信号の立ち上がり時間とＤ信号の立ち
上がり時間の差（位相差）△ｔを０に近づけていくと、
図９（ｃ）に示すように、フリップ・フロップ出力Ｑ
ｎ、／Ｑｎが不確定となる位相差の範囲が存在する。そ
して、このフリップ・フロップの不確定動作範囲は入力
信号のジッタが大きくなる程広くなり、乱数の生成を容
易にする。本発明は、このようなフリップ・フロップの
不確定動作を積極的に利用した乱数発生装置である。
の状態からＣＬＫ信号の立ち上がり時間とＤ信号の立ち
上がり時間の差（位相差）△ｔを０に近づけていくと、
図９（ｃ）に示すように、フリップ・フロップ出力Ｑ
ｎ、／Ｑｎが不確定となる位相差の範囲が存在する。そ
して、このフリップ・フロップの不確定動作範囲は入力
信号のジッタが大きくなる程広くなり、乱数の生成を容
易にする。本発明は、このようなフリップ・フロップの
不確定動作を積極的に利用した乱数発生装置である。
【０００８】すなわち、請求項１に記載の本発明は、二
つの入力信号の位相差に応じて出力の状態（０または
１）が確定するフリップ・フロップと、前記入力信号の
位相を調整する位相調整部と、前記入力信号によるフリ
ップ・フロップ出力の０または１の出現率が所定の繰り
返し周期内で一定値に収束するように前記位相差を制御
するフィードバック回路部とで構成される乱数発生装置
であって、前記位相調整部は、それぞれ順を追って作動
する位相の粗調整手段および微調整手段を備えて構成さ
れる。
つの入力信号の位相差に応じて出力の状態（０または
１）が確定するフリップ・フロップと、前記入力信号の
位相を調整する位相調整部と、前記入力信号によるフリ
ップ・フロップ出力の０または１の出現率が所定の繰り
返し周期内で一定値に収束するように前記位相差を制御
するフィードバック回路部とで構成される乱数発生装置
であって、前記位相調整部は、それぞれ順を追って作動
する位相の粗調整手段および微調整手段を備えて構成さ
れる。
【０００９】また、請求項２に記載の本発明は、請求項
１に記載の乱数発生装置において、前記粗調整手段およ
び微調整手段は、前記入力信号を数段階に遅延し出力す
る遅延回路と、セレクト入力に応じて遅延出力の何れか
を選択する選択回路と、前記位相差に応じて前記セレク
ト入力を制御する可逆カウンタとで、それぞれ構成され
る。前記請求項１または請求項２に記載の構成では、位
相の祖調整、微調整を行うことにより位相調整範囲の拡
大と効率的な位相調整が可能となる。
１に記載の乱数発生装置において、前記粗調整手段およ
び微調整手段は、前記入力信号を数段階に遅延し出力す
る遅延回路と、セレクト入力に応じて遅延出力の何れか
を選択する選択回路と、前記位相差に応じて前記セレク
ト入力を制御する可逆カウンタとで、それぞれ構成され
る。前記請求項１または請求項２に記載の構成では、位
相の祖調整、微調整を行うことにより位相調整範囲の拡
大と効率的な位相調整が可能となる。
【００１０】また、請求項３に記載の本発明は、二つの
入力信号の位相差に応じて出力の状態（０または１）が
確定するフリップ・フロップと、前記入力信号の位相を
調整する位相調整部と、前記入力信号によるフリップ・
フロップ出力の０または１の出現率が所定の繰り返し周
期内で一定値に収束するように前記位相差を制御するフ
ィードバック回路部とで構成される乱数発生装置であっ
て、前記位相調整部は、前記入力信号を数段階に遅延し
出力する遅延回路と、セレクト入力に応じて遅延出力の
何れかを選択する選択回路と、前記位相差に応じて前記
セレクト入力を制御する可逆カウンタとで構成されてお
り、且つ、０または１の出現率の正規分布と前記繰り返
し周期内における０または１の出現回数を対比し、当該
出現回数が対応する前記正規分布の位置に応じて前記可
逆カウンタのカウント数を可変する制御回路を備えて構
成される。本構成では、０または１の出現回数が少ない
領域では、遅延出力の切換幅を多くして位相の粗調整を
行い、正規分布のセンターに近づくに連れて遅延出力の
切換幅を小さくして位相を微調整する。これにより、効
率的な位相調整が可能となる。
入力信号の位相差に応じて出力の状態（０または１）が
確定するフリップ・フロップと、前記入力信号の位相を
調整する位相調整部と、前記入力信号によるフリップ・
フロップ出力の０または１の出現率が所定の繰り返し周
期内で一定値に収束するように前記位相差を制御するフ
ィードバック回路部とで構成される乱数発生装置であっ
て、前記位相調整部は、前記入力信号を数段階に遅延し
出力する遅延回路と、セレクト入力に応じて遅延出力の
何れかを選択する選択回路と、前記位相差に応じて前記
セレクト入力を制御する可逆カウンタとで構成されてお
り、且つ、０または１の出現率の正規分布と前記繰り返
し周期内における０または１の出現回数を対比し、当該
出現回数が対応する前記正規分布の位置に応じて前記可
逆カウンタのカウント数を可変する制御回路を備えて構
成される。本構成では、０または１の出現回数が少ない
領域では、遅延出力の切換幅を多くして位相の粗調整を
行い、正規分布のセンターに近づくに連れて遅延出力の
切換幅を小さくして位相を微調整する。これにより、効
率的な位相調整が可能となる。
【００１１】また、請求項４に記載の本発明は、請求項
１から請求項３までの何れかに記載の乱数発生装置にお
いて、電源投入時から一定期間、前記繰り返し周期を通
常動作時の繰り返し周期より短くする初期制御回路を備
えて構成される。これにより、電源投入から適切な乱数
が生成される迄の期間を短縮できる。
１から請求項３までの何れかに記載の乱数発生装置にお
いて、電源投入時から一定期間、前記繰り返し周期を通
常動作時の繰り返し周期より短くする初期制御回路を備
えて構成される。これにより、電源投入から適切な乱数
が生成される迄の期間を短縮できる。
【００１２】また、請求項５に記載の本発明は、請求項
１から請求項４までの何れかに記載の乱数発生装置にお
いて、前記フリップ・フロップの双方の入力ラインにノ
イズ発生源とノイズ／位相変換器を付加して構成され
る。
１から請求項４までの何れかに記載の乱数発生装置にお
いて、前記フリップ・フロップの双方の入力ラインにノ
イズ発生源とノイズ／位相変換器を付加して構成され
る。
【００１３】さらに、請求項６に記載の本発明は、請求
項１から請求項４までの何れかに記載の乱数発生装置に
おいて、前記フリップ・フロップの何れか片方の入力ラ
インにノイズ発生源とノイズ／位相変換器を付加して構
成される。請求項５または請求項６に記載の構成では、
フリップ・フロップに入力される信号にジッタが発生
し、フリップ・フロップの不確定動作範囲が広がる。こ
れにより、一様性を有し、規則性や相関性や周期性を有
しないより完全な自然乱数を高速、且つ高精度に生成す
ることができるようになる。
項１から請求項４までの何れかに記載の乱数発生装置に
おいて、前記フリップ・フロップの何れか片方の入力ラ
インにノイズ発生源とノイズ／位相変換器を付加して構
成される。請求項５または請求項６に記載の構成では、
フリップ・フロップに入力される信号にジッタが発生
し、フリップ・フロップの不確定動作範囲が広がる。こ
れにより、一様性を有し、規則性や相関性や周期性を有
しないより完全な自然乱数を高速、且つ高精度に生成す
ることができるようになる。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明に係
る乱数発生装置の実施形態を説明する。
る乱数発生装置の実施形態を説明する。
【００１５】 先ず、本発明の実施形態を理解し易くす
るため、図１、図２に基づいて乱数発生装置の参考例を
説明する。図１に示すように、本発明の第１実施形態に
係る乱数発生装置１０は、フリップ・フロップ１と、位
相調整部２と、フィードバック回路部３を基本的構成要
素としている。
るため、図１、図２に基づいて乱数発生装置の参考例を
説明する。図１に示すように、本発明の第１実施形態に
係る乱数発生装置１０は、フリップ・フロップ１と、位
相調整部２と、フィードバック回路部３を基本的構成要
素としている。
【００１６】ここで、前記フリップ・フロップ１として
は、二つの入力部に入力される入力信号（ＣＬＯＣＫ）
の位相差によって出力の状態（“０”または“１”）が
確定する機能を有するフリップ・フロップが使用可能で
あり、本実施形態では、信号入力用にクロック端子ＣＬ
Ｋとデータ端子Ｄを備えた図８に示すＤタイプフリップ
・フロップを使用している。
は、二つの入力部に入力される入力信号（ＣＬＯＣＫ）
の位相差によって出力の状態（“０”または“１”）が
確定する機能を有するフリップ・フロップが使用可能で
あり、本実施形態では、信号入力用にクロック端子ＣＬ
Ｋとデータ端子Ｄを備えた図８に示すＤタイプフリップ
・フロップを使用している。
【００１７】また、前記位相調整部２は、直列に接続さ
れ、段階的に遅延量が増加する複数の遅延出力を発生す
る２つの遅延回路１７，１８（第１ディレー１７、第２
ディレー１８）とセレクト入力に応じてこの遅延出力の
何れか一つを選択する選択回路１９（セレクター１９）
と、このセレクト入力を制御する可逆カウンタ１３（第
３カウンター１３）で構成され、前記第１ディレー１７
と第２ディレー１８の接続点（遅延中間点となる）が第
１ノイズ／位相変換器２０を介して前記フリップ・フロ
ップ１のクロック端子ＣＬＫに接続されると共に、セレ
クター１９の出力が第２ノイズ／位相変換器２１を介し
てデータ端子Ｄに接続されて、フリップ・フロップ１に
入力される二つの信号の立ち上がり時間の位相差を任意
に調整できるように構成されている。
れ、段階的に遅延量が増加する複数の遅延出力を発生す
る２つの遅延回路１７，１８（第１ディレー１７、第２
ディレー１８）とセレクト入力に応じてこの遅延出力の
何れか一つを選択する選択回路１９（セレクター１９）
と、このセレクト入力を制御する可逆カウンタ１３（第
３カウンター１３）で構成され、前記第１ディレー１７
と第２ディレー１８の接続点（遅延中間点となる）が第
１ノイズ／位相変換器２０を介して前記フリップ・フロ
ップ１のクロック端子ＣＬＫに接続されると共に、セレ
クター１９の出力が第２ノイズ／位相変換器２１を介し
てデータ端子Ｄに接続されて、フリップ・フロップ１に
入力される二つの信号の立ち上がり時間の位相差を任意
に調整できるように構成されている。
【００１８】また、前記２つのノイズ／位相変換器２
０，２１は、前記フリップ・フロップ入力にジッタを生
じさせるために、活性状態にある回路素子（例えば、ト
ランジスタ、抵抗、コンデンサ等）で発生する微弱な熱
雑音を利用したノイズ発生源２２，２３からのノイズを
遅延出力に合成する回路である。これにより、フリップ
・フロップ１の不確定動作範囲が広がり、一様性を有
し、且つ、規則性や相関性や周期性を有しないより完全
な自然乱数を容易に生成することができるようになる。
尚、このノイズ／位相変換器は、必ずしも、フリップ・
フロップ１のＤ端子とＣＬＫ端子の双方に付加されるも
のではなく、図２に示す乱数発生装置１０のように、フ
リップ・フロップ１の何れか片方の入力ライン（図２で
はＤ端子のみ）に付加するようにしても良く、同様の効
果が得られるものである。
０，２１は、前記フリップ・フロップ入力にジッタを生
じさせるために、活性状態にある回路素子（例えば、ト
ランジスタ、抵抗、コンデンサ等）で発生する微弱な熱
雑音を利用したノイズ発生源２２，２３からのノイズを
遅延出力に合成する回路である。これにより、フリップ
・フロップ１の不確定動作範囲が広がり、一様性を有
し、且つ、規則性や相関性や周期性を有しないより完全
な自然乱数を容易に生成することができるようになる。
尚、このノイズ／位相変換器は、必ずしも、フリップ・
フロップ１のＤ端子とＣＬＫ端子の双方に付加されるも
のではなく、図２に示す乱数発生装置１０のように、フ
リップ・フロップ１の何れか片方の入力ライン（図２で
はＤ端子のみ）に付加するようにしても良く、同様の効
果が得られるものである。
【００１９】また、前記フィードバック回路部３は、第
１カウンター１１、第２カウンター１２、レジスター１
４、比較器１５、定数設定器１６で構成される。
１カウンター１１、第２カウンター１２、レジスター１
４、比較器１５、定数設定器１６で構成される。
【００２０】第１カウンター１１は、入力信号ＣＬＯＣ
Ｋから予め決められた繰返し周期［ＣＬＯＣＫ数（２×
ｍ）］を計測し、第２カウンター１２は、この繰り返し
周期毎に前記フリップ・フロップ出力の“１”（または
“０”）の出現数を計測する。また、レジスター１４は
第２カウンター１２のカウント値を繰り返し周期毎に取
り込んで保持する。尚、カウント値がレジスター１４に
セットされる毎に第２カウンター１２は０にクリアされ
る。定数設定器１６はフリップ・フロップ出力の“１”
（または“０”）の出現率を設定するための比較データ
を出力する。本実施形態では、前記繰返し周期［ＣＬＯ
ＣＫ数（２×ｍ）］の１／２の値（ｍ）が出力されるよ
うに予め設定されている。また、比較器１５はレジスタ
ー１４の保持データ（ｎ）と定数設定器１６からの比較
データ（ｍ）を比較し、比較結果（ｎ＞ｍ）または（ｎ
＝ｍ）または（ｎ＜ｍ）に対応した比較出力を発生す
る。第３カウンター１３は、前記比較器１５からの比較
出力により設定される動作モードにて動作し、そのカウ
ントデータをセレクター１９のセレクト信号として出力
する。そして、既述のようにセレクター１９はセレクト
信号により選択されたＣＬＯＣＫ信号の所定の遅延信号
を出力する。
Ｋから予め決められた繰返し周期［ＣＬＯＣＫ数（２×
ｍ）］を計測し、第２カウンター１２は、この繰り返し
周期毎に前記フリップ・フロップ出力の“１”（または
“０”）の出現数を計測する。また、レジスター１４は
第２カウンター１２のカウント値を繰り返し周期毎に取
り込んで保持する。尚、カウント値がレジスター１４に
セットされる毎に第２カウンター１２は０にクリアされ
る。定数設定器１６はフリップ・フロップ出力の“１”
（または“０”）の出現率を設定するための比較データ
を出力する。本実施形態では、前記繰返し周期［ＣＬＯ
ＣＫ数（２×ｍ）］の１／２の値（ｍ）が出力されるよ
うに予め設定されている。また、比較器１５はレジスタ
ー１４の保持データ（ｎ）と定数設定器１６からの比較
データ（ｍ）を比較し、比較結果（ｎ＞ｍ）または（ｎ
＝ｍ）または（ｎ＜ｍ）に対応した比較出力を発生す
る。第３カウンター１３は、前記比較器１５からの比較
出力により設定される動作モードにて動作し、そのカウ
ントデータをセレクター１９のセレクト信号として出力
する。そして、既述のようにセレクター１９はセレクト
信号により選択されたＣＬＯＣＫ信号の所定の遅延信号
を出力する。
【００２１】すなわち、上記構成によれば、レジスター
１４の出力データ（ｎ）と、この定数設定器１６からの
出力データ（ｍ）の比較出力に応じて第３カウンター１
３が繰り返し周期毎にアップ／ダウン動作（例えば、ｎ
＞ｍ時はカウントアップ（＋１）、ｎ＜ｍ時はカウント
ダウン（−１））を行い、比較器１５の比較出力がｎ＝
ｍ（ｎ＝ｍ時はカウント動作を停止（±０）し、ＣＬＯ
ＣＫ信号の位相差は一定を維持する）に収束するように
フリップ・フロップ１のデータ端子Ｄに入力されるＣＬ
ＯＣＫ信号の立ち上がり時間を自動的に補正する。具体
的には、図９（ｃ）のように、ＣＬＫ信号の立ち上がり
とＤ信号の立ち上がりの位相差Δｔが０に近づいていく
ように制御される。これにより、フリップ・フロップ１
の出力に“０”と“１”の出現率が常時５０％に維持さ
れた一様性のある１ｂｉｔのシリアル乱数データＯＵＴ
が得られる。
１４の出力データ（ｎ）と、この定数設定器１６からの
出力データ（ｍ）の比較出力に応じて第３カウンター１
３が繰り返し周期毎にアップ／ダウン動作（例えば、ｎ
＞ｍ時はカウントアップ（＋１）、ｎ＜ｍ時はカウント
ダウン（−１））を行い、比較器１５の比較出力がｎ＝
ｍ（ｎ＝ｍ時はカウント動作を停止（±０）し、ＣＬＯ
ＣＫ信号の位相差は一定を維持する）に収束するように
フリップ・フロップ１のデータ端子Ｄに入力されるＣＬ
ＯＣＫ信号の立ち上がり時間を自動的に補正する。具体
的には、図９（ｃ）のように、ＣＬＫ信号の立ち上がり
とＤ信号の立ち上がりの位相差Δｔが０に近づいていく
ように制御される。これにより、フリップ・フロップ１
の出力に“０”と“１”の出現率が常時５０％に維持さ
れた一様性のある１ｂｉｔのシリアル乱数データＯＵＴ
が得られる。
【００２２】 以上が参考例による乱数発生装置１０の
基本動作である。
基本動作である。
【００２３】 次に図３に基づいて本発明の第１実施形
態を説明する。本実施形態の乱数発生装置１０の基本構
成は、図１と同様、フリップ・フロップ１と、位相調整
部２と、フィードバック回路部３より構成されるが、図
１とは位相調整部２の構成が相違している。
態を説明する。本実施形態の乱数発生装置１０の基本構
成は、図１と同様、フリップ・フロップ１と、位相調整
部２と、フィードバック回路部３より構成されるが、図
１とは位相調整部２の構成が相違している。
【００２４】即ち、本構成は、第３カウンター１３、第
１セレクター１９、第１ディレー１７、第２ディレー１
８で成る位相調整回路を微調整手段として用い、各々の
遅延出力に第３ディレー３１、第２セレクター３２で成
る粗調整手段と第４ディレー３３、第３セレクター３４
で成る粗調整手段を付加し、前記第２セレクター３２お
よび第３セレクター３４のセレクト動作を第４カウンタ
ー３０の出力にて指定するものである。因みに、微調整
用の第１ディレー１７と第２ディレー１８の１ステップ
当たりの遅延時間は粗調整用の第３ディレー３１と第４
ディレー３３の遅延時間に比べて約１／２０以下に設定
されている。また、この第４カウンター３０は比較器１
５の比較出力にて制御されるもので、そのカウント動作
は第３カウンター１３の場合と同様である。
１セレクター１９、第１ディレー１７、第２ディレー１
８で成る位相調整回路を微調整手段として用い、各々の
遅延出力に第３ディレー３１、第２セレクター３２で成
る粗調整手段と第４ディレー３３、第３セレクター３４
で成る粗調整手段を付加し、前記第２セレクター３２お
よび第３セレクター３４のセレクト動作を第４カウンタ
ー３０の出力にて指定するものである。因みに、微調整
用の第１ディレー１７と第２ディレー１８の１ステップ
当たりの遅延時間は粗調整用の第３ディレー３１と第４
ディレー３３の遅延時間に比べて約１／２０以下に設定
されている。また、この第４カウンター３０は比較器１
５の比較出力にて制御されるもので、そのカウント動作
は第３カウンター１３の場合と同様である。
【００２５】以下、図４および表１を参照して図３に示
した乱数発生装置１０による位相の粗調整動作および微
調整動作を説明する。尚、図４は位相調整時の粗調整と
微調整の動作範囲を示し、表１はその際の第３カウンタ
ー１３と第４カウンター３０の動作テーブルを示してい
る。ここで、微調整範囲は［０〜ｒ×(ｇ−１)］、粗調
整範囲は［−ｓ×（ｈ）〜ｓ×（ｈ−１）］とする。初
期状態において、粗調整用の第４カウンター３０のカウ
ント値（ＳＮ）と微調整用の第３カウンター１３のカウ
ント値（ＲＮ）は共に０とする。初期制御回路２４によ
り電源投入時に第１カウンター１１の（ｍ）を一定クロ
ック数（図４における位相調整幅ｔｄｗ、即ち、２×
（２×ｇ＋ｈ）クロック数）だけ強制的にｍ＝１に制御
されるため、この一定期間、第３カウンター１３は比較
器１５の比較出力に基づいて２クロック毎にカウント動
作（＋１、または±０、または−１）することになる。
また、この間、第４カウンター３０は、比較器１５の比
較出力と前記第３カウンター１３の状態に基づいてカウ
ント動作（＋１、または±０、または−１）する。
した乱数発生装置１０による位相の粗調整動作および微
調整動作を説明する。尚、図４は位相調整時の粗調整と
微調整の動作範囲を示し、表１はその際の第３カウンタ
ー１３と第４カウンター３０の動作テーブルを示してい
る。ここで、微調整範囲は［０〜ｒ×(ｇ−１)］、粗調
整範囲は［−ｓ×（ｈ）〜ｓ×（ｈ−１）］とする。初
期状態において、粗調整用の第４カウンター３０のカウ
ント値（ＳＮ）と微調整用の第３カウンター１３のカウ
ント値（ＲＮ）は共に０とする。初期制御回路２４によ
り電源投入時に第１カウンター１１の（ｍ）を一定クロ
ック数（図４における位相調整幅ｔｄｗ、即ち、２×
（２×ｇ＋ｈ）クロック数）だけ強制的にｍ＝１に制御
されるため、この一定期間、第３カウンター１３は比較
器１５の比較出力に基づいて２クロック毎にカウント動
作（＋１、または±０、または−１）することになる。
また、この間、第４カウンター３０は、比較器１５の比
較出力と前記第３カウンター１３の状態に基づいてカウ
ント動作（＋１、または±０、または−１）する。
【００２６】先ず、（１）最終的に調整される位相ポイ
ントが図４中のａ１にある場合は、電源投入時、第３カ
ウンター１３は比較器１５の比較出力（ｎ＜ｍ）により
２クロック毎に０から（ｇ−１）までカウントアップす
る。第３カウンター１３がＲＮ＝（ｇ−１）にカウント
アップすると、次ぎの２クロックで第４カウンター３０
が２クロック毎に比較器１５の比較出力（ｎ＜ｍ）と前
記第３カウンター１３のＲＮ＝（ｇ−１）の状態を条件
として０から（ｈ−２）までカウントアップし、ＳＮ＝
（ｈ−２）となる。ここで、ＳＮ＝（ｈ−２）の状態
は、図４中で位相設定ポイントａ１に対応する粗調整ス
テップ位置であり、これに対応する微調範囲は、図４中
の（イ）の範囲[０〜ｒ×（ｇ−１）]となる。係るカウ
ンター動作中、第３カウンター１３のＲＮ＝（ｇ−１）
の状態は初期制御回路２４の制御の基で強制的に保持さ
れている。次に、第３カウンター１３がＲＮ＝（ｇ−
１）、第４カウンター３０がＳＮ＝（ｈ−２）の状態
で、比較器１５の比較出力（ｎ＞ｍ）により第３カウン
ター１３が２クロック毎にカウントダウンして位相設定
ポイントａ１に逐次近付いて行き、フリップ・フロップ
出力の“１”の出現率が１／２に収束されるように自動
的に位相が調整され、最終的に前記位相設定ポイントａ
１の位相前後に留まることになる。
ントが図４中のａ１にある場合は、電源投入時、第３カ
ウンター１３は比較器１５の比較出力（ｎ＜ｍ）により
２クロック毎に０から（ｇ−１）までカウントアップす
る。第３カウンター１３がＲＮ＝（ｇ−１）にカウント
アップすると、次ぎの２クロックで第４カウンター３０
が２クロック毎に比較器１５の比較出力（ｎ＜ｍ）と前
記第３カウンター１３のＲＮ＝（ｇ−１）の状態を条件
として０から（ｈ−２）までカウントアップし、ＳＮ＝
（ｈ−２）となる。ここで、ＳＮ＝（ｈ−２）の状態
は、図４中で位相設定ポイントａ１に対応する粗調整ス
テップ位置であり、これに対応する微調範囲は、図４中
の（イ）の範囲[０〜ｒ×（ｇ−１）]となる。係るカウ
ンター動作中、第３カウンター１３のＲＮ＝（ｇ−１）
の状態は初期制御回路２４の制御の基で強制的に保持さ
れている。次に、第３カウンター１３がＲＮ＝（ｇ−
１）、第４カウンター３０がＳＮ＝（ｈ−２）の状態
で、比較器１５の比較出力（ｎ＞ｍ）により第３カウン
ター１３が２クロック毎にカウントダウンして位相設定
ポイントａ１に逐次近付いて行き、フリップ・フロップ
出力の“１”の出現率が１／２に収束されるように自動
的に位相が調整され、最終的に前記位相設定ポイントａ
１の位相前後に留まることになる。
【００２７】また、（２）最終的に調整される位相がａ
２の場合は、初期状態において、ＳＮ＝（０）、ＲＮ＝
（０）である。第３カウンター１３がＲＮ＝（０）であ
ると、比較器１５の比較出力（ｎ＞ｍ）により、次ぎの
２クロックで第４カウンター３０が２クロック毎に
（０）から（−２）にカウントダウンし、ＳＮ＝（−
２）となる。ここで、ＳＮ＝（−２）の状態は、図４中
で位相設定ポイントａ２に対応する粗調整ステップ位置
（−ｓ×２）であり、微調整範囲は、図４中の（ロ）の
範囲[０〜ｒ×（ｇ−１）]となる。係るカウンター動作
中、第３カウンター１３のＲＮ＝（０）の状態は初期制
御回路２４の制御の基で強制的に保持されている。次
に、第３カウンター１３がＲＮ＝（０）、第４カウンタ
ー３０がＳＮ＝（−２）の状態から、比較器１５の比較
出力（ｎ＜ｍ）により第３カウンター１３が２クロック
毎にカウントアップして位相設定ポイントａ２に逐次近
付いて行き、最終的にフリップ・フロップ出力の“１”
の出現率が１／２に収束されるように自動的に調整さ
れ、前記位相設定ポイントａ２の位相前後に留まること
になる。
２の場合は、初期状態において、ＳＮ＝（０）、ＲＮ＝
（０）である。第３カウンター１３がＲＮ＝（０）であ
ると、比較器１５の比較出力（ｎ＞ｍ）により、次ぎの
２クロックで第４カウンター３０が２クロック毎に
（０）から（−２）にカウントダウンし、ＳＮ＝（−
２）となる。ここで、ＳＮ＝（−２）の状態は、図４中
で位相設定ポイントａ２に対応する粗調整ステップ位置
（−ｓ×２）であり、微調整範囲は、図４中の（ロ）の
範囲[０〜ｒ×（ｇ−１）]となる。係るカウンター動作
中、第３カウンター１３のＲＮ＝（０）の状態は初期制
御回路２４の制御の基で強制的に保持されている。次
に、第３カウンター１３がＲＮ＝（０）、第４カウンタ
ー３０がＳＮ＝（−２）の状態から、比較器１５の比較
出力（ｎ＜ｍ）により第３カウンター１３が２クロック
毎にカウントアップして位相設定ポイントａ２に逐次近
付いて行き、最終的にフリップ・フロップ出力の“１”
の出現率が１／２に収束されるように自動的に調整さ
れ、前記位相設定ポイントａ２の位相前後に留まること
になる。
【００２８】次に、（３）初期制御動作により位相設定
ポイントがａ１またはａ２に調整された以降の通常動作
では、表１に示すように、第３カウンター１３は、ＲＮ
＝（０）またはＲＮ＝（ｇ−１）以外の時、第１カウン
ター１１で設定したｍ（例えばｍ＝２５０）による一定
期間（２×ｍのクロック毎）に比較器１５の比較出力に
基づくカウント動作（＋１、±０、−１）が行われる。
また、ＲＮ＝（０）の時、第３カウンター１３は、比較
器１５の比較出力に基づいて［＋１、±０、ＲＮ（ｇ−
１）］のカウント動作を行い、第４カウンター３０は第
３カウンター１３がＲＮ（ｇ−１）に移行する時−１さ
れる。また、ＲＮ＝（ｇ−１）の時、第３カウンター１
３は、比較器１５の比較出力に基づいて［＋１、±０、
ＲＮ（ｇ−１）］のカウント動作を行い、第４カウンタ
ー３０は第３カウンター１３がＲＮ＝（０）に移行する
時＋１される。
ポイントがａ１またはａ２に調整された以降の通常動作
では、表１に示すように、第３カウンター１３は、ＲＮ
＝（０）またはＲＮ＝（ｇ−１）以外の時、第１カウン
ター１１で設定したｍ（例えばｍ＝２５０）による一定
期間（２×ｍのクロック毎）に比較器１５の比較出力に
基づくカウント動作（＋１、±０、−１）が行われる。
また、ＲＮ＝（０）の時、第３カウンター１３は、比較
器１５の比較出力に基づいて［＋１、±０、ＲＮ（ｇ−
１）］のカウント動作を行い、第４カウンター３０は第
３カウンター１３がＲＮ（ｇ−１）に移行する時−１さ
れる。また、ＲＮ＝（ｇ−１）の時、第３カウンター１
３は、比較器１５の比較出力に基づいて［＋１、±０、
ＲＮ（ｇ−１）］のカウント動作を行い、第４カウンタ
ー３０は第３カウンター１３がＲＮ＝（０）に移行する
時＋１される。
【００２９】以上のように、先ず始めに、所定の位相ま
で大まかに位相が調整され（粗調整）、その後、最終的
に調整される位相設定ポイントに微調整されて行く。こ
れにより、高精度の位相調整が効率的に行われ、フィー
ドバック制御による位相調整の高速化が可能となる。ま
た、粗調整手段を設けることで、少ない遅延ステップ構
成で広い位相調整幅が得られるようになり、位相調整部
２を構成する回路部品を削減できる。
で大まかに位相が調整され（粗調整）、その後、最終的
に調整される位相設定ポイントに微調整されて行く。こ
れにより、高精度の位相調整が効率的に行われ、フィー
ドバック制御による位相調整の高速化が可能となる。ま
た、粗調整手段を設けることで、少ない遅延ステップ構
成で広い位相調整幅が得られるようになり、位相調整部
２を構成する回路部品を削減できる。
【００３０】
【表１】
【００３１】 次に、図５〜図７に基づいて本発明の第
２実施形態を説明する。ここで、図６は一様性を有した
乱数発生装置により乱数を１,０００回出力した時の
“１”または“０”の出現回数をプロットした図で、正
規分布を示す。図７はこの正規分布をセンター基準に等
間隔で８分割し、センターを±０として総計１０個の各
分割位置に対して図７中、右端から＋５〜−５の重み付
けをしたものである。
２実施形態を説明する。ここで、図６は一様性を有した
乱数発生装置により乱数を１,０００回出力した時の
“１”または“０”の出現回数をプロットした図で、正
規分布を示す。図７はこの正規分布をセンター基準に等
間隔で８分割し、センターを±０として総計１０個の各
分割位置に対して図７中、右端から＋５〜−５の重み付
けをしたものである。
【００３２】図５に示す乱数発生装置１０は、図１の乱
数発生装置１０における比較器１５の比較形態をマルチ
に変えると共に、その出力に制御回路４０を接続して構
成したものである。本実施形態では、レジスター１４の
内容（ｎ）と比較する比較器１５の比較データを、図７
に示す正規分布のマルチ分割位置データ（ｍ＋４×ｋ）
〜（ｍ−４×ｋ）としており、前記出現回数のカウント
数が正規分布のどの分割位置に対応するかを即座に出力
できるように構成されている。
数発生装置１０における比較器１５の比較形態をマルチ
に変えると共に、その出力に制御回路４０を接続して構
成したものである。本実施形態では、レジスター１４の
内容（ｎ）と比較する比較器１５の比較データを、図７
に示す正規分布のマルチ分割位置データ（ｍ＋４×ｋ）
〜（ｍ−４×ｋ）としており、前記出現回数のカウント
数が正規分布のどの分割位置に対応するかを即座に出力
できるように構成されている。
【００３３】また、前記制御回路４０は、比較器１５の
比較出力（（ｎ＞ｍ＋４×ｋ）〜（ｎ＞ｍ−４×ｋ））
より分割位置データに対応する重み付け（−５〜＋５）
を判断し、それにぞれに応じたカウント数を第３カウン
ター１３にセットする。第３カウンター１３は重み付け
に応じたカウント動作を行い、セレクター１９による遅
延出力の切換幅（切換ステップ数）を制御する。例え
ば、重み付けが（−４）であれば、第３カウンター１３
は一回の動作でダウンカウントを４回繰り返し、重み付
けが（＋３）であれば、１回の動作でアップカウントを
３回繰り返す。また、重み付けが（０）であれば、カウ
ント動作は停止している。
比較出力（（ｎ＞ｍ＋４×ｋ）〜（ｎ＞ｍ−４×ｋ））
より分割位置データに対応する重み付け（−５〜＋５）
を判断し、それにぞれに応じたカウント数を第３カウン
ター１３にセットする。第３カウンター１３は重み付け
に応じたカウント動作を行い、セレクター１９による遅
延出力の切換幅（切換ステップ数）を制御する。例え
ば、重み付けが（−４）であれば、第３カウンター１３
は一回の動作でダウンカウントを４回繰り返し、重み付
けが（＋３）であれば、１回の動作でアップカウントを
３回繰り返す。また、重み付けが（０）であれば、カウ
ント動作は停止している。
【００３４】このように、本構成では、“０”または
“１”の出現回数が少ない正規分布領域（例えば、図７
において出現回数が４５０或いは５５０の近傍）では、
重み付けにより遅延出力の切換幅を多くして位相の粗調
整を行い、正規分布のセンターに近づくに連れて（図７
における出現回数が５００の近傍）遅延出力の切換幅を
小さくして位相を微調整する。これにより、効率的な位
相調整が可能となる。
“１”の出現回数が少ない正規分布領域（例えば、図７
において出現回数が４５０或いは５５０の近傍）では、
重み付けにより遅延出力の切換幅を多くして位相の粗調
整を行い、正規分布のセンターに近づくに連れて（図７
における出現回数が５００の近傍）遅延出力の切換幅を
小さくして位相を微調整する。これにより、効率的な位
相調整が可能となる。
【００３５】 以上説明した第１、第２実施形態では、
図３，図５に示すように、第１カウンター１１に初期制
御回路２４を接続し、電源投入時から一定クロック数だ
け、第１カウンター１１の通常動作時のカウント設定値
（２×ｍ）を強制的にｍ＝１とするようにしている。こ
れにより、電源投入時に確率を１／２に効率良く収束す
ることができ、位相調整期間の短縮化が図れるようにな
る。また、乱数発生用のフリップ・フロップとしてＤタ
イプフリップ・フロップを用いたが、本発明はこれに限
定されるものではなく、これと同等の機能を有するフリ
ップ・フロップであれば使用可能であり、例えば、Ｒ−
Ｓフリップ・フロップ等が使用できる。
図３，図５に示すように、第１カウンター１１に初期制
御回路２４を接続し、電源投入時から一定クロック数だ
け、第１カウンター１１の通常動作時のカウント設定値
（２×ｍ）を強制的にｍ＝１とするようにしている。こ
れにより、電源投入時に確率を１／２に効率良く収束す
ることができ、位相調整期間の短縮化が図れるようにな
る。また、乱数発生用のフリップ・フロップとしてＤタ
イプフリップ・フロップを用いたが、本発明はこれに限
定されるものではなく、これと同等の機能を有するフリ
ップ・フロップであれば使用可能であり、例えば、Ｒ−
Ｓフリップ・フロップ等が使用できる。
【００３６】また、本発明のシリアル型乱数発生装置１
０をＰ個並列に配置することにより、Ｐビット構成の並
列型乱数発生装置を構成することもできる。
０をＰ個並列に配置することにより、Ｐビット構成の並
列型乱数発生装置を構成することもできる。
【００３７】さらに、上記したシリアル型乱数発生装置
や並列型乱数発生装置を用いれば、一様性を有し、規則
性、相関性、周期性を有さない高速・高性能の確率発生
装置を実現することもできる。
や並列型乱数発生装置を用いれば、一様性を有し、規則
性、相関性、周期性を有さない高速・高性能の確率発生
装置を実現することもできる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
フィードバック制御による位相調整において、位相調整
部に粗調整手段と微調整手段を設けたので、効率的な位
相調整が可能となり、乱数発生の高速化が図れる。ま
た、粗調整手段を設けることで、少ない遅延ステップ構
成で広い位相調整幅が得られるようになり、その分、回
路部品も削減できる。
フィードバック制御による位相調整において、位相調整
部に粗調整手段と微調整手段を設けたので、効率的な位
相調整が可能となり、乱数発生の高速化が図れる。ま
た、粗調整手段を設けることで、少ない遅延ステップ構
成で広い位相調整幅が得られるようになり、その分、回
路部品も削減できる。
【００３９】また、本発明によれば、乱数の０または１
の出現率の正規分布と実際の出現回数を対比し、当該出
現回数が対応する正規分布の位置に応じて位相調整幅を
可変するようにしたので、上記同様に効率的な位相調整
が可能となり、乱数発生の高速化が図れる。
の出現率の正規分布と実際の出現回数を対比し、当該出
現回数が対応する正規分布の位置に応じて位相調整幅を
可変するようにしたので、上記同様に効率的な位相調整
が可能となり、乱数発生の高速化が図れる。
【図１】本発明に係る乱数発生装置の基本動作を説明す
るための参考例を示す図。
るための参考例を示す図。
【図２】本発明に係る乱数発生装置の基本動作を説明す
るための図１とは別の参考例を示す図。
るための図１とは別の参考例を示す図。
【図３】本発明の第１実施形態に係る乱数発生装置の構
成を示す図。
成を示す図。
【図４】位相調整時の粗調整と微調整の動作範囲を示す
図。
図。
【図５】本発明の第２実施形態に係る乱数発生装置の構
成を示す図。
成を示す図。
【図６】一様性を有する乱数の正規分布を示す図。
【図７】図６の正規分布を分割し、重み付けした図。
【図８】Ｄタイプフリップ・フロップを示す図。
【図９】図８のＤタイプフリップ・フロップの入出力波
形を示す図。
形を示す図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鯉渕 美佐子
東京都港区新橋５丁目36番11号 いわき
電子株式会社内
(56)参考文献 特開 平５−80987（ＪＰ，Ａ)
特開 平８−227682（ＪＰ，Ａ)
特開 昭48−95759（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/58
Claims (6)
- 【請求項１】 二つの入力信号の位相差に応じて出力の
状態（０または１）が確定するフリップ・フロップと、 前記入力信号の位相を調整する位相調整部と、 前記入力信号によるフリップ・フロップ出力の０または
１の出現率が所定の繰り返し周期内で一定値に収束する
ように前記位相差を制御するフィードバック回路部とで
構成される乱数発生装置であって、 前記位相調整部は、それぞれ順を追って作動する位相の
粗調整手段および微調整手段を備え、位相調整幅の拡大
と位相調整時間の短縮を図ったことを特徴とする乱数発
生装置。 - 【請求項２】 前記粗調整手段および微調整手段は、前
記入力信号を数段階に遅延し出力する遅延回路と、セレ
クト入力に応じて遅延出力の何れかを選択する選択回路
と、前記位相差に応じて前記セレクト入力を制御する可
逆カウンタとで、それぞれ構成されることを特徴とする
請求項１に記載の乱数発生装置。 - 【請求項３】 二つの入力信号の位相差に応じて出力の
状態（０または１）が確定するフリップ・フロップと、 前記入力信号の位相を調整する位相調整部と、 前記入力信号によるフリップ・フロップ出力の０または
１の出現率が所定の繰り返し周期内で一定値に収束する
ように前記位相差を制御するフィードバック回路部とで
構成される乱数発生装置であって、 前記位相調整部は、前記入力信号を数段階に遅延し出力
する遅延回路と、セレクト入力に応じて遅延出力の何れ
かを選択する選択回路と、前記位相差に応じて前記セレ
クト入力を制御する可逆カウンタとで構成されており、 且つ、０または１の出現率の正規分布と前記繰り返し周
期内における０または１の出現回数を対比し、当該出現
回数が対応する前記正規分布の位置に応じて前記可逆カ
ウンタのカウント数を可変する制御回路を備え、位相調
整時間の短縮を図ったことを特徴とする乱数発生装置。 - 【請求項４】 電源投入時から一定期間、前記繰り返し
周期を通常動作時の繰り返し周期より短くする初期制御
回路を備えることを特徴とする請求項１から請求項３ま
での何れかに記載の乱数発生装置。 - 【請求項５】 前記フリップ・フロップの双方の入力ラ
インにノイズ発生源とノイズ／位相変換器を付加したこ
とを特徴とする請求項１から請求項４までの何れかに記
載の乱数発生装置。 - 【請求項６】 前記フリップ・フロップの何れか片方の
入力ラインにノイズ発生源とノイズ／位相変換器を付加
したことを特徴とする請求項１から請求項４までの何れ
かに記載の乱数発生装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217710A JP3496664B2 (ja) | 2001-07-18 | 2001-07-18 | 乱数発生装置 |
| PCT/JP2002/000743 WO2002063767A1 (fr) | 2001-02-07 | 2002-01-31 | Generateur de nombres aleatoires et generateur de probabilites |
| EP02710417A EP1367715B1 (en) | 2001-02-07 | 2002-01-31 | Random number generator and probability generator |
| KR1020027013415A KR100806151B1 (ko) | 2001-02-07 | 2002-01-31 | 난수 발생 장치 및 확률 발생 장치 |
| DE60234084T DE60234084D1 (de) | 2001-02-07 | 2002-01-31 | Zufallszahlengenerator und wahrscheinlichkeitsgenerator |
| TW091101916A TWI243539B (en) | 2001-02-07 | 2002-02-04 | Random number generating device and probability generating device |
| CNB021263345A CN100416492C (zh) | 2001-07-17 | 2002-07-17 | 随机数发生装置和概率发生装置 |
| US10/626,848 US7243117B2 (en) | 2001-02-07 | 2003-07-23 | Random number generator and probability generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217710A JP3496664B2 (ja) | 2001-07-18 | 2001-07-18 | 乱数発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003029964A JP2003029964A (ja) | 2003-01-31 |
| JP3496664B2 true JP3496664B2 (ja) | 2004-02-16 |
Family
ID=19051987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001217710A Expired - Lifetime JP3496664B2 (ja) | 2001-02-07 | 2001-07-18 | 乱数発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496664B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1605349A4 (en) * | 2003-03-13 | 2008-02-20 | Leisure Electronics Technology | METHOD AND APPARATUS FOR VERIFYING RANDOM NUMBERS |
| JP2006018545A (ja) * | 2004-07-01 | 2006-01-19 | Fdk Corp | Ｕｓｂモジュール |
| JP4559985B2 (ja) * | 2005-03-15 | 2010-10-13 | 株式会社東芝 | 乱数発生回路 |
-
2001
- 2001-07-18 JP JP2001217710A patent/JP3496664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003029964A (ja) | 2003-01-31 |
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