TWI469522B - 訊號電路 - Google Patents

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TWI469522B
TWI469522B TW100100525A TW100100525A TWI469522B TW I469522 B TWI469522 B TW I469522B TW 100100525 A TW100100525 A TW 100100525A TW 100100525 A TW100100525 A TW 100100525A TW I469522 B TWI469522 B TW I469522B
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signal
circuit
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clock
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Ko Yang Tso
Hui Wen Miao
Yann Hsiung Liang
Chin Chieh Chao
ren feng Huang
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Raydium Semiconductor Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

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Description

訊號電路
本發明係有關於一種訊號電路，特別是有關一種以低頻率參考時脈配合高位元速率輸出入資料的訊號電路。
各種可以儲存、控制、處理及/或驅動電子訊號的訊號電路，已成為現代資訊社會最重要的硬體基礎。例如說，訊號電路可形成於晶片/晶粒內，被封裝為積體電路。不同功能的各種訊號電路可進一步組合為電子系統。
在電子系統中，不同的訊號電路之間會交換資料以協同運作。當訊號電路交換資料時，發出資料的訊號電路也會提供一對應的參考時脈，使接收資料的訊號電路能依據參考時脈取得資料中的各個位元。
在現行技術中，參考時脈的頻率會等於資料的位元速率，或等於位元速率的二分之一。在要求高速的趨勢下，現代訊號電路交換資料的位元速率也越來越快；若依照現行技術，參考時脈也會是高頻的時脈。高頻參考時脈會增加電子系統的功率消耗，也會加重電磁干擾。
有鑑於此，本發明的目的是提供一種訊號電路，設有一資料端與一時脈端，分別傳輸(發出或接收)輸出入資料與對應的參考時脈。其中，參考時脈的頻率小於輸出入資料位元速率的二分之一。例如，參考時脈的頻率(單位時間中的週期數)可以是輸出入資料位元速率(單位時間中的位元數)的1/M；其中M大於2，例如M可以等於8。
本發明訊號電路可以是顯示面板電子系統中用以處理視訊(video)的訊號電路，例如說是時間控制器與源極驅動器。訊號電路的輸出入資料可以是串列的視訊資料，包括複數個圖框，各圖框中包括內容資料(content data)。內容資料可以是顯示資料，像是各像素在各色頻的色彩分量。
一實施例中，訊號電路為資料交換的接收端(像是源極驅動器)，接收參考時脈與輸出入資料，以依據參考時脈取得輸出入資料中的各位元。訊號電路中設有一接收電路與一運作電路。接收電路依據參考時脈與輸出入資料提供M位元的並列資料，運作電路依據並列資料進行相關的處理與運作，例如說是依據並列資料的數值內容而向顯示面板提供源極驅動電力。
一實施例中，接收電路設有一時脈電路、一取樣器與一相位選擇器。時脈電路耦接時脈端，依據參考時脈而提供M個取樣時脈CK[0]至CK[M-1]，各取樣時脈CK[m](m=0至(M-1))的頻率等同於參考時脈的頻率，且這些取樣時脈的相位互異。例如，取樣時脈CK[m]與取樣時脈CK[0]間的相位差可以是360*(m/M)度。
取樣器耦接資料端與時脈電路，依據取樣時脈CK[0]至CK[M-1]來對輸出入資料取樣，以提供M個取樣資料，使各取樣資料的位元速率係實質等於各取樣時脈的頻率。依據這M個取樣資料，就可形成M位元的並列資料。相位選擇器則提供一相位選擇訊號；例如說，相位選擇訊號可以是一四位元的二進位數，其十進位數值可以是0到15的整數。
一實施例中，時脈電路設有一相位電路與M個相位內插器。相位電路依據參考時脈提供複數個相位訊號PH[0]至PH[M-1]與PH[M]，並使相位訊號PH[0]至PH[M-1]的頻率等同於參考時脈的頻率，且相位互異。例如，相位訊號PH[m]與相位訊號PH[0]間的相位差可以是360*(m/M)度。一實施例中，相位電路可以設有一相位偵測器、一電荷泵、一電容與一壓控延遲線(VCDL，Voltage-Controlled Delay Line)。相位偵測器比較相位訊號其中兩個(如相位訊號PH[0]與PH[M])的相位差，以提供一誤差訊號。電荷泵耦接於相位偵測器與電容之間，依據誤差訊號而在電容上建立一控制電壓。壓控延遲線則耦接電容與時脈端，依據控制電壓與參考時脈產生各相位訊號PH[0]至PH[M]。
在M個相位內插器PI[0]至PI[M-1]中，第m個相位內插器PI[m]對應兩相位訊號PH[m]與PH[m+1]，其可依據相位選擇訊號而對兩相位訊號PH[m]與PH[m+1]進行相位內插，以產生取樣時脈CK[m]。例如，取樣時脈CK[m]與相位訊號PH[m]間的相位差可以是(360/M)*(PS/16)度，PS代表相位選擇訊號的十進位數值。
在輸出入資料的各圖框中可包括一訓練碼(training code)。訓練碼可以是具有預設模式的位元串列。訊號電路可另設置一同步訊號端，傳輸一同步訊號。同步訊號在訓練碼對應的時段中為高位準，在內容資料對應的時段中為低位準。也就是說，同步訊號的位準會指示輸出入資料中的訓練碼。
當同步訊號為高位準時，取樣器會對輸出入資料中的訓練碼進行取樣，相位選擇器則會將取樣結果與訓練碼應該呈現的預設模式相比對，以判斷各取樣時脈的相位是否能適當地對輸出入資料進行取樣。若否，相位選擇器可改變相位選擇訊號的數值，進而調整各取樣時脈的相位。重複前述的「取樣-比對-調整」，相位選擇器可為相位選擇訊號決定出較佳的數值。等同步訊號由高位準回到低位準，相位選擇器就可固定以此較佳數值的相位選擇訊號控制各相位內插器，使各相位內插器產生的取樣時脈能在較佳的時機觸發對輸出入資料的取樣。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
請參考第1圖，其所示意的是依據本發明一實施例的訊號電路10與10’。訊號電路10’設有一時脈端12’、一同步訊號端14’與一資料端16’，分別用以發出一參考時脈CKref、一同步訊號SYNC與一輸出入資料DATAin。參考時脈CKref對應輸出入資料DATAin；參考時脈CKref的頻率小於輸出入資料DATAin位元速率的二分之一。例如，參考時脈CKref的頻率(單位時間中的週期數)可以是輸出入資料DATAin位元速率(單位時間中的位元數)的1/M，而M可以等於8。
對應訊號電路10’的時脈端12’、同步訊號端14’與資料端16’，訊號電路10亦設有一時脈端12、一同步訊號端14與一資料端16，分別接收參考時脈CKref、同步訊號SYNC與輸出入資料DATAin。在第1圖的例子中，訊號電路10中設有一接收電路18與一運作電路20。接收電路18依據參考時脈CKref與輸出入資料DATAin提供M位元的並列資料DATA，例如說是8位元(M=8)並列資料DATA，第1圖中標示為DATA[7:0]。運作電路20依據並列資料DATA進行相關的處理與運作。
在第1圖的實施例中，接收電路設有一時脈電路22、一取樣器24與一相位選擇器26。時脈電路22耦接時脈端12，依據參考時脈CKref而提供M個取樣時脈CK[0]至CK[M-1](即第1圖中的CK[0]至CK[7])，各取樣時脈CK[m](m=0至(M-1))的頻率等同於參考時脈CKref的頻率，且這些取樣時脈的相位互異。例如，取樣時脈CK[m]與取樣時脈CK[0]間的相位差可以是360*(m/M)度。
取樣器24耦接資料端16與時脈電路22，依據取樣時脈CK[0]至CK[M-1]來對輸出入資料DATAin進行取樣，以提供M個取樣資料DS[0]至DS[M-1](即第1圖中的DS[0]至DS[7])，使各取樣資料的位元速率係實質等於各取樣時脈的頻率。依據這M個取樣資料，就可形成M位元的並列資料DATA。
相位選擇器26會提供一相位選擇訊號PS；例如說，相位選擇訊號PS可以是一四位元的二進位數(故第1圖中標示為PS[3:0])，其十進位數值可以是0到15的整數。
在第1圖實施例中，時脈電路22設有一相位電路28與M個相位內插器PI[0]至PI[M-1](即第1圖的PI[0]至PI[7])。相位電路28依據參考時脈CKref提供複數個相位訊號PH[0]至PH[M](第1圖的PH[0]至PH[8])，使各相位訊號PH[0]至PH[M]的頻率等同於參考時脈的頻率，且相位訊號PH[0]至PH[M-1]的相位互異。例如，相位訊號PH[m]與相位訊號PH[0]間的相位差可以是360*(m/M)度。
在第1圖實施例中，相位電路28設有一相位偵測器PD、一電荷泵CP、一電容C與一壓控延遲線VCDL。相位偵測器比較相位訊號PH[0]與PH[M](PH[8])的相位差，以提供誤差訊號UP與DN。電荷泵CP耦接於相位偵測器PD與電容C之間，依據誤差訊號UP與DN而在電容C上建立一控制電壓Vctrl。壓控延遲線VCDL耦接電容C與時脈端12，依據參考時脈CKref與控制電壓Vctrl產生各相位訊號PH[0]至PH[M]，使各相位訊號PH[0]至PH[M]的週期與參考時脈CKref的週期相同，並使每兩個足標相鄰的相位訊號PH[m]與PH[m+1](m=0至(M-1))間具有一致的相位差。當相位訊號PH[M]的相位超前或落後相位訊號PH[0]的相位時，相位偵測器PD會以誤差訊號UP或DN促使電荷泵CP對電容C充放電以改變控制電壓Vctrl，而壓控延遲線VCDL就會對應地增加或減少相鄰相位訊號PH[m]與PH[m+1]間的相位差。相位偵測器PD的相位偵測與壓控延遲線VCDL的相位差調整會不斷地重複，直到相位訊號PH[0]與PH[M]的相位趨於一致。此時，相位訊號PH[0]至PH[M-1]的相位差就會平均分配於360度中，使相位訊號PH[m]與相位訊號PH[0]間的相位差為360*(m/M)度。
在M個相位內插器PI[0]至PI[M-1]中，第m個相位內插器PI[m]對應兩相位訊號PH[m]與PH[m+1]，其可依據相位選擇訊號PS而對兩相位訊號PH[m]與PH[m+1]進行相位內插，以產生取樣時脈CK[m]。取樣時脈CK[m]的頻率與各相位訊號PH[m]相同，相位內插器PI[m]進行的相位內插則會使取樣時脈CK[m]的相位落在相位訊號PH[m]與PH[m+1]的相位範圍內；例如說，取樣時脈CK[m]與相位訊號PH[m]間的相位差可以等於(360/M)*(PS/16)度，PS即相位選擇訊號PS的數值。
延續第1圖的實施例，請參考第2圖，其所示意的是第1圖中各相關訊號的波形時序。參考時脈CKref的週期為T，在週期T中切換於兩相異位準H與位準L，例如說在半週期T/2中維持位準H，在另半個週期T/2中為位準L。輸出入資料DATAin中串列複數個位元，如位元D(n)、D(n+1)等等，各位元維持的時間長短為八分之一個週期T，即T/8。也就是說，輸出入資料DATAin的位元速率為參考時脈CKref的頻率的八倍。雖然參考時脈CKref的頻率遠低於輸出入資料DATAin的位元速率，本發明訊號電路10依然能依據參考時脈CKref而取得輸出入資料DATAin中的每一個位元；其運作情形可描述如下。
如先前討論過的，相位電路28可由參考時脈CKref衍生出相位訊號PH[0]至PH[8]；各相位訊號PH[0]至PH[8]的週期亦為T，相位訊號PH[m]與相位訊號PH[m+1]間的相位差為(360/8)度，相當於時間軸上的時間差T/8。相位內插器PI[m]則依據相位選擇訊號PS而在相位訊號PI[m]與PI[m+1]間進行相位內插，產生取樣時脈CK[m]。第2圖中即以取樣時脈CK[0]為例來說明在相位訊號PH[0]與PH[1]間進行相位內插的情形。對應由小至大的不同數值相位選擇訊號PS，取樣時脈CK[0]的相位也會由相位訊號PH[0]的相位趨近至相位訊號PH[1]的相位。例如說，當相位選擇訊號PS的數值為0時，對應的取樣時脈CK[0](第2圖中標示為CK[0]＠PS=0)會接近相位訊號PH[0]的相位。若相位選擇訊號PS的數值為1，取樣時脈CK[0]＠PS=1的相位就會較為遠離相位訊號PH[0]。一實施例中，當相位選擇訊號PS的數值為p時，取樣時脈CK[0]＠PS=p的相位會和相位訊號PH[0]的相位相差(360/8)*(p/16)度，也就是時間軸上的時間差(T/8)*(p/16)。
換句話說，相位內插器PI[m]可在(360/8)的相位範圍內對相位訊號PH[m]進行相位微調，微調的結果就是取樣時脈CK[m]。各相位內插器PI[0]至PI[7]可統一依據同一相位選擇訊號PS來進行相位內插，故取樣時脈CK[m]與CK[m+1]間的相位差會等於相位訊號PH[m]與PH[m+1]間的相位差。
依據取樣時脈CK[0]至CK[7]，取樣器24會由輸出入資料DATAin中取樣出各取樣資料DS[0]至DS[7]；例如說，當某一取樣時脈CK[m]由位準L轉變為位準H時，取樣器24對輸出入資料DATAin進行取樣，形成取樣資料DS[m]的一個位元。在第2圖中，也以取樣資料DS[0]與DS[1]為例來說明取樣的情形。由於取樣時脈CK[0]的週期T是輸出入資料DATAin中每一位元的八倍，取樣時脈CK[0]會在輸出入資料DATAin中取樣到位元D(n)與D(n+8)，成為取樣資料DS[0]中的兩相鄰位元；在取樣資料DS[0]中，每一位元會延續週期T。同理，與取樣時脈CK[0]落後T/8的取樣時脈CK[1]會在輸出入資料DATAin中取樣到位元D(n)與D(n+8)的次一位元D(n+1)與D(n+9)，成為取樣資料DS[1]中的兩相鄰位元；以此類推，輸出入資料DATAin中的位元D(n+q)會被取樣到取樣資料DS[r]中，其中r為q除以8的餘數。
利用適當的閂鎖機制，取樣器24可進一步將各取樣資料DS[0]至DS[7]中的位元對齊，形成8位元並列資料DATA。換句話說，即使輸出入資料DATAin的位元速率是參考時脈CKref的頻率的八倍，但接收電路18還是能完整取得輸出入資料DATAin的所有位元，並將其轉換至位元速率較低(為八分之一)的並列資料DATA。由於訊號電路10接收、處理的都是低頻、低位元速率的時脈、訊號與資料，故訊號電路10中的接收電路18與運作電路20均可運作於低頻。因此，訊號電路10便能有效降低功率消耗，對電路設計的頻寬要求也能放鬆。
再者，因為訊號電路10’只需提供低頻的參考時脈CKref而非高頻參考時脈，訊號電路10’的功率消耗也可減少，而訊號電路10在實現前述低頻運作時也不需要使用除頻器來將高頻參考時脈除頻為低頻的時脈；訊號電路10可以直接使用訊號電路10’所提供的低頻參考時脈CKref來產生各取樣時脈CK[0]至CK[7]。這可簡化訊號電路10的電路結構，降低電路的複雜程度，布局面積與功率消耗也能進一步縮減。
訊號電路10’與10可以實現於不同的晶片中，兩者藉由電路板上的走線來傳輸參考時脈CKref。由於兩者間不需傳輸高頻參考時脈，可有效降低高頻時脈導致的電磁干擾，對電路板上的走線設計限制也能放鬆，使走線的安排能更方便。
如第1圖與第2圖討論的，取樣器24依據取樣時脈CK[0]至CK[7]的訊號轉換(例如說是在各取樣時脈由位準L至轉換至位準H時)來觸發對輸出入資料DATAin的取樣，取樣時脈CK[0]至CK[7]的訊號轉換時機與相位則受控於相位選擇器26的相位選擇訊號PS。為了要能正確無誤地取樣輸出入資料DATAin中的各位元，取樣時脈中用以觸發取樣的訊號轉換處與輸出入資料DATAin中各位元間的轉換處應該要維持特定的相位關係，以在取樣時確保足夠的設定時間(set-up time)與保持時間(hold time)。
為調整取樣時脈與輸出入資料DATAin間的相位關係，在輸出入資料DATAin中，除了攜載訊息酬載的內容資料之外，還可加入訓練碼。訓練碼可以是具有預設模式的位元串列；相位選擇器26可先依據模式已知的訓練碼來測試並優化相位選擇訊號PS之數值，再用優化後的相位選擇訊號PS來控制各取樣時脈的相位，以對輸出入資料DATAin中的後續內容資料進行取樣。同步訊號SYNC則指示輸出入資料DATAin中的訓練碼。
延續第1圖與第2圖，請參考第3圖，其所示意的即是同步訊號SYNC與訊號電路10中各相關訊號的波形時序。一實施例中，本發明訊號電路10’與10可以是顯示面板電子系統中用以處理視訊(video)的訊號電路；例如說，訊號電路10’是一時間控制器，訊號電路10則是一源極驅動器。訊號電路10’至10的輸出入資料DATAin可以是串列的視訊資料，包括複數個圖框，各圖框中即包括訓練碼TRAINING_CODE與內容資料(content data)，例如顯示資料DISPLAY_DATA。在第3圖的例子中，訓練碼TRAINING_CODE中的位元序列具有0101...重複的預設模式。顯示資料DISPLAY_DATA則可以包括一圖框中各像素在各色頻的色彩分量。在訓練碼TRAINING_CODE所對應的時段中，同步訊號SYNC為位準H；在顯示資料DISPLAY_DATA對應的時段中，同步訊號SYNC則為低位準。也就是說，同步訊號SYNC的位準會指示輸出入資料中的訓練碼。
當同步訊號SYNC為位準H時，取樣器24會對輸出入資料DATAin中的訓練碼TRAINING_CODE進行取樣，相位選擇器26則會將取樣結果與訓練碼應該呈現的預設模式相比對，以判斷各取樣時脈CK[0]至CK[7]的相位(如第3圖中的時段tp)是否能適當地對輸出入資料DATAin進行取樣。若否，相位選擇器26可改變相位選擇訊號PS的數值，進而調整各取樣時脈的相位。
重複前述的「取樣-比對-調整相位選擇訊號」，相位選擇器26可為相位選擇訊號PS決定出較佳的數值。等到同步訊號SYNC由位準H回到低位準L，相位選擇器26就可固定以此具有較佳數值的優化後相位選擇訊號PS來控制各相位內插器PI[0]至PI[7]，使各相位內插器產生的取樣時脈CK[0]至CK[7]能以較佳的相位、較佳的時機來觸發對輸出入資料DATAin的取樣。例如說，經過優化調整後的取樣時脈相位可由時段tmx代表，其會使觸發取樣的時機(例如各取樣時脈由位準L轉換為位準H的時間)大致落在各位元的中間，像是取樣時脈CK[0]觸發取樣的時機會對應位元D(n)的中間，取樣時脈CK[3]觸發取樣的時機則對應至位元D(n+3)的中間，以此類推。
總結來說，在習知技術中，訊號電路間的輸出入資料交換需搭配高頻的參考時脈(參考時脈的頻率等於位元速率或位元速率的一半)。相較之下，本發明技術則可在交換輸出入資料時採用低頻參考時脈，例如說，參考時脈的頻率可以低至位元速率的八分之一。因此，本發明可有效降低功率消耗與電磁干擾，也可簡化訊號電路的結構與布局。本發明可以應用於顯示面板電子系統中的相關訊號電路，例如說是採用點對點迷你低壓差動訊號(PPmL，Point to Point Mini Low-voltage differential signaling)的時間控制器及/或源極驅動器。
本發明於第1圖的相位電路28採用延遲鎖定迴路的架構以依據參考時脈CKref來提供各相位訊號PH[0]至PH[8]，但相位電路28不受限於此；相位電路28亦可用其他種具有相同功能的架構來實現，例如用類比及/或數位的相位鎖定、延遲鎖定迴路來實現，或採用其他種類的多重相位時脈產生器。第1圖的實施例中，時脈電路22以相位內插來調整各取樣時脈CK[0]至CK[7]的相位，但時脈電路22亦可採用其他種類可以調整相位的技術，例如說是在相位訊號PH[m]中導入可調整的延遲以形成取樣時脈CK[m]。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、10’．．．訊號電路
12、12’．．．時脈端
14、14’．．．同步訊號端
16、16’．．．資料端
18．．．接收電路
20．．．運作電路
22．．．時脈電路
24．．．取樣器
26．．．相位選擇器
28．．．相位電路
PD．．．相位偵測器
CP．．．電荷泵
C．．．電容
VCDL．．．壓控延遲線
PI[.]．．．相位內插器
Vctrl．．．控制電壓
UP、DN．．．誤差訊號
CKref．．．參考時脈
SYNC．．．同步訊號
DATAin．．．輸出入資料
PH[.]．．．相位訊號
CK[.]．．．取樣時脈
DS[.]．．．取樣資料
DATA．．．並列資料
PS．．．相位選擇訊號
D(.)．．．位元
T．．．週期
L、H．．．位準
TRAINING_CODE．．．訓練碼
DISPLAY_DATA．．．顯示資料
tp、tmx．．．時段
第1圖示意依據本發明一實施例的訊號電路。
第2、3圖示意第1圖中相關訊號的波形時序。
10、10’．．．訊號電路
12、12’．．．時脈端
14、14’．．．同步訊號端
16、16’．．．資料端
18．．．接收電路
20．．．運作電路
22．．．時脈電路
24．．．取樣器
26．．．相位選擇器
28．．．相位電路
PD．．．相位偵測器
CP．．．電荷泵
C．．．電容
Vctrl．．．控制電壓
VCDL．．．壓控延遲線
UP、DN．．．誤差訊號
CKref．．．參考時脈
SYNC．．．同步訊號
DATAin．．．輸出入資料
PI[.]．．．相位內插器
PH[.]．．．相位訊號
CK[.]．．．取樣時脈
DS[.]．．．取樣資料
DATA．．．並列資料
PS．．．相位選擇訊號

Claims (7)

  1. 一種訊號電路，包含：一時脈端，傳輸一參考時脈；以及一資料端，傳輸一輸出入資料；以及一同步訊號端，傳輸一同步訊號；其中，該參考時脈對應該輸出入資料，且該參考時脈的頻率小於該輸出入資料的位元速率(bit rate)的二分之一；該輸出入資料中包含一訓練碼(training code)及一內容資料(content data)；該同步訊號在該訓練碼對應的時段中為一第一位準，該同步訊號在該內容資料對應的時段中為一第二位準，且該第一位準與該第二位準相異。
  2. 如申請專利範圍第1項的訊號電路，其中該參考時脈的頻率係實質等於該輸出入資料位元速率(單位時間中的位元數)的1/M，其中M大於2。
  3. 如申請專利範圍第1項的訊號電路，更包含：一接收電路，包含：一時脈電路，耦接該時脈端，依據該參考時脈而提供複數個取樣時脈，使該些取樣時脈的頻率等同於該參考時脈的頻率，且該些取樣時脈的相位互異；以及一取樣器，耦接該資料端與該時脈電路，依據該些取樣時脈對該輸出入資料取樣，以提供複數個取樣資 料，使該取樣資料的位元速率係實質等於該些取樣時脈的頻率。
  4. 如申請專利範圍第3項的訊號電路，其中該時脈電路包含：一相位電路，依據該參考時脈提供複數個相位訊號，使該些相位訊號的頻率等同於該參考時脈的頻率，且該些相位訊號的相位互異；以及複數個相位內插器，各該相位內插器對應該些相位訊號中的其中兩個，依據一相位選擇訊號而對該兩對應相位訊號進行相位內插，並據以產生該些取樣時脈的其中之一。
  5. 如申請專利範圍第4項的訊號電路，其中該接收電路更包含：一相位選擇器，耦接該取樣器及該些相位內插器，依據該輸出入資料中的該訓練碼提供該相位選擇訊號。
  6. 如申請專利範圍第4項的訊號電路，其中該相位電路包含：一相位偵測器，比較該些相位訊號其中兩個的相位差，以提供一誤差訊號；一電容；一電荷泵，耦接於該相位偵測器與該電容之間，依據該誤差訊號而在該電容上建立一控制電壓； 一壓控延遲線，耦接該電荷泵與該時脈端，依據該控制電壓與該參考時脈產生該些相位訊號。
  7. 如申請專利範圍第1項的訊號電路，其中該輸出入資料係一視訊資料，包含複數個圖框，而該訓練碼與該內容資料係被包含於各該圖框中。
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