JP2003133965A - シリアル・パラレル変換装置、及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】予め同期検出ビットをデータにコーディングさ
せることなく、データ信号とクロック信号との間でスキ
ューが生じても、クロック信号に対する入力データ信号
を自己補正するシリアル・パラレル変換装置を提供す
る。 【解決手段】シリアル・パラレル変換装置３に、クロッ
ク信号を分周して複数のタップ出力信号を出力するＰＬ
Ｌ回路３３３と、複数のタップ出力信号を用いて、位相
が異なった複数のストローブ信号を作成するストローブ
タイミング発生回路３３３と、シリアル伝送データとク
ロック信号とのスキューを検出するスキュー検出回路３
３５と、検出したスキューに応じたストローブ信号を選
択するストローブ選択回路３３４と、選択したストロー
ブ信号によってシリアル伝送データをパラレル伝送デー
タに変換するロジック回路３３３と、を設け、これらに
よって、シリアル伝送データをパラレル伝送データに変
換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に対
するデータ信号のスキューを自己補正するシリアル・パ
ラレル変換装置に関する。

【０００２】

【従来の技術】クロック信号とデータ信号との伝播時間
が異なる場合には、両信号間に、信号の位相のばらつき
であるスキューが生じる。そして、その結果としてクロ
ック信号に対するデータ信号のセットアップ時間やホー
ルド時間が、充分満たされなくなるといった問題が生じ
ることがある。また、高速データ伝送などの場合には、
誤ったデータの受信につながってしまうという問題が発
生しやすい。

【０００３】そこで、上記の問題の解決策として、特開
平１１−１６８３６５号公報には、スキュー補正装置に
関する技術が開示されている。このスキュー補正装置
は、入力データ信号の遷移を検出した時にパルス信号を
供給するための遷移検出器と、前記入カデータ信号を可
変の遅延量だけ遅延させた第１の遅延データを生成する
ための可変ディレイラインと、前記第１の遅延データ信
号を固定の遅延量だけさらに遅延させた第２の遅延デー
タ信号を生成するための固定ディレイラインと、前記第
２の遅延データ信号の遷移を前記クロック信号の位相と
比較するためのフェーズコンパレータと、を備えてい
る。そして、遷移検出器からパルス信号が供給されたこ
とを条件として、フェーズコンパレータは、第２の遅延
データ信号の遷移が前記クロック信号の立ち上がりエッ
ジと実質的に同相になるように、可変ディレイラインの
遅延量を制御し、第１の遅延データ信号が前記クロック
信号とともに出力される。

【０００４】このスキュー補正装置を用いることで、デ
ータ信号の遷移があった場合にのみフェーズコンパレー
タによる可変ディレイラインの制御を有効化することと
したので、セットアップモードのみならず通常動作モー
ドでもクロック信号とデータ信号との間のスキューを補
正することができる。したがって、温度上昇等の環境変
化に応じたスキュー補正が可能になる。

【０００５】また、特開２０００−７８０２７７公報に
は、送信側でジッタが生じても受信側でのクロックの位
相ずれを解消し、表示画像を良好にする技術として、シ
リアルパラレル変換装置、半導体装置、電子機器及びデ
ータ伝送システムに関する技術が開示されている。この
技術では、上記問題の解決手段として、送信クロックか
らシリアル・パラレル変換を行うためのクロックを再生
させるとともに、シリアルデータの単位データ列ごとに
同期検出ビットを設け、再生クロックと同期をとり、安
定したシリアル・パラレル変換を行うことを特徴とす
る。すなわち、シリアル・パラレル変換部は、所定ビッ
ト数の単位データ列を有する第１データ列が、同期期間
に続くシリアルデータＤＡ１を、元となるパラレルデー
タからの変換用クロックＣＬ１に基づいてサンプリング
して、単位データ列毎にパラレルデータに変換する。そ
して、信号生成手段は、シリアルデータＤＡ１とクロッ
クＣＬ１に基づいて同期信号を生成する。なお、シリア
ルデータは、同期期間内に所定ビットパターンの単位デ
ータ列の同期検出用第２データ列を含んでいる。信号生
成手段は、第２データ列中の単位データ列を検出して同
期信号を生成し、シリアル・パラレル変換部で第１デー
タ列中の単位データ列の先頭位置を検出する。

【０００６】このような構成及び動作により、シリアル
パラレル変換部での変換タイミングのずれを解消し、シ
リアルデータを正確にパラレルデータに変換し、受信側
の表示画像を良好にすることができる。

【０００７】

【発明が解決しようとする課題】前記の特開平１１−１
６８３６５号公報に開示されたスキュー補正装置では、
クロックレートとデータレートとが等しい場合は有効と
なり得るが、１クロックレートに対し多ビットのシリア
ルデータが存在し、これらシリアルデータをパラレルに
変換するようなシステムに使用するには不適当である。

【０００８】また、前記の特開２０００−７８０２７７
公報に開示された技術では、送信側に予め同期検出ビッ
トをデータにコーディングさせておく必要があり、単純
なシリアルデータをパラレルデータに変換する場合には
適さない。

【０００９】そこで、本発明は上記の問題を解決するた
めに創作したものであり、その目的は、予め同期検出ビ
ットをデータにコーディングさせることなく、データ信
号とクロック信号との間でスキューが生じても、クロッ
ク信号に対する入力データ信号を自己補正するシリアル
・パラレル変換装置を提供することである。

【００１０】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００１１】（１）シリアル伝送データをパラレル伝送
データに変換するシリアル・パラレル変換装置であっ
て、クロック信号を分周して複数のタップ出力信号を出
力するＰＬＬ回路と、該複数のタップ出力信号を用い
て、位相が異なった複数のストローブ信号を作成するス
トローブ作成回路と、該シリアル伝送データと該クロッ
ク信号とのスキューを検出するスキュー検出回路と、該
検出したスキューに応じたストローブ信号を選択するス
トローブ選択回路と、該選択したストローブ信号によっ
てシリアル伝送データをパラレル伝送データに変換する
ロジック回路と、を備えたことを特徴とする。

【００１２】この構成において、シリアル・パラレル変
換装置は、クロック信号を分周して複数のタップ出力信
号を出力するＰＬＬ回路と、複数のタップ出力信号を用
いて、位相が異なった複数のストローブ信号を作成する
ストローブ作成回路と、シリアル伝送データとクロック
信号とのスキューを検出するスキュー検出回路と、検出
したスキューに応じたストローブ信号を選択するストロ
ーブ選択回路と、選択したストローブ信号によってシリ
アル伝送データをパラレル伝送データに変換するロジッ
ク回路と、を備え、これらによって、シリアル伝送デー
タをパラレル伝送データに変換する。したがって、シリ
アルデータをパラレルデータに変換する際にスキューを
検出し、その検出結果に基づき適切なストローブ信号を
選択できるので、データにスキューが生じた場合でも安
定したシリアル・パラレル変換を行うことが可能とな
る。

【００１３】（２）前記スキュー検出回路は、前記スト
ローブ作成回路が出力した複数のストローブ信号を用い
てシリアル伝送データをラッチし、該ラッチしたシリア
ル伝送データからスキューの有無を検出した結果に応じ
た制御信号を出力することを特徴とする。

【００１４】この構成において、シリアル・パラレル変
換装置は、スキュー検出回路で、ストローブ作成回路が
出力した複数のストローブ信号を用いてシリアル伝送デ
ータをラッチし、ラッチしたシリアル伝送データからス
キューの有無を検出した結果に応じた制御信号を出力す
る。したがって、スキューの有無を専用回路で確実に検
出することが可能となる。

【００１５】（３）前記シリアル伝送データの遷移を検
出して、検出信号を出力するエッジ検出回路を備え、前
記スキュー検出回路は、前記ストローブ作成回路が作成
したストローブ信号及び該検出信号に基づいて、該シリ
アル伝送データと該クロック信号とのスキューを検出す
ることを特徴とする。

【００１６】この構成においては、スキュー検出回路
は、ストローブ作成回路が作成したストローブ信号と、
エッジ検出回路がシリアル伝送データの遷移を検出して
出力した検出信号と、に基づいてシリアル伝送データと
クロック信号とのスキューを検出する。したがって、シ
リアルデータ中に特定の検出ビットデータを必要とする
ことなく、シリアル伝送データとクロック信号とのスキ
ューを検出することが可能となる。また、ストローブ信
号を制御することで、スキュー検出の分解能を可変にす
ることが可能となる。なお、シリアル伝送データの遷移
の検出とは、シリアル伝送データの立ち上がり又は立ち
下がりの検出のことである。

【００１７】（４）前記ＰＬＬ回路は、電圧制御発振器
及び分周器を有し、該分周器の分周比を変更して、該電
圧制御発振器の発振周波数の設定を変えることで、スキ
ュー調整分解能が可変であることを特徴とする。

【００１８】この構成において、分周器の分周比を変更
して、電圧制御発振器の発振周波数の設定を変えること
で、ＰＬＬ回路は、スキュー調整分解能が可変である。
したがって、スキュー自己補正感度を容易に変化させる
ことができることから使用用途に応じてシリアル・パラ
レル変換精度を向上させることが可能となる。

【００１９】（５）上記（４）において、前記クロック
信号の周期をＴ、前記電圧制御発振器を構成するインバ
ータ素子の段数をＭ、及び前記分周器の分周比をＮとす
ると、前記スキュー調整分解能は、Ｔ／（Ｍ・Ｎ）であ
ることを特徴とする。

【００２０】この構成において、シリアル・パラレル変
換装置のスキュー調整分解能は、クロック信号の周期を
Ｔ、電圧制御発振器を構成するインバータ素子の段数を
Ｍ、及び分周器の分周比をＮとすると、Ｔ／（Ｍ・Ｎ）
である。したがって、ＰＬＬ回路の分周器の分周比を変
化させ、ストローブ作成回路への入力信号周波数を上げ
ることにより、スキュー検出用のストローブ信号の数を
増加させることができ、シリアルデータの１ビット当た
りに割り当てられるストローブ信号の数を増やすことに
よって、スキュー検出の分解能を増加させることがで
き、より精度良くスキューを検出できる。また、適切な
ストローブを選択できることから、安定したシリアル・
パラレル変換回路、及び半導体装置を提供することが可
能となる。

【００２１】（６）前記ＰＬＬ回路は、Ｍ段（Ｍ：奇
数）の素子からなる発振器と、該発振器の出力を１／Ｎ
分周する分周器と、該１／Ｎ分周された信号及び前記ク
ロック信号の位相を比較し、位相差がなくなるように該
発振器を制御する制御回路と、を備え、該発振器の各素
子は、前記クロック信号に応じた前記タップ出力信号を
出力することを特徴とする。

【００２２】この構成においては、ＰＬＬ回路では、制
御回路は１／Ｎ分周された信号及び前記クロック信号の
位相を比較し、位相差がなくなるように発振器を制御す
る。また、発振器はＭ段（Ｍ：奇数）の素子からなり、
各素子はクロック信号に応じたタップ出力信号を出力す
る。したがって、ＰＬＬ回路の発振器における各素子の
段数を変化させることで、データストローブ信号数を増
減させて、スキュー調整分解能を可変にすることが可能
となる。

【００２３】（７）前記スキュー検出回路は、入力され
たシリアル伝送データ中の１ビットのみ遷移するシリア
ルデータパターンに対して、スキュー検出を行うことを
特徴とする。

【００２４】この構成において、入力されたシリアル伝
送データ中の１ビットのみ遷移するシリアルデータパタ
ーンに対して、スキュー検出回路はスキュー検出を行
う。したがって、シリアルデータ中に予めスキュー検出
ビットをコーディングさせる必要がなく、任意のデータ
入力に対し、あるパターンが入力された場合のみ反応し
て、スキュー検出を行い、同時にスキュー補正を行うこ
とが可能となる。

【００２５】（８）上記（７）において、前記スキュー
検出手段は、シリアル伝送データ中の遷移する１ビット
及びその前後の１ビットに対して、スキュー検出を行う
ことを特徴とする。

【００２６】この構成において、シリアル伝送データ中
の遷移する１ビット及びその前後の１ビットに対して、
スキュー検出手段はスキュー検出を行う。したがって、
少ないデータで、確実にスキューを検出することが可能
となる。

【００２７】（９）（１）乃至（８）のいずれかに記載
のシリアル・パラレル変換装置を半導体基板上に形成し
たことを特徴とする。

【００２８】この構成において、半導体装置は、（１）
乃至（８）のいずれかに記載のシリアル・パラレル変換
装置を半導体基板上に形成している。したがって、安定
してシリアル・パラレル変換を行う半導体装置を提供す
ることが可能となる。

【００２９】

【発明の実施の形態】［第１実施形態］図１は、本発明
の第１実施形態に係るシリアル・パラレル変換装置の概
略構成を示したブロック図である。シリアル・パラレル
変換装置１は、Ｎビットのシリアル伝送データ（以下、
シリアルデータと称する。）を、Ｎビットのパラレル伝
送データ（以下、パラレルデータと称する。）に変換す
るシリアル・パラレル変換ロジック回路１１、シリアル
・パラレル変換ロジック回路１１にシリアル・パラレル
変換を実行させるためのストローブ信号を作成するＰＬ
Ｌ回路１２及びストローブ作成回路１３、最適なストロ
ーブ信号を選択するためのストローブ選択回路１４、並
びにデータ信号とクロック信号とのスキューを検出する
スキュー検出回路１５から構成される。

【００３０】以下に、シリアル・パラレル変換装置にお
ける各部の構成・動作等について説明する。まず初め
に、ＰＬＬ（Phase Locked Loop ）回路１２について説
明する。図２は、ＰＬＬ回路の構成を示したブロック図
である。ＰＬＬ回路１２は、一般的なＰＬＬ回路の構成
であり、位相比較器２１、チャージポンプ２２、ループ
フィルタ２３、ＶＣＯ（電圧制御発振器）２４、及び分
周器２５から成る。

【００３１】位相比較器２１は、基準信号（ｆｒ）と、
分周器２５からの帰還信号（ｆｐ）と、の間の位相差を
検出し、ＶＣＯ２４の発振周波数を上昇させる制御信号
（ＵＰ）、又は下降させる制御信号（ＤＮ）を出力す
る。基準信号（ｆｒ）に対して帰還信号（ｆｐ）が遅れ
ている時は、位相比較器２１から、ＶＣＯ２４の発振周
波数を上昇させる制御信号（ＵＰ）が位相差に相当する
期間出力される。逆に、基準信号（ｆｒ）に対して帰還
信号（ｆｐ）が進んでいる時は、位相比較器２１から、
ＶＣＯ２４の発振周波数を下降させる制御信号（ＤＮ）
が位相差に相当する期間出力される。このように、位相
比較器２１は、入力される２つの信号の位相差をパルス
幅変換した信号を出力する。

【００３２】チャージポンプ２２は、位相比較器２１か
らの制御信号（ＵＰ、ＤＮ）をアナログ信号に変換し、
ループフィルタ２３を通して、その出力信号ＣＰＯを制
御電圧（Ｖｃ）としてＶＣＯ２４に与える。

【００３３】ループフィルタ２３は、抵抗及びコンデン
サで構成されたローパスフィルタ回路であり、チャージ
ポンプ２２からの出力信号ＣＰＯに含まれるスイッチン
グノイズ等を低減する目的、及びフィードバックループ
を安定化する目的で用いられる。

【００３４】ＶＣＯ２４の出力信号（ｆｏ）は、このＰ
ＬＬ回路１２の出力信号（ｆｏ）として出力されるとと
もに、分周器２５で分周されて帰還信号（ｆｐ）として
位相比較器２１へ入力される。その際、出力信号（ｆ
ｏ）は、分周器２５で１／Ｎの周波数へ変換されるの
で、帰還信号（ｆｐ）と出力信号（ｆｏ）の周波数の関
係は、次式（１）で表される。 ｆｐ＝ｆｏ／Ｎ ・・・・・（１） なお、分周器２５は、分周比を変更可能である。

【００３５】ＰＬＬ回路１２は、ｆｒ＝ｆｐとなるよう
に制御電圧（Ｖｃ）を制御するので、出力信号（ｆｏ）
は、次式（２）のように表される。 ｆｏ＝Ｎ×ｆｒ ・・・・・（２） すなわち、基準信号（ｆｒ）に対してＮ倍の周波数の出
力信号（ｆｏ）が、ＰＬＬ回路１２から出力されること
になる。次に、ＶＣＯ２４の構成について説明する。図
３は、ＶＣＯ２４の概略構成を示した回路図である。本
発明のＶＣＯ２４は、図３（Ｂ）に示したように、入力
される制御電圧（Ｖｃ）に応じて発振周波数が変化する
Ｍ段（Ｍ：奇数）リング発振器３１を備えた構成であ
る。本発明では、リング発振器３１を構成するＭ個のイ
ンバータ素子の各タップから出力される出力信号ｐｈｉ
１〜ｐｈｉ（Ｍ）をＰＬＬ回路１２の出力として利用し
ている。また、出力信号ｐｈｉ１が分周器に入力され、
分周されて帰還信号（ｆｐ）として位相比較器に帰還さ
れる。

【００３６】このように構成することで、ＰＬＬ回路１
２の出力となる出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）は、基
準信号（ｆｒ）の分周比（Ｎ）倍の周波数となり、基準
信号（ｆｒ）の周期をＴとすると、それぞれの位相がＴ
／（Ｎ・Ｍ）ずつ遅延した出力信号となる。

【００３７】次に、ストローブ作成回路１３について説
明する。ストローブ作成回路１３は、前記のＰＬＬ回路
１２から出力された出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）が
入力されて、複数のストローブ信号を作成する。

【００３８】図４は、ストローブ作成回路の概略構成を
示した回路図である。ストローブ作成回路１３は、Ｄフ
リップフロップによる簡単な構成でＰＬＬ回路１２の出
力信号（タップ出力信号）ｐｈｉ１〜ｐｈｉ（Ｍ）を用
いて、ストローブ信号を作成することができる。例え
ば、図４に示したように、Ｍ個のＤフリップフロップｄ
１〜ｄ（Ｍ）のクロック入力端子ＣＫに、ＰＬＬ回路１
２の出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）がそれぞれ入力さ
れるように接続する。また、出力信号ｐｈｉ１をクロッ
ク入力端子に入力するＤフリップフロップｄ１のみ、出
力端子／Ｑをデータ入力端子Ｄに接続する。さらに、Ｄ
フリップフロップｄ１〜ｄ（Ｍ−１）の各出力端子Ｑ
を、次段のＤフリップフロップｄ２〜ｄ（Ｍ）のデータ
入力端子Ｄに、それぞれ接続する。そして、Ｄフリップ
フロップｄ１〜ｄＭの各出力端子Ｑから出力される信号
をストローブ信号ｓｔｂ１〜ｓｔｂ（Ｍ）とする。この
構成によって、出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）を用い
て複数のストローブ信号を作成する。また、ストローブ
信号を作成するためのストローブ作成回路１３への入力
信号ｐｈｉ１〜ｐｈｉ（Ｍ）の組み合わせについては適
宜選択し、出力となる複数のストローブ信号が規則的に
作成されるようにしなければならない。

【００３９】次に、スキュー検出回路１５について説明
する。スキュー検出回路１５では、前記のストローブ作
成回路１３によって作成されたストローブ信号を使用し
て、シリアル・パラレル変換ロジック回路１１へ入力さ
れるシリアルデータをラッチする。このラッチ結果によ
り、スキュー検出回路１５では、スキューの有無を判定
する。

【００４０】つまり、任意に入力されるシリアルデータ
パターンの中から、シリアルデータ中の１ビットのみ遷
移しているシリアルデータに着目する。そして、スキュ
ー検出回路１５は、その遷移１ビットを含む複数ビット
をラッチした結果により、スキューの有無を判定する。
このようにすることで、シリアルデータ中に予めスキュ
ー検出ビットをコーディングさせる必要がなく、任意の
データ入力に対し、あるパターンが入力された場合のみ
反応して、スキュー検出を行い、同時にスキュー補正を
行うことができる。

【００４１】また、判定するＮビットシリアルデータに
おけるビットの組み合わせについては、以下の２パター
ンのように１ビットのみ遷移しているデータとなる。 Ｄ［１：Ｎ］＝００・・・０１０・・・００ （３） Ｄ［１：Ｎ］＝１１・・・１０１・・・１１ （４） いま、上記のスキュー検出データがパターン（３）の時
に、遷移している１ビットを含む前後３ビットに対して
スキュー検出方法を行うものとする。なお、遷移してい
る１ビットを、以下Ｘビットと称する。各ビットについ
てストローブ作成回路１３から供給される複数のストロ
ーブ信号によりラッチされた結果は、スキューが無い場
合、（Ｘ−１ビット，Ｘビット，Ｘ＋１ビット）＝（０
００・・０，１・・１１１・・１，０・・０００）とな
る。

【００４２】一方、データ遅れによってスキューが生じ
ている場合、遷移している１ビットを含む連続した３ビ
ット０，１，０を作成したストローブでラッチした結果
は、（Ｘ−１ビット，Ｘビット，Ｘ＋１ビット）＝（０
００・・０，０・１１１・１，１・・０００）のように
なる。逆に、データ進みによってスキューが生じている
場合、ストローブでラッチした結果は、（Ｘ−１ビッ
ト，Ｘビット，Ｘ＋１ビット）＝（０００・・１，１・
１１１・０，０・・０００）となる。

【００４３】このように、上記のパターン（３）の場
合、シリアルデータの遷移している１ビットデータ（Ｈ
ｉｇｈデータ）を、数本のストローブ信号でラッチした
結果は、スキューが存在しない時、すべて“１”（Ｈｉ
ｇｈ）となる。これに対して、スキューが存在する場合
は、ラッチした結果がすべて“１”にならないことが分
かる。つまり、シリアルデータのある１ビットのみ遷移
するデータに着目し、複数の規則的に作成されたストロ
ーブでラッチした結果により、スキューの有無を判定す
ることができる。

【００４４】同様にして、スキュー検出データがパター
ン（４）の時、遷移している１ビットを含む前後３ビッ
トについて、ストローブ作成回路１３から得られるスト
ローブによってラッチされた結果は、スキューが無い場
合、（Ｘ−１ビット，Ｘビット，Ｘ＋１ビット）＝（１
１１・・１，０・・０００・・０，１・・１１１）とな
る。

【００４５】一方、データ遅れによってスキューが生じ
ている場合のラッチ結果は、（Ｘ−１ビット，Ｘビッ
ト，Ｘ＋１ビット）＝（１１１・・１，１・０００・
０，０・・１１１）のようになる。逆に、データ進みに
よってスキューが生じている場合、ストローブでラッチ
した結果は、（Ｘ−１ビット，Ｘビット，Ｘ＋１ビッ
ト）＝（１１１・・０，０・０００・１，１・・１１
１）となる。

【００４６】このように、上記のパターン（４）の場合
も同様に、シリアルデータの遷移している１ビットデー
タ（Ｌｏｗデータ）を数本のストローブ信号でラッチし
た結果は、スキューが存在しない時、すべて“０”（Ｌ
ｏｗ）となる。これに対して、スキューが存在する場合
は、ラッチした結果がすべて“０”（Ｌｏｗ）にならな
いことが分かる。つまり、シリアルデータのある１ビッ
トのみ遷移するデータに着目し、複数の規則的に作成さ
れたストローブでラッチした結果により、スキューの有
無を判定することができる。

【００４７】続いて、ストローブ選択回路１４について
説明する。ストローブ選択回路１４は、ＭＵＸ（マルチ
プレクサ）回路等で構成され、スキュー検出回路１５の
検出結果に基づき、適切なストローブ信号を選択するこ
とになる。スキューが存在しない場合、シリアルデータ
の各ビットデータそれぞれについて、ストローブ信号ｓ
ｔｂ（Ｎ）を選択する。一方、データにスキューが発生
した場合、すなわち、データが遅れている場合は、スト
ローブ信号ｓｔｂ（Ｎ＋１），ｓｔｂ（Ｎ＋２），・・
・を選択する。また、データが進んでいる場合は、スト
ローブ信号ｓｔｂ（Ｎ−１），ｓｔｂ（Ｎ−２），・・
・を選択する。よって、絶えずシリアルデータの各ビッ
トデータのセンタとなるようなストローブが選択される
ようになる。

【００４８】次に、シリアル・パラレル変換装置１の全
体の動作について、図５に基づいて説明する。図５は、
シリアル・パラレル変換装置における各部の波形のタイ
ミングチャートである。シリアル・パラレル変換装置１
において、１クロック周期にＮビットシリアルデータが
送信される。ＰＬＬ回路１２の入力端子には、基準信号
（ｆｒ）として、周期Ｔの矩形波であるクロック信号Ｃ
ＬＫＩＮを入力する。また、シリアル・パラレル変換ロ
ジック回路１１には、図５に示したように、クロック信
号ＣＬＫＩＮの立ち下がりのタイミングで、Ｎビットシ
リアルデータを入力する。ＰＬＬ回路１２は、クロック
信号ＣＬＫＩＮを分周して、出力信号ｐｈｉ１〜ｐｈｉ
（Ｍ）を出力する。ＰＬＬ回路１２の出力信号ｐｈｉ１
〜ｐｈｉ（Ｍ）は、ストローブ作成回路１３に入力され
て、ストローブ信号ｓｔｂ１〜ｓｔｂ（Ｍ）に変換され
る。そして、シリアル・パラレル変換ロジック回路１１
に入力したＮビットシリアルデータについて、ストロー
ブ信号ｓｔｂ１〜ｓｔｂ（Ｍ）でラッチした結果を、ス
キュー検出回路１５へ出力する。

【００４９】スキュー検出回路１５では、前記のよう
に、スキューの発生状態を検出して、制御信号をストロ
ーブ選択回路１４に出力する。ストローブ選択回路１４
は、制御信号に基づいて、スキューに応じた適切なスト
ローブ信号を選択する。そして、シリアル・パラレル変
換ロジック回路１１は、クロック信号ＣＬＫＩＮとＮビ
ットシリアルデータとにスキューが生じても、クロック
信号ＣＬＫＩＮに対してずれのないＮビットシリアルデ
ータを出力する。

【００５０】なお、前記のようにＰＬＬ回路１２の分周
器２５は、分周比を変更可能であるので、ＶＣＯ２４の
発振周波数の設定を変えることで、スキュー調整分解能
が可変である。

【００５１】このように、本発明によってスキューが生
じても、クロック信号に対する入力データ信号を自己補
正して、安定したシリアル・パラレル変換を行うシリア
ル・パラレル変換装置を提供することができる。

【００５２】次に、本発明の実施形態について、さらに
詳細に説明する。以下、本発明のシリアル・パラレル変
換装置において、１クロック周期に７ビットシリアルデ
ータが送信される構成について説明する。図６は、１ク
ロック周期に７ビットシリアルデータが送信されるシリ
アル・パラレル変換装置の構成を示したブロック図であ
る。シリアル・パラレル変換装置１０１は、図６に示し
たように、図１に示したシリアル・パラレル変換装置１
と同様の構成であり、シリアル・パラレル変換ロジック
回路１１１、ＰＬＬ回路１１２、ストローブ作成回路１
１３、ストローブ選択回路１１４、及びスキュー検出回
路１１５によって構成される。

【００５３】まず、ＰＬＬ回路１１２について説明す
る。図７は、ＰＬＬ回路１１２の構成を示したブロック
図、及びＶＣＯ１２４の構成を示した回路図である。Ｐ
ＬＬ回路１１２は、図２に示したＰＬＬ回路１２の構成
と同様であり、位相比較器１２１、チャージポンプ１２
２、ループフィルタ１２３、ＶＣＯ１２４、及び分周器
１２５を備えた構成であり、各部の動作は図２に基づい
て説明した通りである。なお、本発明のシリアル・パラ
レル変換装置において、１クロック周期に７ビットシリ
アルデータが送信される構成であるため、ＶＣＯ１２４
が備えるリング発振器１３１の段数Ｍ＝７とし、また、
分周器１２５の分周比Ｎ＝２とする。

【００５４】図７（Ｂ）に示したように、ＶＣＯ１２４
が備える７段構成のリング発振器１３１は、インバータ
素子が７段直列に接続されたループ回路であり、各イン
バータ素子の出力は、出力信号ｐｈｉ１〜ｐｈｉ７とな
る。また、各インバータ素子には、制御電圧Ｖｃが印加
される。

【００５５】次に、ストローブ作成回路１１３について
説明する。図８は、ストローブ作成回路におけるストロ
ーブ信号ｓｔｂ１〜ｓｔｂ７を生成する構成を示した回
路図である。図９は、ストローブ作成回路におけるスト
ローブ信号ｓｔｂ１′〜ｓｔｂ７′を生成する構成を示
した回路図である。図１０は、ストローブ作成回路にお
けるストローブ信号ｓｔｂ１″〜ｓｔｂ７″を生成する
構成を示した回路図である。

【００５６】ストローブ作成回路１１３は、７ビットシ
リアルデータとクロック信号ＣＬＫＩＮとのスキューの
有無に応じて適切なストローブ信号を供給するために、
ストローブ作成回路１１３ａ〜１１３ｃで、ＰＬＬ回路
１１２の出力信号ｐｈｉ１〜ｐｈｉ７から、ストローブ
信号ｓｔｂ１〜ｓｔｂ７、ストローブ信号ｓｔｂ１′〜
ｓｔｂ７′、及びストローブ信号ｓｔｂ１″〜ｓｔｂ
７″をそれぞれ作成する。

【００５７】ストローブ作成回路１１３ａは、図８に示
したように、７個のＤフリップフロップｄ１１〜ｄ１７
のクロック入力端子ＣＫに、ＰＬＬ回路１１２の出力信
号ｐｈｉ１〜ｐｈｉ７が、ｐｈｉ１、ｐｈｉ４、ｐｈｉ
７、ｐｈｉ３、ｐｈｉ６、ｐｈｉ２、ｐｈｉ５の順に、
それぞれ入力されるように接続する。また、出力信号ｐ
ｈｉ１をクロック入力端子に入力するＤフリップフロッ
プｄ１１のみ、出力端子／Ｑをデータ入力端子Ｄに接続
する。さらに、Ｄフリップフロップｄ１１〜ｄ１６の各
出力端子Ｑを、次段のＤフリップフロップｄ１２〜ｄ１
７のデータ入力端子Ｄに、それぞれ接続する。そして、
Ｄフリップフロップｄ１１〜ｄ１７の各出力端子Ｑから
出力される信号をストローブ信号ｓｔｂ１〜ｓｔｂ７と
する。なお、Ｄフリップフロップｄ１１〜ｄ１７の各出
力端子Ｑから出力されるストローブ信号は、ｓｔｂ４、
ｓｔｂ３、ｓｔｂ２、ｓｔｂ１、ｓｔｂ７、ｓｔｂ６、
ｓｔｂ５の順となる。

【００５８】ストローブ作成回路１１３ｂは、図９に示
したように、７個のＤフリップフロップｄ２１〜ｄ２７
のクロック入力端子ＣＫに、ＰＬＬ回路１１２の出力信
号ｐｈｉ１〜ｐｈｉ７を、ｐｈｉ２、ｐｈｉ６、ｐｈｉ
３、ｐｈｉ７、ｐｈｉ４、ｐｈｉ１、ｐｈｉ４の順に、
それぞれ入力されるように接続する。また、出力信号ｐ
ｈｉ２をクロック入力端子に入力するＤフリップフロッ
プｄ２１のみ、出力信号ｐｈｉ５をデータ入力端子Ｄに
接続する。さらに、Ｄフリップフロップｄ２１〜ｄ２６
の各出力端子Ｑを、次段のＤフリップフロップｄ２２〜
ｄ２７のデータ入力端子Ｄに、それぞれ接続する。そし
て、Ｄフリップフロップｄ２１〜ｄ２７の各出力端子Ｑ
から出力される信号をストローブ信号ｓｔｂ１′〜ｓｔ
ｂ７′とする。なお、Ｄフリップフロップｄ２１〜ｄ２
７の各出力端子Ｑから出力されるストローブ信号は、ｓ
ｔｂ１′〜ｓｔｂ７′の順となる。

【００５９】ストローブ作成回路１１３ｃは、図１０に
示したように、７個のＤフリップフロップｄ３１〜ｄ３
７のクロック入力端子ＣＫに、ＰＬＬ回路１１２の出力
信号ｐｈｉ１〜ｐｈｉ７を、ｐｈｉ４、ｐｈｉ１、ｐｈ
ｉ５、ｐｈｉ２、ｐｈｉ６、ｐｈｉ３、ｐｈｉ７の順
に、それぞれ入力されるように接続する。また、出力信
号ｐｈｉ４をクロック入力端子に入力するＤフリップフ
ロップｄ３１のみ、出力信号ｐｈｉ７をデータ入力端子
Ｄに接続する。さらに、Ｄフリップフロップｄ３１〜ｄ
３６の各出力端子Ｑを、次段のＤフリップフロップｄ３
２〜ｄ３７のデータ入力端子Ｄに、それぞれ接続する。
そして、Ｄフリップフロップｄ３１〜ｄ３７の各出力端
子Ｑから出力される信号をストローブ信号ｓｔｂ１″〜
ｓｔｂ７″とする。なお、Ｄフリップフロップｄ３１〜
ｄ３７の各出力端子Ｑから出力されるストローブ信号
は、ｓｔｂ１″〜ｓｔｂ７″の順となる。

【００６０】なお、ストローブ作成回路１１３ａ〜１１
３ｃは、基本的なフリップフロップで構成しているが、
タップ出力信号ｐｈｉ１〜ｐｈｉ７からストローブ信号
ｓｔｂ１〜ｓｔｂ７、ストローブ信号ｓｔｂ１′〜ｓｔ
ｂ７′、及びストローブ信号ｓｔｂ１″〜ｓｔｂ７″を
生成する回路であれば、他の構成であっても良い。

【００６１】次に、ストローブ選択回路１１４について
説明する。図１１は、ストローブ選択回路の入出力信号
を示した回路図である。ストローブ選択回路１１４に
は、入力信号としてストローブ信号ｓｔｂ１〜ｓｔｂ
７、ストローブ信号ｓｔｂ１′〜ｓｔｂ７′、及びスト
ローブ信号ｓｔｂ１″〜ｓｔｂ７″が入力される。ま
た、制御信号としてスキュー検出回路１１５から、制御
信号Ｓ１〜Ｓ９が入力される。さらに、出力信号とし
て、ストローブ信号ｓｔｂ１〜ｓｔｂ７、ストローブ信
号ｓｔｂ１′〜ｓｔｂ７′、又はストローブ信号ｓｔｂ
１″〜ｓｔｂ７″のいずれかを出力する。

【００６２】ストローブ選択回路１１４は、ＭＵＸ（マ
ルチプレクサ）回路等で構成され、スキュー検出回路１
１５の検出結果に基づき、適切なストローブ信号を選択
する。すなわち、スキューが存在しない場合、シリアル
データの各ビットデータそれぞれについて、ストローブ
信号ｓｔｂ１〜ｓｔｂ７を選択する。一方、データが遅
れたためにスキューが発生した場合は、ストローブ信号
ｓｔｂ１″〜ｓｔｂ７″を選択する。また、データが進
んだためにスキューが発生した場合は、ストローブ信号
ｓｔｂ１′〜ｓｔｂ７′を選択する。よって、絶えずシ
リアルデータの各ビットデータのセンタとなるようなス
トローブが選択されるようになる。

【００６３】次に、スキュー検出回路１１５について説
明する。図１２は、スキュー検出回路の概略構成を示し
た回路図である。スキュー検出回路１１５は、シリアル
データ中の１ビットのみ遷移しているパターンについて
検出を行うことになる。例えば、７ビットシリアルデー
タＤ［１：７］中の１ビットのみ遷移しているＤ４を含
むＤ３、Ｄ４、Ｄ５をストローブ作成回路で生成された
ｓｔｂ３〜ｓｔｂ５、ｓｔｂ３′〜ｓｔｂ５′、ｓｔｂ
３″〜ｓｔｂ５″の各ストローブ信号をクロック入力と
する。

【００６４】この場合、図１２に示したように、スキュ
ー検出回路１１５を構成する９個のＤフリップフロップ
ｄ４１〜ｄ４９のクロック入力端子ＣＫに、ストローブ
作成回路で生成されたｓｔｂ３〜ｓｔｂ５、ｓｔｂ３′
〜ｓｔｂ５′、ｓｔｂ３″〜ｓｔｂ５″の各ストローブ
信号を、ｓｔｂ３、ｓｔｂ３′、ｓｔｂ３″、ｓｔｂ
４、ｓｔｂ４′、ｓｔｂ４″、ｓｔｂ５、ｓｔｂ５′、
ｓｔｂ５″の順に入力する。また、Ｄフリップフロップ
ｄ４１〜ｄ４９の各データ入力端子Ｄに、シリアルデー
タ入力を接続する。Ｄフリップフロップｄ４１〜ｄ４９
の各出力端子Ｑからの出力信号を、制御信号Ｓ１〜Ｓ９
として、ストローブ選択回路１１４に入力する。

【００６５】次に、シリアル・パラレル変換装置１０１
の全体の動作を、図１３に基づいて説明する。図１３
は、シリアル・パラレル変換装置１０１における各部の
入出力信号のタイミングチャートである。図１３に示し
たように、シリアル・パラレル変換装置１０１に、クロ
ック信号ＣＬＫＩＮの立ち下がりのタイミングで７ビッ
トシリアルデータを入力する。

【００６６】前記のように、ＰＬＬ回路１１２の分周器
１２５の分周比を１／２とすることにより、ＶＣＯ１２
４は基準信号ｆｒとして入力されるクロック信号ＣＬＫ
ＩＮの周波数の２倍で発振するため、ＶＣＯ１２４のタ
ップ出力信号ｐｈｉ１〜ｐｈｉ７は、図１３に示したタ
イミングで変動する信号波形となる。

【００６７】この時、クロック信号ＣＬＫＩＮを周期Ｔ
の矩形波とすると、出力信号ｐｈｉ１は、周期Ｔ／２の
矩形波となり、クロック信号ＣＬＫＩＮの立ち下がりの
タイミングで、出力信号ｐｈｉ１は立ち下がる。また、
分周器１２５の分周比Ｎ＝２であるので、出力信号ｐｈ
ｉ２は、出力信号ｐｈｉ１と同様に周期Ｔ／２の矩形波
であり、７段のリング発振器（Ｍ＝７）で構成される１
段目のタップ出力であるため、Ｔ／１４遅れるととも
に、出力信号ｐｈｉ１の反転波形となる。同様に、出力
信号ｐｈｉ３は、出力信号ｐｈｉ２からＴ／１４遅れる
とともに、出力信号ｐｈｉ２の反転波形となる。出力信
号ｐｈｉ４〜ｐｈｉ７についても同様であり、図１３に
示したタイミングで変動する。

【００６８】ストローブ作成回路１１３に出力信号ｐｈ
ｉ１〜ｐｈｉ７が入力されると、ストローブ作成回路１
１３ａ〜１１３ｃから、ストローブ信号ｓｔｂ１〜ｓｔ
ｂ７、ストローブ信号ｓｔｂ１′〜ｓｔｂ７′、ストロ
ーブ信号ｓｔｂ１″〜ｓｔｂ７″が出力される。

【００６９】例えば、ストローブ信号ｓｔｂ１は、周期
Ｔの矩形波であり、７ビットシリアルデータのＤ１にお
けるほぼ中央値で立ち上がる。ストローブ信号ｓｔｂ
１′は、周期Ｔであり、ストローブ信号ｓｔｂ１に対し
てＴ／１４進んでいる。ストローブ信号ｓｔｂ１″は、
周期Ｔであり、ストローブ信号ｓｔｂ１に対してＴ／１
４遅れている。

【００７０】他のストローブ信号ｓｔｂ２〜ｓｔｂ７に
対する、ストローブ信号ｓｔｂ２′〜ｓｔｂ７′、及び
ストローブ信号ｓｔｂ２″〜ｓｔｂ７″の関係も同様で
ある。

【００７１】次に、スキュー検出回路１１５は、以下に
示す７ビットシリアルデータについて検出動作を行う。 Ｄ［１：７］＝“０００１０００” ・・・（Ｐ１） Ｄ［１：７］＝“１１１０１１１” ・・・（Ｐ２） つまり、シリアルデータ中の１ビットのみ遷移している
パターンについて検出を行うことになる。上記のパター
ン（Ｐ１）及びパターン（Ｐ２）の場合、Ｄ［１：７］
中の１ビットのみ遷移しているＤ４を含むＤ３、Ｄ４、
Ｄ５をストローブ作成回路で生成されたストローブ信号
ｓｔｂ３〜ｓｔｂ５、ストローブ信号ｓｔｂ３′〜ｓｔ
ｂ５′、ストローブ信号ｓｔｂ３″〜ｓｔｂ５″のそれ
ぞれをクロック入力とする図１２に示した構成のラッチ
回路でラッチし、その結果によりスキューの有無を判定
するよう構成される。

【００７２】まず初めに、スキュー検出回路１１５で
は、ストローブ信号ｓｔｂ３〜ｓｔｂ５、ストローブ信
号ｓｔｂ３′〜ｓｔｂ５′、ストローブ信号ｓｔｂ３″
〜ｓｔｂ５″でパターン（Ｐ１）及びパターン（Ｐ２）
について検出動作を行う。

【００７３】図１４は、本発明の７ビットシリアルデー
タ入力時の実施形態におけるスキュー検出動作及び、ス
トローブ選択概要図（パターン（Ｐ１）を検出−スキュ
ー無しの場合）である。図１５は、本発明の７ビットシ
リアルデータ入力時の実施形態におけるスキュー検出動
作及び、ストローブ選択概要図（パターン２を検出−ス
キュー無しの場合）である。図１６は、本発明の７ビッ
トシリアルデータ入力時の実施形態におけるスキュー検
出動作及び、ストローブ選択概要図（パターン（Ｐ１）
を検出−スキュー有り＜ＣＬＫＩＮに対しデータが遅れ
ている＞場合）である。図１７は、本発明の７ビットシ
リアルデータ入力時の実施形態におけるスキュー検出動
作及び、ストローブ選択概要図（パターン（Ｐ２）を検
出−スキュー有り＜ＣＬＫＩＮに対しデータが遅れてい
る＞場合）である。図１８は、本発明の７ビットシリア
ルデータ入力時の実施形態におけるスキュー検出動作及
び、ストローブ選択概要図（パターン（Ｐ１）を検出−
スキュー有り＜ＣＬＫＩＮに対しデータが進んでいる＞
場合）である。図１９は、本発明の７ビットシリアルデ
ータ入力時の実施形態におけるスキュー検出動作及び、
ストローブ選択概要図（パターン（Ｐ２）を検出−スキ
ュー有り＜ＣＬＫＩＮに対しデータが進んでいる＞場
合）である。

【００７４】スキューが発生していない場合、スキュー
検出回路１１５で、パターン（Ｐ１）について検出した
結果は、図１４に示したように、“０００１１１００
０”となる。同様に、パターン（Ｐ２）について検出し
た結果は、図１５に示したように、“１１１０００１１
１”となる。

【００７５】データが遅れているためにスキューが存在
する場合、スキュー検出回路１１５で、パターン（Ｐ
１）について検出した結果は、図１６に示したように、
“００００１１１００”となる。同様に、パターン（Ｐ
２）について検出した結果は、図１７に示したように、
“１１１１０００１１”となる。

【００７６】データが進んでいるためにスキューが存在
する場合、スキュー検出回路１１５で、パターン（Ｐ
１）について検出した結果は、図１８に示したように、
“００１１１００００”となる。同様に、パターン（Ｐ
２）について検出した結果は、図１９に示したように、
“１１０００１１１１”となる。

【００７７】そして、これら検出結果は、ストローブ選
択回路１１４へ出力される。図１４，図１５に示したよ
うに、ストローブ選択回路１１４では、スキューが無い
場合の検出結果である“０００１１１０００”、又は
“１１１０００１１１”がストローブ選択回路１１４の
入力端子ＩＮに入力されると、ストローブ信号ｓｔｂ１
〜ｓｔｂ７を選択し、シリアル・パラレル変換ロジック
回路１１１へ、このストローブ信号を供給する。

【００７８】図１６，図１７に示したように、シリアル
データがクロックＣＬＫＩＮに対して遅れている場合の
検出結果“００００１１１００”、又は“１１１１００
０１１”がストローブ選択回路１１４の入力端子ＩＮに
入力されると、ストローブ信号ｓｔｂ１″〜ｓｔｂ７″
を選択し、シリアル・パラレル変換ロジック回路１１１
へ、このストローブ信号を供給する。

【００７９】図１８，図１９に示したように、シリアル
データがクロックＣＬＫＩＮに対して進んでいる場合の
検出結果“００１１１００００”、又は“１１０００１
１１１”がストローブ選択回路１１４の入力端子ＩＮに
入力されると、ストローブ信号ｓｔｂ１′〜ｓｔｂ７′
を選択し、シリアル・パラレル変換ロジック回路１１１
へ、このストローブ信号を供給する。

【００８０】他の検出結果の組み合わせについては、最
初はすべてストローブ信号ｓｔｂ１〜ｓｔｂ７を選択
し、２回目以降の他の検出結果の組み合わせに対して
は、現在の出力を維持するようにする。これにより、他
のシリアルデータパターンの組み合わせが入力された場
合について、検出回路が取り得るすべての検出結果値に
対するストローブ選択が可能となり、誤動作は回避され
る。

【００８１】このように、製造ばらつきや動作温度等の
動作環境の影響により、クロック信号ＣＬＫＩＮに対し
てシリアルデータ入力信号にスキューが生じた際でも、
あるパターンを自己検出し、規則的に作成されたストロ
ーブの中からより適切なストローブを選択することがで
きる。これにより、安定したシリアル・パラレル変換装
置を提供することができる。

【００８２】また、上記のシリアル・パラレル変換装置
を半導体基板上に形成することで、安定してシリアル・
パラレル変換を行う半導体装置を提供することができ
る。

【００８３】なお、本実施形態においては、シリアルデ
ータの１ビット当たり３本のストローブを使用した実施
形態を示したが、ＰＬＬ回路の分周器の分周比を変化さ
せ、ストローブ作成回路への入力信号周波数を上げるこ
とにより、スキュー検出用のストローブ信号の数を増加
させることができる。これは、ストローブ作成回路がＤ
フリップフロップを用いた構成となっているため、入力
周波数が上がることで、単位時間に遷移するエッジの数
が増えることにより、作成されるストローブ信号の数も
増やすことができる。

【００８４】上記のように、シリアルデータの１ビット
当たりに割り当てられるストローブ信号の数を増やすこ
とによって、スキュー検出（調整）の分解能を増加させ
ることができ、より精度良くスキューを検出できる。ま
た、適切なストローブを選択できることから、安定した
シリアル・パラレル変換回路、及び半導体装置を提供す
ることができる。

【００８５】［第２実施形態］図２０は、本発明の第２
実施形態に係るシリアル・パラレル変換装置の概略構成
を示したブロック図である。シリアル・パラレル変換装
置２０１は、Ｎビットシリアルデータを、Ｎビットのパ
ラレルデータに変換するシリアル・パラレル変換ロジッ
ク回路２１１、シリアル・パラレル変換ロジック回路２
１１にシリアル・パラレル変換を実行させるためのスト
ローブ信号を作成するＰＬＬ回路２１２及びストローブ
作成回路であるストローブタイミング発生回路２１３、
最適なストローブ信号を選択するためのストローブ選択
回路２１４、データ信号とクロック信号とのスキューを
検出するスキュー検出回路２１５、並びにシリアルデー
タの遷移、すなわち、シリアルデータの立ち上がり又は
立ち下がりを検出するエッジ検出回路２１６から構成さ
れる。

【００８６】以下に、シリアル・パラレル変換装置２０
１における各部の構成・動作等について説明する。まず
初めに、ＰＬＬ（Phase Locked Loop ）回路１２につい
て説明する。図２１は、本発明の第２実施形態に係るシ
リアル・パラレル変換装置のＰＬＬ回路の概略構成を示
したブロック図である。ＰＬＬ回路２１２は、位相比較
器２２１、チャージポンプ２２２、ループフィルタ２２
３、ＶＣＯ（電圧制御発振器）２２４、及び分周比Ｎの
分周器２２５から成る。ＰＬＬ回路２１２の各部は、前
記の図２に示した一般的なＰＬＬ回路１２と同様に動作
する。

【００８７】次に、ＶＣＯ２２４の構成について説明す
る。本発明のＶＣＯ２２４は、図２１に示したように、
入力される制御電圧（Ｖｃ）に応じて発振周波数が変化
するＭ段（Ｍ：奇数）リング発振器２３１を備えた構成
である。本発明では、リング発振器２３１を構成するＭ
個のインバータ素子の各タップから出力されるタップ出
力信号ＰＳ１〜ＰＳ（Ｍ）をＰＬＬ回路２１２の出力と
して利用している。また、タップ出力信号ＰＳ１が分周
器２２５に入力され、分周されて帰還信号（ｆｐ）とし
て位相比較器２２１に帰還される。

【００８８】このように構成することで、ＰＬＬ回路２
１２の出力となるタップ出力信号ＰＳ１〜ＰＳ（Ｍ）
は、基準信号（ｆｒ）の分周比（Ｎ）倍の周波数とな
り、基準信号（ｆｒ）の周期をＴとすると、それぞれの
位相がＴ／（Ｎ・Ｍ）ずつ遅延した出力信号となる。

【００８９】次に、ストローブタイミング発生回路２１
３について説明する。ストローブタイミング発生回路２
１３は、ＰＬＬ回路２１２から出力されたタップ出力信
号ＰＳ１〜ＰＳ（Ｍ）が入力されると、複数のストロー
ブ信号を出力する。すなわち、ストローブ選択回路２１
４に対して第１のデータストローブ信号ＰＳＴ１〜ＰＳ
Ｔ（Ｒ）を出力する。また、スキュー検出回路２１５に
対して、スキュー調整分解能に応じた第２のデータスト
ローブ信号ＤＰＳＴ１〜ＤＰＳＴ（Ｒ）を出力する。

【００９０】エッジ検出回路２１６は、シリアルデータ
Ｄｓの立ち上がりエッジを検出し、エッジ検出信号ＥＤ
Ｄｓを出力する。図２２は、エッジ検出回路の概略構成
を示した回路図の一例である。エッジ検出回路２１６
は、一例として図２２に示したように、ＡＮＤゲート２
２１と奇数個（図では５個）のＮＯＴゲートチェーン２
２２とによる微分回路である。この微分回路を構成する
ＡＮＤゲート２２１により、シリアルデータＤｓの立ち
上がりエッジを検出することができる。また、このＡＮ
Ｄゲート２２１の代わりにＮＯＲゲートを用いれば、立
下りエッジを検出することができる。

【００９１】スキュー検出回路２１５は、シリアルデー
タＤｓの立ち上がりエッジ検出信号ＥＤＤｓを、ストロ
ーブタイミング発生回路２１３からの第２のデータスト
ローブ信号ＤＰＳＴでラッチし、その結果としてスキュ
ー検出信号ＳＤを出力する。スキュー検出回路２１５の
具体的な構成を図２３に示す。図２３は、スキュー検出
回路の概略構成を示した回路図である。スキュー検出回
路２１５は、Ｒ個のＤフリップフロップｄ２３１−１〜
ｄ２３１−Ｒを備えている。各Ｄフリップフロップｄ２
３１−１〜ｄ２３１−Ｒのデータ入力端子Ｄに、シリア
ルデータの立ち上がりエッジ検出信号ＥＤＤｓが入力さ
れる。また、各Ｄフリップフロップｄ２３１−１〜ｄ２
３１−Ｒのクロック入力端子ＣＫに、ストローブタイミ
ング発生回路２１３で生成された第２のデータストロー
ブ信号ＤＰＳＴ１〜ＤＰＳＴ（Ｒ）を、各々入力する。
そして、Ｄフリップフロップｄ２３１−１〜ｄ２３１−
Ｒの各出力端子Ｑからの出力信号を、スキュー検出信号
ＳＤとして、ストローブ選択回路２１４へ入力する。

【００９２】ストローブ選択回路２１４は、ＭＵＸ等で
構成される。また、ストローブ選択回路２１４は、スキ
ュー検出信号ＳＤが供給されると、スキュー検出信号Ｓ
Ｄの組み合わせ、すなわちスキューの発生状態に応じ
て、適切なデータストローブを選択し、シリアル・パラ
レル変換回路２１１へストローブ信号を供給する。

【００９３】シリアル・パラレル変換回路２１１は、ス
トローブ選択回路２１４から出力された最適なデータス
トローブ信号により、シリアルデータをパラレルデータ
へと変換する。

【００９４】ここで、本発明の第２実施形態におけるシ
リアルデータＤｓとクロックＣＫとのスキュー検出動作
について、図２４に基づいて説明する。図２４は、シリ
アルデータＤｓとクロックＣＫとのスキュー検出動作を
説明するためのタイミングチャートである。図２４
（Ａ）はクロックＣＫとシリアルデータＤｓ間にスキュ
ーが無い場合、図２４（Ｂ）はクロックＣＫに対してシ
リアルデータＤｓが遅れている場合、図２４（Ｃ）はク
ロックＣＫに対してシリアルデータＤｓが進んでいる場
合を示している。以下の説明では、エッジ検出回路２１
６でシリアルデータＤｓの立ち上がりエッジを検出し、
エッジ検出信号からスキュー検出を行う場合について説
明する。

【００９５】シリアルデータＤｓがエッジ検出回路２１
６に入力されると、図２４に示したようにシリアルデー
タの立ち上がりエッジが検出される。すなわち、エッジ
検出回路２１６では、シリアルデータＤｓがＡＮＤゲー
ト２２１の一方のポートへ、また、奇数段のＮＯＴゲー
トチェーン２２２を通ってＡＮＤゲート２２１の他方の
ポートへ入力されることで、Ｄｓの立ち上がりエッジを
検出する。なお、検出パルス幅は、奇数個のＮＯＴゲー
トチェーンの数を増減することで制御できる。

【００９６】スキュー検出回路２１５は、検出されたエ
ッジ検出信号ＥＤＤｓをストローブタイミング発生回路
２１３で生成されたデータストローブ信号ＤＰＳＴでラ
ッチする。そして、その結果をストローブ選択回路２１
４へ検出信号ＳＤとして出力する。この時、スキュー検
出回路２１５はスキューに応じたスキュー検出信号ＳＤ
を出力する。すなわち、クロックＣＫとシリアルデータ
Ｄｓ間にスキューが無い場合は、例えば図２４（Ａ）に
示したようにＳＤ［２：０］＝［０ １ ０］を出力す
る。また、クロックＣＫに対してシリアルデータＤｓが
遅れている場合は、例えば図２４（Ｂ）に示したように
ＳＤ［２：０］＝［０ ０ １］を出力する。さらに、
クロックＣＫに対してシリアルデータＤｓが進んでいる
場合は、例えば図２４（Ｃ）に示したようにＳＤ［２：
０］＝［１ ０ ０］を出力する。なお、図２４には、
検出分解能（スキュー調整分解能）Ｒを３ｂｉｔとして
示している。

【００９７】ストローブ選択回路２１４には、ストロー
ブタイミング発生回路２１３で作成された第１のデータ
ストローブ信号ＰＳＴが供給されており、エッジ検出信
号ＥＤＤｓをラッチした結果の組み合わせ、すなわちス
キュー検出信号ＳＤに対応したストローブ信号を選択し
て出力するＭＵＸの構成とする。そして、ストローブ選
択回路２１４は、最適なストローブ信号ＳＴを選択し
て、シリアル・パラレル変換回路２１１へ供給する。シ
リアル・パラレル変換回路２１１は、この最適なストロ
ーブ信号ＳＴによって、シリアルデータをパラレルデー
タに変換する。

【００９８】次に、本発明の第２実施形態に係るシリア
ル・パラレル変換装置の構成について、具体例を挙げて
説明する。図２５は、シリアルデータの入力タイミング
図である。シリアルデータ伝送では、通常図２５に示し
たようにクロック１周期中に所定のビットデータ（図で
は７ビットデータ）がマッピングされ伝送されている。
以下に、シリアル・パラレル変換装置が、７ビットのシ
リアルデータをパラレルデータに変換し、スキュー調整
分解能を３ｂｉｔとした場合について説明する。まず、
シリアル・パラレル変換装置の構成について説明する。
図２６は、シリアル・パラレル変換装置の具体例の構成
を示した回路図である。図２６に示したように、シリア
ル・パラレル変換装置３０１は、Ｎビットシリアルデー
タを、Ｎビットのパラレルデータに変換するシリアル・
パラレル変換ロジック回路３１１、シリアル・パラレル
変換ロジック回路３１１にシリアル・パラレル変換を実
行させるためのストローブ信号を作成するＰＬＬ回路３
１２及びストローブ作成回路であるストローブタイミン
グ発生回路３１３、最適なストローブ信号を選択するた
めのストローブ選択回路３１４、データ信号とクロック
信号とのスキューを検出するスキュー検出回路３１５、
並びにシリアルデータの遷移（立ち上がり又は立ち下が
り）を検出するエッジ検出回路３１６から構成される。

【００９９】図２７は、ＰＬＬ回路３１２の構成を示し
たブロック図である。ＰＬＬ回路３１２は、図２１に示
したＰＬＬ回路２１２において、分周器２２５の分周比
をＮ＝２、ＶＣＯ２２４のリングオシレータ２３１の段
数をＭ＝７とした構成である。すなわち、位相比較器３
２１、チャージポンプ３２２、ループフィルタ３２３、
ＶＣＯ３２４、及び分周器３２５を備えた構成であり、
各部の動作は図２に基づいて説明した通りである。

【０１００】ＶＣＯ３２４が備える７段構成のリング発
振器３３１は、インバータ素子が７段直列に接続された
ループ回路であり、各インバータ素子の出力は、タップ
出力信号ＰＳ１〜ＰＳ７となる。また、各インバータ素
子には、ループフィルタ３２３の出力である制御電圧Ｖ
ｃが印加される。

【０１０１】次に、ストローブタイミング発生回路３１
３について説明する。図２８は、ＰＳＴ発生回路の構成
を示した回路図である。図２９は、ＤＰＳＴ発生回路の
構成を示した回路図である。第１データストローブ信号
ＰＳＴを発生させるＰＳＴ発生回路３１３ａは、図２８
に示したように、１４個のＤフリップフロップｄ３２１
〜ｄ３３４を備えている。また、奇数番号のＤフリップ
フロップはクロック入力端子ＣＫがハイアクティブであ
り、偶数番号のＤフリップフロップはクロック入力端子
ＣＫがローアクティブである。さらに、Ｄフリップフロ
ップｄ３２１〜ｄ３２７及びＤフリップフロップｄ３２
８〜ｄ３３４のクロック入力端子ＣＫに、ＰＬＬ回路３
１２のタップ出力信号ＰＳ１〜ＰＳ７が、この順にそれ
ぞれ入力されるように接続されている。また、Ｄフリッ
プフロップｄ３２１のみ、出力端子／Ｑをデータ入力端
子Ｄに接続する。さらに、Ｄフリップフロップｄ３２１
〜ｄ３３３の各出力端子Ｑを、次段のＤフリップフロッ
プｄ３２２〜ｄ３３４のデータ入力端子Ｄに、それぞれ
接続する。そして、Ｄフリップフロップｄ３２１〜ｄ３
３４の各出力端子Ｑから出力される信号を第１データス
トローブ信号ＰＳＴ１〜ＰＳＴ１４とする。

【０１０２】第２データストローブ信号ＤＰＳＴを発生
させるＤＰＳＴ発生回路３１３ｂは、図２９に示したよ
うに、４個のＤフリップフロップｄ３４１〜ｄ３４４を
備えた構成である。また、Ｄフリップフロップｄ３４３
はクロック入力端子ＣＫがローアクティブであり、それ
以外のＤフリップフロップはクロック入力端子ＣＫがハ
イアクティブである。４個のＤフリップフロップｄ３４
１〜ｄ３４４のクロック入力端子ＣＫに、ＰＬＬ回路１
１２の出力信号から選択したＰＳ１、ＰＳ６、ＰＳ５、
ＰＳ４がこの順に、それぞれ入力されるように接続す
る。また、Ｄフリップフロップｄ３２１は、出力端子／
Ｑをデータ入力端子Ｄに接続する。さらに、Ｄフリップ
フロップｄ３４１，ｄ３４２の各出力端子Ｑ及びｄ３４
３の出力端子／Ｑを、次段のＤフリップフロップｄ３４
２〜ｄ３４４のデータ入力端子Ｄに、それぞれ接続す
る。そして、Ｄフリップフロップｄ３４２の出力端子
Ｑ、及びＤフリップフロップｄ３４３，３４４の出力端
子／Ｑから出力される信号を第２ストローブ信号ＤＰＳ
Ｔ３〜ＤＰＳＴ１とする。

【０１０３】なお、図２９に示したＤＰＳＴ発生回路３
１３ｂの入力信号の組み合わせは、シリアルデータビッ
ト中のＤ１についてスキューの有無を判定することを意
図し、ＰＳ１、ＰＳ４、ＰＳ５、ＰＳ６を用い、第２デ
ータストローブ信号ＤＰＳＴ１〜ＤＰＳＴ３が得られる
組み合わせとなっている。つまり、スキューを検出する
シリアルデータビットを自由に設定し、設定したビット
の位置に対応させたＤＰＳＴ信号を作成することは、入
力信号の組み合わせ（ＰＳ信号の組み合わせ）を変える
ことで容易にできる。

【０１０４】このようにストローブタイミング発生回路
３１３中のＤＰＳＴ発生回路、及びＰＳＴ発生回路は図
２８、２９に示したように、Ｄフリップフロップで構成
した回路に、タップ出力信号ＰＳ１〜ＰＳ７を入力する
ことで、容易に第１データストローブ信号ＰＳＴ１〜Ｐ
ＳＴ１４、第２データストローブ信号ＤＰＳＴ１〜ＤＰ
ＳＴ３を作成できる。また、タップ出力信号ＰＳ１〜Ｐ
Ｓ７の組み合わせにより、様々なバリエーションの第１
データストローブ信号ＰＳＴ、第２データストローブ信
号ＤＰＳＴを作成できる。

【０１０５】次に、エッジ検出回路３１６は、図２２に
基づいて説明した構成であり、説明を省略する。

【０１０６】続いて、スキュー検出回路３１５の構成を
説明する。図３０は、スキュー検出回路の構成を示した
回路図である。スキュー検出回路３１５は、３個のＤフ
リップフロップｄ３５１〜ｄ３５３を備えた構成であ
る。各Ｄフリップフロップｄ３５１〜ｄ３５３は、クロ
ック入力端子ＣＫがハイアクティブである。また、各Ｄ
フリップフロップｄ３５１〜ｄ３５３のクロック入力端
子ＣＫに、ストローブタイミング発生回路３１３から出
力された第２データストローブ信号ＤＰＳＴ１〜ＤＰＳ
Ｔ３がこの順に、それぞれ入力されるように接続する。
また、Ｄフリップフロップｄ３５１〜ｄ３５３のデータ
入力端子Ｄに、エッジ検出回路３１６から出力されたエ
ッジ検出信号ＥＤＤｓが入力されるように接続する。そ
して、Ｄフリップフロップｄ３５１〜ｄ３５３の各出力
端子Ｑをストローブ選択回路３１４のセレクト端子Ｓに
接続して、スキュー検出信号ＳＤ１〜ＳＤ３が入力され
るようにする。

【０１０７】次に、ストローブ選択回路３１４の構成を
説明する。図３１は、ストローブ選択回路の構成を示し
た回路図である。ストローブ選択回路３１４はＭＵＸで
構成されており、セレクト信号Ｓに応じて第１データス
トローブ信号ＰＳＴ１〜ＰＳＴ１４から選択した信号を
ストローブ信号ＳＴ１〜ＳＴ７として出力する。

【０１０８】次に、シリアル・パラレル変換回路３１１
の構成を説明する。図３２は、ストローブ選択回路の構
成を示した回路図である。シリアル・パラレル変換回路
３１１は、７個のＤフリップフロップｄ３６１〜ｄ３６
７を備えた構成である。各Ｄフリップフロップｄ３６１
〜ｄ３６７は、クロック入力端子ＣＫがハイアクティブ
である。また、各Ｄフリップフロップｄ３６１〜ｄ３６
７のクロック入力端子ＣＫに、ストローブ選択回路３１
４から出力されたストローブ信号ＳＴ１〜ＳＴ７がこの
順に、それぞれ入力されるように接続する。また、Ｄフ
リップフロップｄ３６１〜ｄ３６７のデータ入力端子Ｄ
に、シリアルデータＤｓが入力されるように接続する。
そして、Ｄフリップフロップｄ３６１〜ｄ３６７の各出
力端子Ｑから出力された信号Ｄ１〜Ｄ７がパラレルデー
タである。

【０１０９】次に、上記のような構成のシリアル・パラ
レル変換装置３０１において、実際にクロックＣＫとシ
リアルデータＤｓとの間にスキューが存在する場合の一
連の動作について、スキューの状態を３パターンに分け
て、スキュー検出、ストローブ選択、シリアル・パラレ
ル変換動作について、更に詳しく説明する。図３３は、
本発明のシリアル・パラレル変換装置において、シリア
ルデータＤｓとクロックＣＫとの間にスキューが存在し
ない場合の動作タイミング図である。

【０１１０】シリアル・パラレル変換装置３０１へ入力
される７ｂｉｔシリアルデータＤｓは、図３３に示した
ように入力タイミングＤ１，Ｄ４，Ｄ７においてハイレ
ベルであるデータである。また、クロック信号ＣＫの立
ち上がりタイミングは、シリアルデータＤｓの入力タイ
ミングＤ１における立ち上がりタイミングと略同時であ
る。よって、クロックＣＫとシリアルデータＤｓとには
スキューが存在しない。この場合におけるシリアル・パ
ラレル変換装置３０１の各部における一連の動作は、次
の通りである。すなわち、エッジ検出回路３１６によっ
てシリアルデータＤｓの立ち上がりエッジが検出され、
シリアルデータＤｓの立ち上がりタイミングと略同時
に、エッジ検出信号ＥＤＤｓが出力される。続いて、に
エッジ検出信号ＥＤＤｓが、ストローブタイミング発生
回路３１３中のＤＰＳＴ発生回路により規則的に発生さ
せた第２データストローブ信号ＤＰＳＴ１〜ＤＰＳＴ３
によってラッチされる。

【０１１１】図３３に示したように、ラッチした結果ス
キュー検出信号ＳＤ１〜ＳＤ３＝［０ １ ０］が検出
される。このスキュー検出信号ＳＤがデータストローブ
選択回路３１４へ供給され、第１データストローブ信号
ＰＳＴ１〜ＰＳＴ１４により、このＳＤ信号に応じたス
トローブ信号ＳＴ１〜ＳＴ７を選択し、シリアル・パラ
レル変換回路へと出力されＤｓをパラレルデータへと変
換する。

【０１１２】ここで、データストローブ選択回路２１４
のセレクト端子Ｓにスキュー検出信号ＳＤ１〜ＳＤ３＝
［０ １ ０］が供給されたとき、すなわちスキューが
存在しない場合、選択されるストローブは図３３中に示
す第１データストローブ信号ＰＳＴ２、ＰＳＴ４、ＰＳ
Ｔ６、ＰＳＴ８、ＰＳＴ１０、ＰＳＴ１２、ＰＳＴ１４
となるようにＭＵＸを構成する。これにより、シリアル
・パラレル変換回路２１１へストローブ信号ＳＴとし
て、ＳＴ１＝ＰＳＴ２、ＳＴ２＝ＰＳＴ４、ＳＴ３＝Ｐ
ＳＴ６、ＳＴ４＝ＰＳＴ８、ＳＴ５＝ＰＳＴ１０、ＳＴ
６＝ＰＳＴ１２、ＳＴ７＝ＰＳＴ１４を出力し、このス
トローブ信号ＳＴ１〜ＳＴ７を使ってシリアル・パラレ
ル変換動作が行われる。

【０１１３】このストローブ信号ＳＴ１〜ＳＴ７は、図
３３に示したように、シリアルデータ各ビットＤ１〜Ｄ
７のデータのセンターに位置しており、シリアル・パラ
レル変換回路において安定したシリアル・パラレル変換
を行うことができる。

【０１１４】次に、第２のパターンとして、シリアルデ
ータＤｓとクロックＣＫとの間にスキューが存在し、ク
ロックＣＫに対しシリアルデータＤｓが遅れている場合
について、図３４に基づいて説明する。図３４は、本発
明のシリアル・パラレル変換装置において、クロックＣ
Ｋに対しシリアルデータＤｓが遅れている場合の動作タ
イミング図である。

【０１１５】シリアル・パラレル変換装置３０１へ入力
される７ｂｉｔシリアルデータＤｓは、図３４に示した
ように入力タイミングＤ１，Ｄ４，Ｄ７においてハイレ
ベルであるデータである。また、クロック信号ＣＫの立
ち上がりタイミングは、シリアルデータＤｓの入力タイ
ミングＤ１における立ち上がりタイミングより早く、入
力タイミングＤ７’である。よって、クロックＣＫに対
しシリアルデータＤｓが遅れており、クロックＣＫとシ
リアルデータＤｓとにはスキューが存在する。この場合
におけるシリアル・パラレル変換装置３０１の各部にお
ける一連の動作は、次の通りである。シリアル・パラレ
ル変換装置３０１において、エッジ検出回路３１６でシ
リアルデータＤｓの立ち上がりエッジを検出し、エッジ
検出信号ＥＤＤｓをスキュー検出回路３１５へ出力す
る。エッジ検出信号ＥＤＤｓは、スキュー検出回路３１
５においてストローブタイミング発生回路３１３中のＤ
ＰＳＴ発生回路にてタップ出力信号ＰＳ１〜ＰＳ７によ
り作られた第２データストローブ信号ＤＰＳＴ１〜ＤＰ
ＳＴ３でラッチされる。

【０１１６】ラッチした結果、スキュー検出信号ＳＤ１
〜ＳＤ３＝［０ ０ １］が検出される。このスキュー
検出信号ＳＤがデータストローブ選択回路３１４へ供給
され、第１データストローブ信号ＰＳＴ１〜ＰＳＴ１４
より、このスキュー検出信号ＳＤに応じたストローブ信
号ＳＴ１〜ＳＴ７を選択し、シリアル・パラレル変換回
路３１１へと出力され、シリアルデータＤｓをパラレル
データＰＤへと変換する。この時、データストローブ選
択回路３１４は、セレクト信号Ｓに応じて第１データス
トローブ信号ＰＳＴ１〜ＰＳＴ１４より選択し出力され
るものである。なお、第１データストローブ信号ＰＳＴ
１〜ＰＳＴ１４は、ストローブタイミング発生回路３１
３中のＰＳＴ発生回路で作成されたものである。

【０１１７】このデータストローブ選択回路３１４のセ
レクト端子Ｓにスキュー検出信号ＳＤ１〜ＳＤ３＝［０
０ １］が供給されたとき、以下のような第１データ
ストローブ信号が選択されるようにＭＵＸを構成する。
すなわち、ＰＳＴ３、ＰＳＴ５、ＰＳＴ７、ＰＳＴ９、
ＰＳＴ１１、ＰＳＴ１３、ＰＳＴ１である。これによ
り、シリアル・パラレル変換回路３１１へストローブ信
号ＳＴとして、ＳＴ１＝ＰＳＴ３、ＳＴ２＝ＰＳＴ５、
ＳＴ３＝ＰＳＴ７、ＳＴ４＝ＰＳＴ９、ＳＴ５＝ＰＳＴ
１１、ＳＴ６＝ＰＳＴ１３、ＳＴ７＝ＰＳＴ１をシリア
ル・パラレル変換回路３１１へ出力する。

【０１１８】このようにして選択されたストローブ信号
ＳＴ１〜ＳＴ７は、クロックＣＫに対しシリアルデータ
Ｄｓにスキューが存在し、クロックＣＫに対しシリアル
データＤｓが遅れていても、シリアルデータの各ビット
Ｄ１〜Ｄ７におけるデータのセンターに位置している。
すなわち、スキューが存在してもシリアルデータビット
のセンター位置でストローブできることになることか
ら、シリアル・パラレル変換回路３１１において安定し
たシリアル・パラレル変換を行うことができることにな
る。

【０１１９】次に、第３のパターンとして、シリアルデ
ータＤｓとクロックＣＫとの間にスキューが存在し、ク
ロックＣＫに対しシリアルデータＤｓが進んでいる場合
について、図３５に基づいて説明する。図３５は、本発
明のシリアル・パラレル変換装置において、クロックＣ
Ｋに対しシリアルデータＤｓが進んでいる場合の動作タ
イミング図である。

【０１２０】シリアル・パラレル変換装置３０１へ入力
される７ｂｉｔシリアルデータＤｓは、図３５に示した
ように入力タイミングＤ１，Ｄ４，Ｄ７においてハイレ
ベルであるデータである。また、クロック信号ＣＫの立
ち上がりタイミングは、シリアルデータＤｓの入力タイ
ミングＤ１における立ち上がりタイミングより遅く、入
力タイミングＤ１の中頃である。よって、クロックＣＫ
に対しシリアルデータＤｓが進んでおり、クロックＣＫ
とシリアルデータＤｓとにはスキューが存在する。この
場合におけるシリアル・パラレル変換装置３０１の各部
における一連の動作は、次の通りである。シリアル・パ
ラレル変換装置３０１において、エッジ検出回路３１６
でシリアルデータＤｓの立ち上がりエッジを検出し、エ
ッジ検出信号ＥＤＤｓをスキュー検出回路３１５へ出力
する。エッジ検出信号ＥＤＤｓは、スキュー検出回路３
１５においてストローブタイミング発生回路３１３中の
ＤＰＳＴ発生回路にてタップ出力信号ＰＳ１〜ＰＳ７に
より作られた第２データストローブ信号ＤＰＳＴ１〜Ｄ
ＰＳＴ３でラッチされる。

【０１２１】ラッチした結果、スキュー検出信号ＳＤ１
〜ＳＤ３＝［１ ０ ０］が検出される。このスキュー
検出信号ＳＤがストローブ選択回路３１４へ供給され、
第１データストローブ信号ＰＳＴ１〜ＰＳＴ１４より、
このスキュー検出信号ＳＤに応じたストローブ信号ＳＴ
１〜ＳＴ７を選択し、シリアル・パラレル変換回路３１
１へと出力されシリアルデータＤｓをパラレルデータＰ
Ｄへと変換する。この時、データストローブ選択回路３
１４はセレクト信号Ｓに応じて第１データストローブ信
号ＰＳＴ１〜ＰＳＴ１４より選択し、出力されるもので
ある。

【０１２２】このストローブ選択回路３１４のセレクト
端子Ｓにスキュー検出信号ＳＤ＝［１ ０ ０］が供給
されたとき、以下のような第１データストローブ信号を
選択するようにＭＵＸを構成すると良い。すなわち、第
１データストローブ信号ＰＴＳ１、ＰＳＴ３、ＰＳＴ
５、ＰＳＴ７、ＰＳＴ９、ＰＳＴ１１、ＰＳＴ１３とな
るようにＭＵＸを構成する。これにより、シリアル・パ
ラレル変換回路３１１へストローブ信号ＳＴとして、Ｓ
Ｔ１＝ＰＳＴ１、ＳＴ２＝ＰＳＴ３、ＳＴ３＝ＰＳＴ
５、ＳＴ４＝ＰＳＴ７、ＳＴ５＝ＰＳＴ９、ＳＴ６＝Ｐ
ＳＴ１１、ＳＴ７＝ＰＳＴ１３の各ストローブ信号をシ
リアル・パラレル変換回路３１１へ出力する。

【０１２３】このようにして選択されたストローブ信号
ＳＴ１〜ＳＴ７は、クロックＣＫに対しシリアルデータ
Ｄｓにスキューが存在し、クロックＣＫに対しシリアル
データＤｓが進んでいても、シリアルデータの各ビット
Ｄ１〜Ｄ７におけるデータのセンターに位置している。
すなわち、スキューが存在してもシリアルデータビット
のセンター位置でストローブできることになることか
ら、シリアル・パラレル変換回路３１１において、安定
したシリアル・パラレル変換を行うことができる。

【０１２４】このように、シリアルデータＤｓの立ち上
がりエッジを検出し、エッジ検出信号ＥＤＤｓが得ら
れ、エッジ検出信号ＥＤＤｓを第２データストローブ信
号ＤＰＳＴ１〜ＤＰＳＴ３でラッチすることでスキュー
を検出し、スキュー検出信号ＳＤの組み合わせに応じ
て、つまりスキューの状態によりデータストローブ選択
回路３１４において第１データストローブ信号ＰＳＴ１
〜ＰＳＴ１５よりシリアル・パラレル変換回路３１１に
最適なストローブ信号ＳＴ１〜ＳＴ７を選択し出力する
ようにしたものである。

【０１２５】よって、クロックＣＫに対しシリアルデー
タＤｓにスキューが存在しても、そのスキューを検出
し、最適なストローブを選択してシリアル・パラレル変
換回路３１１へ供給することができる。また、安定した
高速シリアルデータ受信が可能なシリアル・パラレル変
換装置を提供することができる。

【０１２６】次に、上記の実施形態では、スキュー調整
分解能を３ｂｉｔとしたが、ストローブタイミング発生
回路３１３の構成を変えることで、更に調整分解能を上
げることができる。以下にその詳細を図２０及び図３６
に基づいて説明する。図３６は、シリアル・パラレル変
換装置の各部の入出力波形のタイミングチャートであ
る。スキュー調整分解能を向上させるためには、第２デ
ータストローブ信号ＤＰＳＴをさらに高分解能にする構
成とすることで、スキュー検出精度の向上が図れる。

【０１２７】シリアル・パラレル変換装置２０１におい
て、エッジ検出回路２１６により立ち上がりエッジが検
出され、エッジ検出信号ＥＤＤｓが出力される。次に、
エッジ検出信号ＥＤＤｓがストローブタイミング発生回
路２１３により規則的に発生させた第２データストロー
ブ信号ＤＰＳＴ１〜ＤＰＳＴ（Ｒ）でラッチする。スキ
ューが無い場合、ラッチした結果スキュー検出信号ＳＤ
１〜ＳＤ（Ｘ）＝［・・・ ０ ０ １ ０ ０ ・・
・］が検出される。このスキュー検出信号ＳＤがストロ
ーブ選択回路２１４へ供給され、第１データストローブ
信号ＰＳＴ１〜ＰＳＴ（Ｘ）より、このスキュー検出信
号ＳＤに応じたストローブ信号ＳＴ１〜ＳＴ７を選択
し、シリアル・パラレル変換回路２１１へと出力されシ
リアルデータＤｓをパラレルデータＰＤへと変換する。

【０１２８】次に、クロックＣＫに対しシリアルデータ
Ｄｓが遅れている場合、同様に立ち上がりエッジを検出
し、エッジ検出信号ＥＤＤｓを出力する。検出信号ＥＤ
Ｄｓを第２データストローブ信号ＤＰＳＴ１〜ＤＰＳＴ
（Ｒ）でラッチする。スキュー検出信号ＳＤ１〜ＳＤ
（Ｘ）＝［・・・ ０ ０ ０ １ ０］が得られ、こ
のスキュー検出信号ＳＤに応じて、第１データストロー
ブ信号ＰＳＴ１〜ＰＳＴ（Ｘ）よりストローブ選択回路
２１４で最適なストローブが選ばれ、ストローブ信号Ｓ
Ｔ１〜ＳＴ７としてシリアル・パラレル変換回路２１１
へ出力する。

【０１２９】さらに、クロックＣＫに対し、シリアルデ
ータＤｓが進んでいる場合、同様に立ち上がりエッジを
検出し、エッジ検出信号ＥＤＤｓが得られる。エッジ検
出信号ＥＤＤｓを第２データストローブ信号ＤＰＳＴ１
〜ＤＰＳＴ（Ｒ）でラッチすることで、スキュー検出信
号ＳＤ１〜ＳＤ（Ｒ）＝［０ １ ０ ０ ０ ・・
・］が得られ、このスキュー検出信号ＳＤに応じ、第１
データストローブ信号ＰＳＴ１〜ＰＳＴ（Ｘ）よりスト
ローブ選択回路２１４で最適なストローブ信号が選ば
れ、ストローブ信号ＳＴ１〜ＳＴ７として出力される。
このストローブ信号ＳＴ１〜ＳＴ７でシリアル・パラレ
ル変換が行われる。

【０１３０】また、スキューを検出するための第２デー
タストローブ信号ＤＰＳＴは、ＰＬＬ２１２からのタッ
プ出力信号ＰＳにより規則的に作成されるため、ＶＣＯ
２２４を構成するリングオシレータ２３１の段数を制御
することでタップ出力信号ＰＳを増加させ、第２データ
ストローブ信号ＤＰＳＴを発生させるバリエーションを
増やすことができる。したがって、単位シリアルデータ
中のＰＳ遷移回数が増えることから、より多くの第２デ
ータストローブ信号ＤＰＳＴ、第１データストローブ信
号ＰＳＴを作成することができるため、更に分解能を向
上できる。また、分周比を上げることによっても同様
に、第２データストローブ信号ＤＰＳＴ、第１データス
トローブ信号ＰＳＴを発生させるバリエーションを増や
すことができる。よって、更に分解能を高めたスキュー
検出・調整が可能となる。つまり、エッジ検出信号ＥＤ
Ｄｓをより多くの第２データストローブ信号ＤＰＳＴで
高分解能に検出することで、より細かにスキューを検出
することが可能となり、スキューが存在しても常に安定
したストローブをシリアル・パラレル変換回路３１１へ
供給できるものである。

【０１３１】このように、スキュー分解能を可変にで
き、より高い分解能でスキューを検出し、検出信号に応
じたシリアル・パラレル変換用ストローブを選択するこ
とによりスキューによりクロックとシリアルデータのタ
イミングにずれが生じても、適切なシリアル・パラレル
変換用のストローブを選択できることから、安定した高
速シリアルデータ受信装置を提供することができる。

【０１３２】ここで、上記の実施形態では、シリアルデ
ータ中のデータＤ１に着目した例について説明したが、
本発明はこれに限るものではない。もちろん、シリアル
データ中（Ｄ１〜Ｄ７）のどのビットに対して着目し
て、シリアル・パラレル変換を行ってもよい。また、本
発明では、シリアルデータ中のあるビットにフォーカス
し、そのビットの遷移を検出し、この検出信号からスキ
ューの状態を特定することから、シリアルデータ中に特
定の検出ビットを必要しない。

【０１３３】また、上記の実施形態では、シリアルデー
タ中のある１ビットについての遷移を検出し、検出結果
に応じて全ビット共通してストローブを選択するように
した例について説明したが、本発明はこれに限るもので
はない。例えば、各ビットそれぞれの遷移を検出し、ビ
ットごとに最適なストローブを選択するようにすればシ
リアルデータ中のビットごとに生じるスキューにも対応
でき、より高精度な高速シリアルデータ受信システムを
構成できる。

【０１３４】また、上記のシリアル・パラレル変換装置
を半導体基板上に形成することで、安定してシリアル・
パラレル変換を行う半導体装置を提供することができ
る。

【０１３５】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【０１３６】（１）シリアル・パラレル変換装置は、ク
ロック信号を分周して複数のタップ出力信号を出力する
ＰＬＬ回路と、複数のタップ出力信号を用いて、位相が
異なった複数のストローブ信号を作成するストローブ作
成回路と、シリアル伝送データとクロック信号とのスキ
ューを検出するスキュー検出回路と、検出したスキュー
に応じたストローブ信号を選択するストローブ選択回路
と、選択したストローブ信号によってシリアル伝送デー
タをパラレル伝送データに変換するロジック回路と、を
備え、これらによって、シリアル伝送データをパラレル
伝送データに変換することにより、シリアルデータをパ
ラレルデータに変換する際にスキューを検出し、その検
出結果に基づき適切なストローブ信号を選択できるの
で、データにスキューが生じた場合でも安定したシリア
ル・パラレル変換を行うことができる。

【０１３７】（２）シリアル・パラレル変換装置は、ス
キュー検出回路で、ストローブ作成回路が出力した複数
のストローブ信号を用いてシリアル伝送データをラッチ
し、ラッチしたシリアル伝送データからスキューの有無
を検出した結果に応じた制御信号を出力するので、スキ
ューの有無を専用回路で確実に検出することができる。

【０１３８】（３）スキュー検出回路は、ストローブ作
成回路が作成したストローブ信号と、エッジ検出回路が
シリアル伝送データの遷移を検出して出力した検出信号
と、に基づいてシリアル伝送データとクロック信号との
スキューを検出する。これにより、シリアルデータ中に
特定の検出ビットデータを必要とすることなく、シリア
ル伝送データとクロック信号とのスキューを検出でき
る。また、ストローブ信号を制御することで、スキュー
検出の分解能を可変にできる。

【０１３９】（４）分周器の分周比を変更して、電圧制
御発振器の発振周波数の設定を変えることで、ＰＬＬ回
路は、スキュー調整分解能が可変であるため、スキュー
自己補正感度を容易に変化させることができることから
使用用途に応じてシリアル・パラレル変換精度を向上さ
せることができる。

【０１４０】（５）シリアル・パラレル変換装置のスキ
ュー調整分解能は、クロック信号の周期をＴ、電圧制御
発振器を構成するインバータ素子の段数をＭ、及び分周
器の分周比をＮとすると、Ｔ／（Ｍ・Ｎ）であるため、
ＰＬＬ回路の分周器の分周比を変化させ、ストローブ作
成回路への入力信号周波数を上げることにより、スキュ
ー検出用のストローブ信号の数を増加させることがで
き、シリアルデータの１ビット当たりに割り当てられる
ストローブ信号の数を増やすことによって、スキュー検
出の分解能を増加させることができ、より精度良くスキ
ューを検出できる。また、適切なストローブを選択でき
ることから、安定したシリアル・パラレル変換回路、及
び半導体装置を提供することができる。

【０１４１】（６）ＰＬＬ回路では、制御回路は１／Ｎ
分周された信号及び前記クロック信号の位相を比較し、
位相差がなくなるように発振器を制御する。また、発振
器はＭ段（Ｍ：奇数）の素子からなり、各素子はクロッ
ク信号に応じたタップ出力信号を出力する。これによ
り、ＰＬＬ回路の発振器における各素子の段数を変化さ
せることで、データストローブ信号数を増減させて、ス
キュー調整分解能を可変にできる。

【０１４２】（７）入力されたシリアル伝送データ中の
１ビットのみ遷移するシリアルデータパターンに対し
て、スキュー検出回路はスキュー検出を行うので、シリ
アルデータ中に予めスキュー検出ビットをコーディング
させる必要がなく、任意のデータ入力に対し、あるパタ
ーンが入力された場合のみ反応して、スキュー検出を行
い、同時にスキュー補正を行うことができる。

【０１４３】（８）シリアル伝送データ中の遷移する１
ビット及びその前後の１ビットに対して、スキュー検出
手段はスキュー検出を行うので、少ないデータで、確実
にスキューを検出することができる。

【０１４４】（９）半導体装置は、（１）乃至（８）の
いずれかに記載のシリアル・パラレル変換装置を半導体
基板上に形成しているため、安定してシリアル・パラレ
ル変換を行う半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るシリアル・パラレル変
換装置の概略構成を示したブロック図である。

【図２】ＰＬＬ回路の構成を示したブロック図である。

【図３】ＶＣＯ２４の概略構成を示した回路図である。

【図４】ストローブ作成回路の概略構成を示した回路図
である。

【図５】シリアル・パラレル変換装置における各部の波
形のタイミングチャートである。

【図６】１クロック周期に７ビットシリアルデータが送
信されるシリアル・パラレル変換装置の構成を示したブ
ロック図である。

【図７】ＰＬＬ回路１１２の構成を示したブロック図、
及びＶＣＯ１２４の構成を示した回路図である。

【図８】ストローブ作成回路におけるストローブ信号ｓ
ｔｂ１〜ｓｔｂ７を生成する構成を示した回路図であ
る。

【図９】ストローブ作成回路におけるストローブ信号ｓ
ｔｂ１′〜ｓｔｂ７′を生成する構成を示した回路図で
ある。

【図１０】ストローブ作成回路におけるストローブ信号
ｓｔｂ１″〜ｓｔｂ７″を生成する構成を示した回路図
である。

【図１１】ストローブ選択回路の入出力信号を示した回
路図である。

【図１２】スキュー検出回路の概略構成を示した回路図
である。

【図１３】シリアル・パラレル変換装置１０１における
各部の入出力信号のタイミングチャートである。

【図１４】本発明の７ビットシリアルデータ入力時の実
施形態におけるスキュー検出動作及び、ストローブ選択
概要図（パターン（Ｐ１）を検出−スキュー無しの場
合）。

【図１５】本発明の７ビットシリアルデータ入力時の実
施形態におけるスキュー検出動作及び、ストローブ選択
概要図（パターン（Ｐ２）を検出−スキュー無しの場
合）である。

【図１６】本発明の７ビットシリアルデータ入力時の実
施形態におけるスキュー検出動作及び、ストローブ選択
概要図（パターン（Ｐ１）を検出−スキュー有り＜ＣＬ
ＫＩＮに対しデータが遅れている＞場合）である。

【図１７】本発明の７ビットシリアルデータ入力時の実
施形態におけるスキュー検出動作及び、ストローブ選択
概要図（パターン（Ｐ２）を検出−スキュー有り＜ＣＬ
ＫＩＮに対しデータが遅れている＞場合）である。

【図１８】本発明の７ビットシリアルデータ入力時の実
施形態におけるスキュー検出動作及び、ストローブ選択
概要図（パターン（Ｐ１）を検出−スキュー有り＜ＣＬ
ＫＩＮに対しデータが進んでいる＞場合）である。

【図１９】本発明の７ビットシリアルデータ入力時の実
施形態におけるスキュー検出動作及び、ストローブ選択
概要図（パターン（Ｐ２）を検出−スキュー有り＜ＣＬ
ＫＩＮに対しデータが進んでいる＞場合）である。

【図２０】本発明の第２実施形態に係るシリアル・パラ
レル変換装置の概略構成を示したブロック図である。

【図２１】本発明の第２実施形態に係るシリアル・パラ
レル変換装置のＰＬＬ回路の概略構成を示したブロック
図である。

【図２２】エッジ検出回路の概略構成を示した回路図の
一例である。

【図２３】スキュー検出回路の概略構成を示した回路図
である。

【図２４】シリアルデータＤｓとクロックＣＫとのスキ
ュー検出動作を説明するためのタイミングチャートであ
る。

【図２５】シリアルデータの入力タイミング図である。

【図２６】シリアル・パラレル変換装置の具体例の構成
を示した回路図である。

【図２７】ＰＬＬ回路３１２の構成を示したブロック図
である。

【図２８】ＰＳＴ発生回路の構成を示した回路図であ
る。

【図２９】ＤＰＳＴ発生回路の構成を示した回路図であ
る。

【図３０】スキュー検出回路の構成を示した回路図であ
る。

【図３１】ストローブ選択回路の構成を示した回路図で
ある。

【図３２】ストローブ選択回路の構成を示した回路図で
ある。

【図３３】本発明のシリアル・パラレル変換装置におい
て、シリアルデータＤｓとクロックＣＫとの間にスキュ
ーが存在しない場合の動作タイミング図である。

【図３４】本発明のシリアル・パラレル変換装置におい
て、クロックＣＫに対しシリアルデータＤｓが遅れてい
る場合の動作タイミング図である。

【図３５】本発明のシリアル・パラレル変換装置におい
て、クロックＣＫに対しシリアルデータＤｓが進んでい
る場合の動作タイミング図である。

【図３６】シリアル・パラレル変換装置の各部の入出力
波形のタイミングチャートである。

【符号の説明】

１，１０１，２０１，３０１−シリアル・パラレル変換
装置 １１，１１１，２１１，３１１−（シリアル・パラレル
変換）ロジック回路 １２，１１２，２１２，３１２−ＰＬＬ回路 １３，１１３，２１３，３１３−ストローブ作成回路 １４，１１４，２１４，３１４−ストローブ選択回路 １５，１１５，２１５，３１５−スキュー検出回路 ２１６，３１６−エッジ検出回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 シリアル伝送データをパラレル伝送デー
   タに変換するシリアル・パラレル変換装置であって、 クロック信号を分周して複数のタップ出力信号を出力す
   るＰＬＬ回路と、該複数のタップ出力信号を用いて、位
   相が異なった複数のストローブ信号を作成するストロー
   ブ作成回路と、該シリアル伝送データと該クロック信号
   とのスキューを検出するスキュー検出回路と、該検出し
   たスキューに応じたストローブ信号を選択するストロー
   ブ選択回路と、該選択したストローブ信号によってシリ
   アル伝送データをパラレル伝送データに変換するロジッ
   ク回路と、を備えたことを特徴とするシリアル・パラレ
   ル変換装置。
2. 【請求項２】 前記スキュー検出回路は、前記ストロー
   ブ作成回路が出力した複数のストローブ信号を用いてシ
   リアル伝送データをラッチし、該ラッチしたシリアル伝
   送データからスキューの有無を検出した結果に応じた制
   御信号を出力することを特徴とする請求項１に記載のシ
   リアル・パラレル変換装置。
3. 【請求項３】 前記シリアル伝送データの遷移を検出し
   て、検出信号を出力するエッジ検出回路を備え、 前記スキュー検出回路は、前記ストローブ作成回路が作
   成したストローブ信号及び該検出信号に基づいて、該シ
   リアル伝送データと該クロック信号とのスキューを検出
   することを特徴とする請求項１に記載のシリアル・パラ
   レル変換装置。
4. 【請求項４】 前記ＰＬＬ回路は、電圧制御発振器及び
   分周器を有し、該分周器の分周比を変更して、該電圧制
   御発振器の発振周波数の設定を変えることで、スキュー
   調整分解能が可変であることを特徴とする請求項１乃至
   ３のいずれかに記載のシリアル・パラレル変換装置。
5. 【請求項５】 前記クロック信号の周期をＴ、前記電圧
   制御発振器を構成するインバータ素子の段数をＭ、及び
   前記分周器の分周比をＮとすると、前記スキュー調整分
   解能は、Ｔ／（Ｍ・Ｎ）であることを特徴とする請求項
   ４に記載のシリアル・パラレル変換装置。
6. 【請求項６】 前記ＰＬＬ回路は、Ｍ段（Ｍ：奇数）の
   素子からなる発振器と、該発振器の出力を１／Ｎ分周す
   る分周器と、該１／Ｎ分周された信号及び前記クロック
   信号の位相を比較し、位相差がなくなるように該発振器
   を制御する制御回路と、を備え、該発振器の各素子は、
   前記クロック信号に応じた前記タップ出力信号を出力す
   ることを特徴とする請求項１乃至５のいずれかに記載の
   シリアル・パラレル変換装置。
7. 【請求項７】 前記スキュー検出回路は、入力されたシ
   リアル伝送データ中の１ビットのみ遷移するシリアルデ
   ータパターンに対して、スキュー検出を行うことを特徴
   とする請求項１乃至６のいずれかに記載のシリアル・パ
   ラレル変換装置。
8. 【請求項８】 前記スキュー検出手段は、シリアル伝送
   データ中の遷移する１ビット及びその前後の１ビットに
   対して、スキュー検出を行うことを特徴とする請求項７
   に記載のシリアル・パラレル変換装置。
9. 【請求項９】 請求項１乃至８のいずれかに記載のシリ
   アル・パラレル変換装置を半導体基板上に形成したこと
   を特徴とする半導体装置。