JP2007082154A - データ再生回路 - Google Patents

Abstract

【課題】ジッタへの高速追従性を備え、同時にフロー制御が不必要なオーバーサンプリングによるクロック及びデータ再生回路を提供する。
【解決手段】受信データを第１の再生クロックに基づくクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、前期判定回路が生成したディジタル信号を、第１の再生クロックに基づいて判定した再生データを選択し出力する回路と、第１の再生クロックに基づいて受信データとの間のタイミングずれから位相誤差を検出する位相誤差検出回路と、位相誤差検出回路の出力に基づいて位相調整をする信号を出力するデータ選択回路と、調整信号は第１の再生クロックの少なくとも前の状態の第２の再生クロックの位相を調整して第１の再生クロックを生成する位相調整回路と、オーバーサンプリング判定回路と前記データ選択回路に第１の再生クロックを供給するクロック発生回路と、を備えたデータ再生回路。
【選択図】図１

Description

本発明は、高速伝送におけるクロックおよびデータ再生のプロセスに係わり、特にＬＳＩチップ間の信号伝送あるいはＬＳＩチップ内の複数の素子や回路ブロック間での信号伝送、ボード間や筐体間の信号伝送を高速で行う技術に関する。

今日、システムの性能を向上させるために、コンピュータやその他の情報処理機器を構成する部品の性能が向上している。例えば、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、プロセッサ、スイッチ用ＬＳＩなどがあげられる。そして、このような高性能な部品あるいはＬＳＩなどに設けられる要素を用いて、システムの性能を向上させるためには、信号伝送速度を向上させていかなければならない。つまり、ビット／秒で測定される伝送容量の増加および伝送の遅延を減少をさせなければならない。

例えば、ＳＲＡＭやＤＲＡＭなどのメモリとプロセッサ間の伝送時の速度ギャップが、増加する傾向にあり、この速度ギャップがコンピュータの性能向上の妨げになっている。また、伝送時の速度ギャップ以外にもＬＳＩなどのチップの大型化にともない、チップ内の素子や回路ブロック間の信号伝送速度も、チップ自身の性能を制限する大きな要因となっている。

さらに、サーバ間、あるいはボード間の接続においてもその信号伝送速度を向上させる必要がある。
従来、上記説明した高データレートでの信号の送受信（信号伝送速度を向上）させるために、受信データに合わせてクロックを発生させ、そのクロックでデータ判定を行う必要がある。ここで、データ判定とは、一般に１ビットのバイナリ判定であるがｎビット判定なども考えられる。

一般に受信のためのクロック発生は、一種の位相帰還回路によるクロック発生方式を用いられている。例えば、位相トラッキング方式などがある。図２８（ａ）に位相トラッキング方式を示す。位相トラッキング方式は、判定回路（ＦＦ）２２０１、クロック位相調整回路２２０２、位相検出回路２２０３から構成される。入力データは、判定回路２２０１と位相検出回路２２０３に入力され、位相検出結果に基づいてクロック位相調整回路２２０２がクロックを再生する。その再生されたクロックは、位相検出回路２２０３に戻され、次のクロック位相調整のために用いられる。また、判定回路２２０１に入力されたクロックにより、図２８（ｂ）に示す波形のようなバイナリ判定がされる。しかし位相トラッキング方式では、低ジッタの復元クロックが得られるが、急激なクロック位相の変動に追従できない。
そのような場合には、クロックに含まれる高周波ジッタへの耐性が高いオーバーサンプリング方式などがある。オーバーサンプリング方式は、データレートより十分高いレートで判定を先に行い、判定結果のうち適切なタイミングで判定されているものを後から選択する（decide and pick）。オーバーサンプリングは、クロック位相を調整するための帰還回路を含まないため、クロックに高い周波数のジッタが含まれていても追従できる。

図２９（ａ）にオーバーサンプリング方式の回路を示す。判定回路（ＦＦ）２３０１、オーバーサンプリングクロック発生回路２３０２、データ選択回路２３０３から構成される。オーバーサンプリング判定回路２３０１は、データレートの約３倍〜５倍でオーバーサンプルする。クロック発生回路２３０２は、データをサンプルするために、外部などから基準クロックより生成する。その生成された信号は、オーバーサンプリング判定回路２３０１に転送される。データ選択回路２３０３では、データを選択し出力を行う。図２９（ｂ）にオーバーサンプリング方式のバイナリ判定の波形を示す。等間隔に位相シフトされた複数のクロックによりデータをサンプリングする。

また、図３０にオーバーサンプリング方式の他の従来例を示す。オーバーサンプリング判定回路２４０１、クロック発生回路２４０２、データ選択回路２４０３から構成される。クロック発生回路２４０２が、データをサンプルするため外部から基準クロックを取得しクロックを生成する。その生成された信号は、オーバーサンプリング判定回路２４０１、データ選択回路２４０３に転送される。データ選択回路２４０３では、データを選択し出力を行う。ここで、出力データのクロック周波数が入力データのクロック周波数と整数比でないと、データの重複や抜けが生じるため、後段でフロー制御が必要である。

次に、特許文献１に記載されているオーバーサンプリング方式では、特定のパターン信号を用いて、スキュー補正を行う。また、オーバーサンプリングデータのエッジについて統計的な処理を行い、最も安定性の高いエッジを選択して、そのエッジによりデータをサンプリングすることで適正なデータを再生する提案がされている。

また、特許文献２によれば、電圧制御発振器を使用せず、位相制御回路とアナログ遅延ロックループを用いる。そして、位相制御回路により比較的少数のクロックの供給を受けて、そのクロック数の状態のままで位相を制御し、位相が制御されたクロックをアナログ遅延ロックループにより位相比較に必要な相数まで展開する。その後に、位相比較器にクロックを供給する。こうすることで、ジッタ特性を向上させ、良質なクロックを生成する提案がされている。

また、特許文献３によれば、オーバーサンプリング方式のクロック再生回路のロック状態における各部の無用な動作を停止させ、消費電力の低減をする提案がされている。また、特許文献４には位相制御についての提案がされている。
特開２００４−０８８３８６号公報 特開２００１−３２０３５３号公報 特開平１１−２６１４０９号公報 特開平１０−３１３３０２号公報

しかしながら、特許文献１〜４に示すような、オーバーサンプリング方式と再生クロックおよび再生データを再生する回路では次のような問題がある。装置間信号伝送などでは内部クロック周波数と受信データのクロック周波数にわずかな差があることが多い。この場合、オーバーサンプリング方式では、受信回路から出力されるデータに周期的なデータ重複や、欠損が発生する。これに対応するには、受信回路の出力側に十分な大きさのバッファを置くと同時に、上位のプロトコルでフロー制御を行う必要がある。このようなフロー制御は通信プロトコル上必ずしも実現可能でない場合がある。

本発明は上記のような実情に鑑みてなされたものであり、オーバーサンプリングによるジッタへの高速追従性を備え、同時にフロー制御が不必要なオーバーサンプリングによるクロックおよびデータ再生回路を提供することを目的とする。

本発明の態様のひとつである受信データを受信してデータとクロックを再生するデータ再生回路において、上記受信データを第１の再生クロックに基づく、上記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、上記オーバーサンプリング判定回路が生成した上記ディジタル信号を、上記第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、上記第１の再生クロックに基づいて上記受信データとの間のタイミングずれから位相誤差を検出する位相誤差検出回路と、上記位相誤差検出回路の出力に基づいて位相を調整をするための調整信号を出力する回路を有するデータ選択回路と、上記調整信号は上記第１の再生クロックの少なくとも前の状態の第２の再生クロックの位相を調整して前記第１の再生クロックを生成する位相調整回路と、上記オーバーサンプリング判定回路と上記データ選択回路に上記第１の再生クロックを供給する回路を有するクロック発生回路と、を具備する構成とする。

好適には、上記位相誤差検出回路に、上記第１の再生クロックに基づいて上記受信データとの間のタイミングずれから周波数誤差を検出する回路を備える位相・周波数誤差検出回路と、上記位相調整回路に上記周波数誤差分の調整も行う回路を備えた周波数調整回路と、を備える構成としてもよい。

また、好適には上記周波数調整回路を、位相インターポレータにより構成し、上記位相・周波数誤差検出回路の上記調整信号に基づき上記位相インターポレータを制御する重み付け信号を生成するディジタルフィルタを設ける構成としてもよい。

本発明の態様のひとつである受信データを受信してデータとクロックを再生するデータ再生回路において、基準クロックに基づいてオーバーサンプリングするためのクロックを生成する第１のクロック発生回路と、上記受信データを第１のクロック発生回路で生成したクロックに基づき、上記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、上記オーバーサンプリング判定回路が生成した上記ディジタル信号を、上記第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、上記第１の再生クロックに基づいて上記受信データとの間のタイミングずれから位相誤差および周波数誤差を検出する位相・周波数誤差検出回路と、上記位相・周波数誤差検出回路の出力に基づいて位相調整および周波数調整をするための調整信号を出力する回路を有するデータ選択回路と、上記調整信号は上記第１の再生クロックの少なくとも前の状態の第２の再生クロックの位相調整と上記周波数誤差分の調整を反映して上記第１の再生クロックを生成する周波数調整回路と、上記オーバーサンプリング判定回路と上記データ選択回路に上記第１の再生クロックを供給する回路を有する第２のクロック発生回路と、を具備する構成とする。

好適には、上記周波数調整回路を、位相インターポレータにより構成し、上記位相・周波数誤差検出回路の上記調整信号に基づき上記位相インターポレータを制御する重み付け信号を生成するディジタルフィルタを設ける構成としてもよい。

本発明の態様のひとつである受信データを受信してデータとクロックを再生するデータ再生回路において、基準クロックに基づいてオーバーサンプリングするためのクロックを生成するクロック発生回路と、上記受信データを第１のクロック発生回路で生成したクロックに基づき、上記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、上記オーバーサンプリング判定回路が生成した上記ディジタル信号を、第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、上記第１の再生クロックを生成するための第２の再生クロックを制御する制御信号を生成する回路を有するデータ選択回路と、上記クロック発生回路から供給される上記クロックと上記制御信号により上記第２の再生クロックを選択するクロック選択回路と、上記第２の再生クロックのジッタを低減させて上記第１の再生クロックを生成するＰＬＬ回路と、を具備する構成とする。

好適には、上記ＰＬＬは、注入同期ＶＣＯを備える注入ロックＰＬＬであってもよい。
また、好適には上記ＰＬＬは、上記ＶＣＯを外部に設けられる構成としてもよい。また、上記ＶＣＯは、水晶発振回路を用いたＶＸＣＯとしてもよい。

本発明の態様のひとつである受信データを受信してデータとクロックを再生するデータ再生回路において、基準クロックに基づいてオーバーサンプリングするためのクロックを生成する判定クロック発生回路と、上記受信データを上記判定クロック発生回路で生成したサンプルクロックに基づき、上記受信データのデータレートより高い頻度でサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、上記判定クロック発生回路からの上記サンプルクロックのタイミングを調整して出力する書き込み制御回路と、上記ディジタル信号を複数のバッファに書き込む制御を、上記書き込み制御回路の出力に基づいて行う第１のセレクタ回路と、上記ディジタル信号を選択する読み出し信号により上記バッファから上記ディジタル信号を読み出す第２のセレクタ回路と、再生データを再生するための再生クロックを生成するデータ選択クロック発生回路と、上記読み出し信号を上記データ選択クロック発生回路が生成する上記再生クロックに基づいて制御する読み出し制御回路と、上記第２のセレクタ回路が選択して出力される上記ディジタル信号を、上記再生クロックに基づくタイミングで判定することにより再生データを選択し出力するデータ選択回路と、を具備する構成としてもよい。

上記構成により、位相・周波数の誤差を検出し、それを判定クロックの周波数に帰還することで入力データとサンプリングクロックの関係を整数比に保つことができる。その結果、オーバーサンプリングして得られた出力にはデータの重複や欠損は生じず、フロー制御を行う必要がない。

本発明によれば、オーバーサンプリング判定の持つ高ジッタ耐性が得られると同時に上位層でのフロー制御が不要になる。またフロー制御を可能とするためのバッファメモリも不要となりハードウェア量が少なくなる。また、位相、周波数調整のために必要な周波数・位相誤差に基づいて生成される信号は、オーバーサンプリングのための制御回路の中で容易に発生でき、コスト増加が最小限で済む。

以下図面に基づいて、本発明の実施形態について詳細を説明する。図１（ａ）、（ｂ）に本発明の原理図を示す。図１（ａ）は、オーバーサンプリング判定回路１、クロック発生回路２、データ選択回路３から構成されている。図１（ｂ）は、オーバーサンプリング判定回路１、クロック発生回路Ａ４、クロック発生回路Ｂ５、データ選択回路３から構成されている。

図１（ａ）に示す構成により、入力データとサンプリングクロックとの位相・周波数差などを検出し調整信号を生成する。その調整信号に基づき、周波数差の大きさに応じたクロック周波数を帰還する。そのクロックを利用してオーバーサンプリングを行う。

また、図１（ｂ）に示す構成により、入力データとサンプリングクロックとの位相・周波数差などを検出し調整信号とする。その調整信号に基づき、周波数差の大きさに応じたクロック周波数をデータ選択回路３に帰還する。またオーバーサンプリング判定回路１には、基準クロックを利用してクロック発生回路Ａ４からクロックを受けオーバーサンプリングを行う。

このような方式にすることで、入力データ（受信データ）とサンプリングクロックの関係を整数比に保つことができる。その結果、オーバーサンプリングして得られた出力にはデータの重複や欠損は生じず、フロー制御を行う必要がない。

なお、周波数差の検出だけでなく位相差の検出を行ってクロック位相に帰還する通常の位相同期ループをここで使うことも可能である。
なお、フロー制御の必要性は、データ選択回路からデータが出力される周波数と、入力データの周波数が整数比となっていないことから生ずる。この場合でも、データ出力の周波数と入力データの周波数が整数比となっていれば、オーバーサンプリングの周波数そのものはフロー制御の必要性とは直接関係しない。このため、図１に示したようにデータ選択回路のクロックのみを位相制御することでも目的は達せられる。

図２は本発明のジッタ耐性を示す図である。ジッタ耐性（Jitter Tolerance）は、パワーが１（ｄＢ）不利になるように入力信号に加えて、発生させる正弦波ジッタの振幅p-pとして規定される。図２は、ＳＯＮＥＴ（Synchronous Optical NETwork）の伝送速度に対する規格の動作条件下でペナルティが、追加されないことを確認することを目的としたストスレ・テストである。

ここで、同図は縦軸にジッタ振幅（ＵＩ）、横軸にジッタ周波数（Ｈｚ）を示し、ジッタはデジタル信号エッジの長時間平均位置からの動的な変位を意味し、ＵＩ（Unit Interval）単位で表される。１（ＵＩ）は １ビット周期である。入力データのジッタは、再生されたクロックのサンプリング・エッジの動的な位相誤差から発生し、再生クロックのジッタにより、タイミング調整済みデータにジッタが発生するものとする。また、ジッタ耐性は、受信側のクロック周波数と、送信データあるいはクロック周波数が、温度や回路特性によって若干の周波数変動（揺らぎ）の許容範囲である。

上記、図３０の従来例と後述する図１５に示す構成のジッタ耐性を比較した結果である。従来よりも、ＳＯＮＥＴマスクの１０倍（１ＭＨｚ〜１００ＭＨｚ）、２倍（１００ＭＨｚ〜１０ＧＨｚ）になり、高周波ジッタはオーバーサンプリングにより高いジッタ耐性がとれることがわかる。以下にさらに詳細に本発明の構成について説明をする。
（実施例１）
図３は本発明の原理図である図１（ａ）の実施例の構成図である。実施例１に示すオーバーサンプリング方式のＣＤＲ（Clock And Data Recovery）回路は、オーバーサンプリング判定回路３１、クロック発生回路３２、データ選択回路３３から構成されている。クロック発生回路３２には、位相調整回路３５が設けられている。また、データ選択回路３３には、位相誤差検出回路３４が設けられている。

位相誤差検出回路３４は、ボーティング（Voting）で得られた位相を出力する。
位相調整回路３５は、チャージポンプ（Charge pump）でＶＣＯ（Voltage Controlled Oscillator）を制御する。

ＣＤＲ回路の入力データは、例えばシリアルＮＲＺ（Non Return to Zero）データをオーバーサンプリング判定回路３１で受信する。
受信した入力データをクロック発生回路３２より転送されるクロック（第１の再生クロック）によりサンプリングされ、データ選択回路３３に渡される。データ選択回路３３では出力データを出力するとともに、位相誤差検出回路３４により位相誤差を検出し、その検出結果を出力する。位相誤差検出結果は処理され調整信号てクロック発生回路に入力され、位相調整回路３５は位相誤差検出結果に基づいてクロック（第２の再生クロック）の調整を行いクロック発生回路３２から再びオーバーサンプリング判定回路３１とデータ選択回路３３に出力される。

図４により実施例１の動作説明を行う。本例において、サンプリング判定回路４１では、データレート（４０Ｇビット／秒）の３倍の周波数で、入力データをバイナリ判定する。そのため、１０Ｇ（Ｈｚ）のトグル周波数でバイナリ判定を行う判定回路を１２個用い、１２相１０Ｇ（Ｈｚ）の多相クロックを、クロック発生回路４５からオーバーサンプリング判定回路４１（３１）に供給する。

オーバーサンプリング判定回路４１で得られた５Ｇ（Ｈｚ）の２４（ビット／秒）データは、データ選択回路３３のデマルチプレクサ４２（ＤＥＭＵＸ：De-Multiplexer）により２.５Ｇ（Ｈｚ）の４８ビット並列データに変換され、データ選択回路３３のデータ・クロック再生回路４３に入力される。データ・クロック再生回路４３には入力データとデータ・クロック再生回路４３を駆動する再生クロックの位相誤差を検出するための図３の位相誤差検出回路３４が組み込まれ、検出した位相誤差結果（誤差信号：本例では位相誤差結果はループフィルタにより変動する略直流電圧となった制御信号である）を出力する。そのＶＣＯ制御電圧はクロック発生回路４５（１０Ｇ（Ｈｚ）ＶＣＯ）に帰還される。クロック発生回路４５では、位相誤差検出結果に基づいて、位相調整された再生クロックが出力される。このとき発生する再生クロックは多相であってもよい。

再生クロックは、オーバーサンプリング判定回路４１、データ・クロック再生回路４３に入力される。また、データ・クロック再生回路４３では、図４（２）に示す出力データを再生するために、再生クロックが入力される。

次に、データ選択回路３３の例を図５に示す。データ選択回路３３は、デマルチプレクサ４２、レジスタ５１〜５１５、セレクタ５１６、シフタ５１７、位相検出器５１８、位相生成コントロール５１９、位相生成器５２０、Ｕ／Ｄ（アップ／ダウン）生成器５２１、ポインタ生成器５２２、デコード５２３、チャージポンプコントローラ５２４、チャージポンプ５２５、ループフィルタ４４から構成されている。実施例１では、レジスタ５１５とチャージポンプコントローラ５２４のＦｒＵＰ、ＦｒＤＮポートの機能は使用しない。また、チャージポンプ５２５、ループフィルタ４４は図示していない。

デマルチプレクサ４２では、オーバーサンプリング判定回路４１から入力されたデータが、図４に示したように２４Ｇ（Ｈｚ）から４８Ｇ（Ｈｚ）に変換された再生クロックとともに、２４ビット幅で５Ｇビット／秒から４８ビット幅で２．５Ｇビット／秒にデータが変換される。

データ・クロック再生回路４３のデータ再生回路は、デマルチプレクサ４２からの出力Ｓ２５（本例ではＳ２５〔４７：０〕：バス幅４８ビットで送られる信号）を、サイクル０〜４（本例では５段のパイプライン処理としている）を、レジスタ５１〜５５に再生クロックを使用して同期させている。サイクル２では、セレクタ５１６に、サイクル１のＳ２５ｃ１〔２：０〕とサイクル３のレジスタ５１３にあるＳ２５ｃ３〔４７：４５〕とサイクル２のＳ２５ｃ２〔４７：０〕を入力し、後述する位相生成器５２０のサイクル２におけるＰｏｉｎｔｅｒ＿ｌ〔７：０，２：０〕データに基づいて、３２ビット幅のデータｃｔｒｃ２〔３１：０〕を作成する。

また、サイクル４では、ｃｔｒｃ４〔３１：０〕と後述するデコード５２３の出力するＰｏｉｎｔｅｒ＿ｍ〔７：０，２：０〕に基づいて、１６ビット幅のデータを出力する（ｄｏｕｔ〔１５：０〕）。

また、クロック再生回路は、サイクル０のときに、デマルチプレクサ４２の出力Ｓ２５〔４７：０〕とサイクル１のレジスタ５１の出力Ｓ２５ｃ１〔４７：０〕を位相検出器５１８に入力する。図６に位相検出器５１８の例を示す。図６は位相誤差検出をエッジ検出回路で行う場合の例である。Ｓ２５〔４７：０〕に対応するように、６ビット幅ごとにＸＯＲ回路６１〜６８を設ける。例えば、前のサイクルの４７ビットと現在の０ビットから４ビットまでをＸＯＲ回路６１で処理し、５ビットから１１ビットまでをＸＯＲ回路６２で処理し、１２ビットから１６ビットまでをＸＯＲ回路６３で処理し、１７ビットから２３ビットまでをＸＯＲ回路６４で処理し、２４ビットから２８ビットまでをＸＯＲ回路６５で処理し、２９ビットから３５ビットまでをＸＯＲ回路６６で処理し、３６ビットから４０ビットまでをＸＯＲ回路６７で処理し、４１ビットから４７ビットまでをＸＯＲ回路６８で処理する。このように４８ビット分に含まれるエッジ（データの変化点）を検出する。

図６（ｂ）は、ＸＯＲ回路の内部構成を示した図である。入力として７ビット分の入力ポート、ｉｎ〔０〕〜ｉｎ〔６〕を設ける。ＥＸ−ＯＲ６９〜６１４にサンプルデータを入力する。サンプルデータを比較し違いを検出する。その結果をＡｄｄ６１５〜６１７に入力する。Ａｄｄ６１５にはＥＸ−ＯＲ６９と６１２を、Ａｄｄ６１６にはＥＸ−ＯＲ６１０と６１３を、Ａｄｄ６１７にはＥＸ−ＯＲ６１１と６１４の出力を入力する。Ａｄｄ６１５〜６１７ではそれぞれのＥＸ−ＯＲの出力同士を加え合い出力する（Ａｄｄは論理和とする）。

Ｃｏｍｐ６１８ではＡｄｄ６１５の出力ｖｏｔｃ〔１〕とＡｄｄ６１６の出力ｖｏｔｃ〔２〕を比較し、ｖｏｔｃ〔１〕＞ｖｏｔｃ〔２〕であれば出力をハイにする。Ｃｏｍｐ６１９ではＡｄｄ６１６の出力ｖｏｔｃ〔２〕とＡｄｄ６１７の出力ｖｏｔｃ〔０〕を比較し、ｖｏｔｃ〔２〕＞ｖｏｔｃ〔０〕であれば出力をハイにする。Ｃｏｍｐ６２０ではＡｄｄ６１７の出力ｖｏｔｃ〔０〕とＡｄｄ６１５の出力ｖｏｔｃ〔１〕を比較し、ｖｏｔｃ〔０〕＞ｖｏｔｃ〔１〕であれば出力をハイにする。その結果をＡＮＤ６２１〜６２３に入力する。

ＡＮＤ６２１にはＣｏｍｐ６１８と反転したＣｏｍｐ６２０の出力を入力し、Ｐｈａｓｅ〔１〕として出力する。ＡＮＤ６２２にはＣｏｍｐ６１９と反転したＣｏｍｐ６２１の出力を入力し、Ｐｈａｓｅ〔２〕として出力する。ＡＮＤ６２３にはＣｏｍｐ６２０と反転したＣｏｍｐ６１９の出力を入力し、Ｐｈａｓｅ〔３〕として出力する。各ＸＯＲ回路の結果を、サイクル０内に位相生成コントロール５１９とレジスタ５６に転送し、サイクル１で位相生成器５２０に転送をする。Ｐｈａｓｅ信号（Ｐｈａｓｅ〔０,２：０〕〜ｐｈａｓｅ〔７，２：０〕）の、各Ｐｈａｓｅ〔０〕、〔１〕、〔２〕のうちの１つが、図６（ａ）に示すアイパターンの中央をサンプルした出力を示している。

位相生成コントロール５１９は、サイクル１でＰｈａｓｅ信号（ｐｈａｓｅ〔７：０,２：０〕）に基づいて位相生成器５２０の制御信号を生成し、レジスタ５７に転送する。
次に、サイクル１では、レジスタ５６の出力であるＰｈａｓｅ信号と、サイクル２のレジスタ５８の出力である位相生成器５２０の出力Ｐｏｉｎｔｅｒ＿ｌ〔７,２：０〕信号に基づき、位相生成器５２０で、Ｐｏｉｎｔｅｒ＿ｌ信号（Ｐｏｉｎｔｅｒ＿ｌ〔７：０，２：０〕）を生成する。

図７に位相生成器５２０の例を示す。位相生成器５２０には、４つのブロックがあり、ブロック７０１には、ｐｈａｓｅ〔０，２：０〕、ｐｈａｓｅ〔１，２：０〕、１つ前のサイクルのＰｏｉｎｔｅｒ＿ｌ〔７，２：０〕、位相生成コントーロール５１９の出力ＰＧｃｏｎｔ〔０，３：０〕が入力される。そして、ＰＧｃｏｎｔ〔０〕＝１であれば、１つ前のサイクルのＰｏｉｎｔｅｒ＿ｌ〔７，２：０〕をＰｏｉｎｔｅｒ＿ｌ〔０，２：０〕に出力する。ＰＧｃｏｎｔ〔０、３：０〕のうちＰＧｃｏｎｔ〔０，１〕、ＰＧｃｏｎｔ〔０，２〕、ＰＧｃｏｎｔ〔０，３〕が１００であれば、１つ前のサイクルのＰｏｉｎｔｅｒ＿ｌ〔７，２：０〕を選択しＰｏｉｎｔｅｒ＿ｌ〔１，２：０〕に出力する。また、０１０であればｐｈａｓｅ〔０,２：０〕選択し、００１〔１，２：０〕であればｐｈａｓｅ〔１,２：０〕選択しＰｏｉｎｔｅｒ＿ｌ〔１，２：０〕に出力する。

ブロック７０２にはｐｈａｓｅ〔２，２：０〕、ｐｈａｓｅ〔３，２：０〕、ブロック７０１の出力Ｐｏｉｎｔｅｒ＿ｌ〔１，２：０〕、位相生成コントーロール５１９の出力ＰＧｃｏｎｔ〔１，３：０〕が入力される。ブロック７０１に示した論理でＰｏｉｎｔｅｒ＿ｌ〔２，２：０〕、Ｐｏｉｎｔｅｒ＿ｌ〔３，２：０〕が出力される。

ブロック７０３にはｐｈａｓｅ〔４，２：０〕、ｐｈａｓｅ〔５，２：０〕、ブロック７０１の出力Ｐｏｉｎｔｅｒ＿ｌ〔３，２：０〕、位相生成コントーロール５１９の出力ＰＧｃｏｎｔ〔２，３：０〕が入力される。ブロック７０１に示した論理でＰｏｉｎｔｅｒ＿ｌ〔４，２：０〕、Ｐｏｉｎｔｅｒ＿ｌ〔５，２：０〕が出力される。

ブロック７０４にはｐｈａｓｅ〔６，２：０〕、ｐｈａｓｅ〔７，２：０〕、ブロック７０１の出力Ｐｏｉｎｔｅｒ＿ｌ〔５，２：０〕、位相生成コントーロール５１９の出力ＰＧｃｏｎｔ〔３，３：０〕が入力される。ブロック７０１に示した論理でＰｏｉｎｔｅｒ＿ｌ〔６，２：０〕、Ｐｏｉｎｔｅｒ＿ｌ〔７，２：０〕が出力される。

位相生成コントロール５１９では、図８に示すように演算される。ｐｈａｓｅ〔０,２：０〕と〔１，２：０〕、ｐｈａｓｅ〔２,２：０〕と〔３，２：０〕、ｐｈａｓｅ〔４,２：０〕と〔５，２：０〕、ｐｈａｓｅ〔６,２：０〕と〔７，２：０〕のようにペアになり、各ブロック８１〜８４に入力される。

例えば、ブロック８０１について示すと、ｐｈａｓｅ〔２ｉ，０〕、ｐｈａｓｅ〔２ｉ，１〕、ｐｈａｓｅ〔２ｉ，２〕、ｐｈａｓｅ〔２ｉ＋１，０〕、ｐｈａｓｅ〔２ｉ＋１，１〕、ｐｈａｓｅ〔２ｉ＋１，２〕が入力される（ｉ＝０〜３）。ｐｈａｓｅ〔２ｉ，０〕、ｐｈａｓｅ〔２ｉ，１〕、ｐｈａｓｅ〔２ｉ，２〕のＮＯＲした出力をＰＧｃｏｎｔ〔ｉ，０〕とする。ｐｈａｓｅ〔２ｉ＋１，０〕、ｐｈａｓｅ〔２ｉ＋１，１〕、ｐｈａｓｅ〔２ｉ＋１，２〕のＮＯＲしその後反転した出力をＰＧｃｏｎｔ〔ｉ，３〕とする。

ＰＧｃｏｎｔ〔ｉ，２〕は、ＰＧｃｏｎｔ〔ｉ，０〕とＰＧｃｏｎｔ〔ｉ，３〕の反転前をＡＮＤして求める。ＰＧｃｏｎｔ〔ｉ，２〕は、ＰＧｃｏｎｔ〔ｉ，０〕の反転とＰＧｃｏｎｔ〔ｉ，３〕の反転前をＡＮＤして求める。このようにブロック８０２〜８０４までにおいても演算をし求める。

Ｐｏｉｎｔｅｒ＿ｌ〔７：０，２：０〕とサイクル３のレジスタ５１０のＰｏｉｎｔｅｒ＿ｌｃ３〔７，２：０〕をＵ／Ｄ生成器５２１とレジスタ５１０に入力する。また、Ｐｏｉｎｔｅｒ＿ｌ〔０，０〕、〔０，２〕をレジスタ５１１に入力する。

Ｕ／Ｄ生成器５２１は、図９のブロック９０１に示す回路とブロック９０３に示す回路によりｕ〔０〕〜〔７〕，ｄ〔０〕〜〔７〕，ｋ〔０〕〜〔７〕を求める。例えば、Ｐｏｉｎｔｅｒ＿ｌ〔０，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔０，０〕とＰｏｉｎｔｅｒ＿ｌ〔７，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔７，０〕をブロック９０１に入力すると２つのＡＮＤ回路の接続が示す論理によりｕ、ｄが出力される。各ブロックでＰｏｉｎｔｅｒ＿ｌ〔０，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔０，０〕とＰｏｉｎｔｅｒ＿ｌ〔１，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔１，０〕を入力し出力を求める。各ブロックでＰｏｉｎｔｅｒ＿ｌ〔１，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔２，０〕とＰｏｉｎｔｅｒ＿ｌ〔２，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔２，０〕を入力し出力を求める。各ブロックでＰｏｉｎｔｅｒ＿ｌ〔２，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔２，０〕とＰｏｉｎｔｅｒ＿ｌ〔３，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔３，０〕を入力し出力を求める。各ブロックでＰｏｉｎｔｅｒ＿ｌ〔３，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔３，０〕とＰｏｉｎｔｅｒ＿ｌ〔４，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔４，０〕を入力し出力を求める。各ブロックでＰｏｉｎｔｅｒ＿ｌ〔４，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔４，０〕とＰｏｉｎｔｅｒ＿ｌ〔５，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔５，０〕を入力し出力を求める。各ブロックでＰｏｉｎｔｅｒ＿ｌ〔５，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔５，０〕とＰｏｉｎｔｅｒ＿ｌ〔６，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔６，０〕を入力し出力を求める。各ブロックでＰｏｉｎｔｅｒ＿ｌ〔６，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔６，０〕とＰｏｉｎｔｅｒ＿ｌ〔７，２〕、Ｐｏｉｎｔｅｒ＿ｌ〔７，０〕を入力し出力を求める。

次に、ｉｎ〔０〕〜ｉｎ〔７〕のデータ（ｕとｄから構成されている）をブロック９０３に入力する。このブロック９０３は、ｉｎ〔０〕からｉｎ〔１〕において、ｕがｄより大きければｕｐとする。ｄがｕより大きければｄｏｗｎとする。ｕとｄが等しければ現在の状態を保持する。例えば、ｏｕｔ〔０〕が、ｕｐならｕ〔０〕を有効にする。ｄｏｗｎならｄ〔０〕を有効にする。現状維持ならｋ〔０〕を有効にする。

このように全てのブロックについて処理をし、図９に示すようにｕ〔０〕〜ｕ〔７〕、ｄ〔０〕〜ｄ〔７〕、ｋ〔０〕〜ｋ〔７〕を決めていく。そして、Ｕ／Ｄ生成器５２１の出力ｕ，ｄ，ｋをレジスタ５９に入力する。ｏｕｔ〔０〕〜ｏｕｔ〔７〕はｕ〔０〕，ｋ〔０〕，ｄ〔０〕〜ｕ〔７〕，ｋ〔７〕，ｄ〔７〕
図１０は、Ｐｏｉｎｔｅｒコードと選択するサンプルとの関係を示す図である。Ｐｏｉｎｔｅｒ＿ｌ信号が、２→１→０→２の方向に変化するときは、図１０ではポインタの示す矢印は、ｕｐ（上側）に動くことにより現在の位置を示す。Ｐｏｉｎｔｅｒ＿ｌ信号が反対に動くときは、ｄｏｗｎ（下側）に変位する。また、Ｐｏｉｎｔｅｒ＿ｍ〔０〕＝１、Ｐｏｉｎｔｅｒ＿ｍ〔１〕＝Ｐｏｉｎｔｅｒ＿ｍ〔２〕＝０のとき、Ｐｏｉｎｔｅｒ＿ｍ＝０になり、Ｐｏｉｎｔｅｒ＿ｍ〔１〕＝１、Ｐｏｉｎｔｅｒ＿ｍ〔０〕＝Ｐｏｉｎｔｅｒ＿ｍ〔２〕＝０のとき、Ｐｏｉｎｔｅｒ＿ｍ＝１になり、Ｐｏｉｎｔｅｒ＿ｍ〔２〕＝１、Ｐｏｉｎｔｅｒ＿ｍ〔０〕＝Ｐｏｉｎｔｅｒ＿ｍ〔１〕＝０のとき、Ｐｏｉｎｔｅｒ＿ｍ＝２になる。

図１１に示すポインタ生成器５２２のｕｐ／ｄｏｗｎシフタ１１０６によりＰｏｉｎｔｅｒ＿ｍ信号を生成する。位相検出器５１８のように、シフタ１１０６がカスケード接続されている。このシフタ１１０６は、図９に示した８つのｕ〔０〕,ｄ〔０〕,ｋ〔０〕〜ｕ〔７〕,ｄ〔７〕,ｋ〔７〕信号により駆動される。ｕ、ｄ、ｋ信号は、上記説明したＵ／Ｄ生成器５２１により生成される。Ｕ／Ｄ生成器５２１は、シンプルな論理回路により構成され、Ｐｏｉｎｔｅｒ＿ｌ信号と１サンプル前のＰｏｉｎｔｅｒ＿ｌ信号を比較する、もしその結果ｕが有効であれば再生クロック（ＶＣＯのクロック出力）の周波数を上げなければならない。ｄが有効であれば再生クロック（ＶＣＯのクロック出力）の周波数を下げなければならない。ｋであれば現状を維持する。

なお、Ｕ／Ｄ生成器５２１では、Ｐｏｉｎｔｅｒ＿ｌ〔０〕とＰｏｉｎｔｅｒ＿ｌ〔２〕の間の変化を監視する。隣接する２ＵＩ周期において同じ方向０から２への変化はしないので、ｕ，ｄ，ｋは生成される。Ｐｏｉｎｔｅｒ＿ｍ（図１０ｕｐｐｅｒ ｃｏｄｅ（ｍ））は、シフタ１１０６によって３つの位置（０，１，２）から１つを選択する（選択した０、１、２は、例えば２ビットで表示する）。図１１のｑ０とｑ１は、図１２に示す２：３デコーダ５２３に入力して、同図に示す論理回路１２０１により変換される。そして、Ｐｏｉｎｔｅｒ＿ｍ〔０〕、Ｐｏｉｎｔｅｒ＿ｍ〔１〕、Ｐｏｉｎｔｅｒ＿ｍ〔２〕を生成する。ここで、ｑ０＝０、ｑ１＝１のときは禁止とする。

次に、ｑ０とｑ１の入力と出力の変移について図１３（ａ）、（ｂ）に示す。図１３（ａ）はｑ０とｑ１の遷移状態を示した図で、（ｂ）に示す表のように遷移する。ここで、（ａ）の矢印の始まりは、（ｂ）のｏｕｔ＿ｑ０、ｏｕｔ＿ｑ１か入力を示している。図１３（ｃ）に実際の回路を示す。このように構成することにより実現可能である。

後述するが、ポインタ生成器５２２には、ＶＣＯ４５のクロックとデータクロックとのサイクルスリップを検出する回路が含まれている。図１１のＦＤ１１０５に示す回路は、周波数を検出する回路である。

また、サイクル３で、ポインタ生成器５２２に、レジスタ５９の出力とレジスタ５１２のｑ０〔７〕、ｑ１〔７〕を入力し、出力をレジスタ５１２に入力する。
サイクル４では、レジスタ５１２のデータをデコード５２３に入力してＰｏｉｎｔｅｒ＿ｍ〔７：０，２：０〕を生成し、チャージポンプコントローラ５２４に、レジスタ５１４のＰｏｉｎｔｅｒ＿ｌ〔０，０〕、〔０，２〕とともに入力する。

図１４はチャージポンプコントローラ５２４、チャージポンプ５２５、ループフィルタ４４を示す図である。チャージポンプコントローラ５２４には、電流源８１、８２が切替え可能に接続され、チャージポンプの安定化のゼロのための抵抗８３と容量素子（コンデンサ）８４の直列回路と、容量素子８５と接続されている（ループフィルタを含む）。
チャージポンプコントローラ５２４は、例えば、ＡＮＤ８６、８８とＯＲ８７、８９から構成されている。Ｐｏｉｎｔｅｒ＿ｌ〔０，０〕とＰｏｉｎｔｅｒ＿ｍ〔０，１〕はＡＮＤ８６に接続され、Ｐｏｉｎｔｅｒ＿ｌ〔０，２〕とＰｏｉｎｔｅｒ＿ｍ〔０，１〕はＡＮＤ８８に接続される。ＯＲ８７にはＡＮＤ８６の出力とＰｏｉｎｔｅｒ＿ｍ〔０，０〕が入力されＵＰポートから出力される。ＯＲ８９にはＡＮＤ８８の出力とＰｏｉｎｔｅｒ＿ｍ〔０，２〕が入力されＤＮポートから出力される。
その出力論理により電流源を切替制御し、ＵＰ＝１でＤＮ＝０であれば、ＵＰがハイの期間、容量素子に電流源８１から電荷が流れ込み、直流電圧利得が発生する。ＵＰ＝０でＤＮ＝１であれば、ＤＮがハイの期間、容量素子から電流源８２により電荷が放出される。ＵＰ＝０でＤＮ＝０であれば、位相差なしで出力は一定になるよう、ＶＣＯ制御電圧を出力する。
（実施例２）
図１５に示す実施例２のオーバーサンプリング方式のＣＤＲ回路は、オーバーサンプリング判定回路９１（３１と同じでもよい）、クロック発生回路９２、データ選択回路９３から構成されている。クロック発生回路９２には、周波数調整回路９５が設けられている。データ選択回路９３には、位相・周波数誤差検出回路９４が設けられている。

位相・周波数誤差検出回路９４は、位相スリップを検出することで周波数誤差も出力する。
本実施例が実施例１と異なるのは、データ選択回路９３の中に組み込まれた位相誤差検出回路にさらに周波数誤差検出回路が組み込まれた位相・周波数誤差検出回路９４を設けていることである。周波数誤差の検出は入力データとデータ選択回路９３の駆動クロック（再生クロック）との間の位相スリップを論理回路で検出し、位相スリップの頻度に比例した誤差信号を発生することによる。位相・周波数検出誤差回路９４の出力でそれぞれチャージポンプを駆動し、その出力の和でＶＣＯを駆動する。この実施例によれば、電源投入後のＰＬＬ（Phase Locked Loop）の立ち上がりにおいて、周波数誤差信号を使ってＰＬＬの周波数引き込みを開始することができるため、基準クロックを外部から供給しなくてよい。

また、２つのチャージポンプを並列に接続して生成した信号により、周波数調整回路９５のＶＣＯを制御する。
受信した入力データは、クロック発生回路９２から転送された再生クロックによりサンプリングされ、データ選択回路９３に渡される。データ選択回路９３では出力データを出力するとともに、位相・周波数誤差検出回路９４により周波数誤差も検出する。周波数誤差を検出した結果に基づいて生成された調整信号は、クロック発生回路９２に入力される。その後、周波数調整回路９５は周波数検出結果に基づいてクロックの調整を行い、再生クロックを再びオーバーサンプリング判定回路９１とデータ選択回路９３に入力する。

図１６により実施例２の動作説明を行う。本例において、サンプリング判定回路１０１では、データレート（４０Ｇビット／秒）の３倍の周波数で入力データをバイナリ判定する。そのため、１０Ｇ（Ｈｚ）のトグル周波数でバイナリ判定を行う判定回路を１２個用い、１２相１０Ｇ（Ｈｚ）の多相クロックを、クロック発生回路１０５からオーバーサンプリング判定回路１０１に供給する。

オーバーサンプリング判定回路１０１で得られた５Ｇ（Ｈｚ）の２４（ビット／秒）データは、データ選択回路９３のデマルチプレクサ１０２により２.５Ｇ（Ｈｚ）の４８ビット並列データに変換され、データ選択回路９３のデータ・クロック再生回路１０３に入力される。データ・クロック再生回路１０３には入力データとデータ・クロック再生回路１０３を駆動する再生クロックの周波数誤差を検出するための仕組み（図１５の位相・周波数誤差検出回路９４）が組み込まれ、検出した周波数誤差結果（誤差信号：本例では周波数誤差情報を含む制御信号である）を出力する。ループフィルタ１０４により、ＶＣＯ制御電圧（図１６（１）（２）に示す周波数調整のための調整信号と位相調整のための調整信号）を生成する。

そのＶＣＯ制御電圧はクロック発生回路１０５（１０Ｇ（Ｈｚ）ＶＣＯ）に帰還される。クロック発生回路１０５では、周波数誤差検出結果に基づいて、周波数調整された再生クロックが出力される。再生クロックは、オーバーサンプリング判定回路１０１、データ選択回路１０３に入力される。また、データ選択回路１０３では、図１５の（３）に示す出力データなどを再生するために、再生クロックが入力され、（３）出力データを生成し出力される。

次に、データ選択回路９３は、図５に示す構成により実現することが可能である。データ選択回路３３は、デマルチプレクサ４２、レジスタ５１〜５１５、セレクタ５１６、シフタ５１７、位相検出器５１８、位相生成コントロール５１９、位相生成器５２０、Ｕ／Ｄ（アップ／ダウン）生成器５２１、ポインタ生成器５２２、デコード５２３、チャージポンプコントローラ５２４、チャージポンプ５２５、ループフィルタ４４から構成されている。

デマルチプレクサ４２では、オーバーサンプリング判定回路４１から入力されたデータが、図１６に示したように２４Ｇ（Ｈｚ）から４８Ｇ（Ｈｚ）に変換された再生クロックとともに、２４ビット幅で５Ｇビット／秒から４８ビット幅で２．５Ｇビット／秒にデータが変換される。

データ・クロック再生回路１０３のデータ再生回路は、実施例１に示したように、デマルチプレクサ１０２からの出力Ｓ２５（本例ではＳ２５〔４７：０〕：バス幅４８ビットで送られる信号）を、サイクル０〜４（本例では５段のパイプライン処理としている）を、レジスタ５１〜５５に再生クロックを使用して同期させている。サイクル２では、セレクタ５１６に、サイクル１のＳ２５ｃ１〔２：０〕とサイクル３のレジスタ５１３にあるＳ２５ｃ３〔４７：４５〕とサイクル２のＳ２５ｃ２〔４７：０〕を入力し、位相生成器５２０のサイクル２におけるデータに基づいて、３２ビット幅のデータｃｔｒｅ２〔３１：０〕を作成する。

また、サイクル４では、ｃｔｒｅ４〔３１：０〕とデコード５２３の出力コードに基づいて、出力データの有効なビット幅になるようにシフトし、１６ビット幅のデータを出力する（ｄｏｕｔ〔１５：０〕）。

また、クロック再生回路も、実施例１と同じであるが、サイクル０のときに、デマルチプレクサ４２の出力Ｓ２５〔４７：０〕とサイクル１のレジスタ５１の出力Ｓ２５ｃ１〔４７：０〕を位相検出器５１８に入力する。

位相検出器５１８は、サイクル０内に位相生成コントロール５１９に転送し、サイクル１で位相生成器５２０に転送をする。
サイクル１でＰｈａｓｅ信号とサイクル２のＰｏｉｎｔｅｒ＿ｌ〔７,２：０〕信号に基づき、位相生成器５２０で、Ｐｏｉｎｔｅｒ＿ｌ信号を生成する。サイクル２では、位相生成器５２０の出力Ｐｏｉｎｔｅｒ＿ｌ〔７：０，２：０〕とサイクル３のレジスタ５１０のＰｏｉｎｔｅｒ＿ｌｅ３〔７，２：０〕をＵ／Ｄ生成器５２１に入力する。また、Ｐｏｉｎｔｅｒ＿ｌ〔０，０〕、〔０，２〕をレジスタ５１１に入力する。

Ｕ／Ｄ生成器５２１で生成した信号とレジスタ５１２のｑ０〔７〕、ｑ１〔７〕を、サイクル３のポインタ生成器５２２に入力し、出力をレジスタ５１２に入力する。サイクル４では、レジスタ５１２のデータをデコード５２３に入力し、Ｐｏｉｎｔｅｒ＿ｍ〔７：０，２：０〕を生成し、チャージポンプコントローラ５２４に、レジスタ５１４のＰｏｉｎｔｅｒ＿ｌ〔０，０〕、〔０，２〕とともに入力する。実施例２にけるポイント生成について説明する。図１７（ａ）はＰｏｉｎｔｅｒコードと選択したサンプルとの関係を示す表であり、（ａ）は実施例１の図１０で説明したように動作する。

図１７（ｂ）は周波数検出について示した図である。実施例１では周波数誤差による制御をしなかったが、本例では周波数誤差による制御も同時に行う。この場合の、ポインタ生成器５２２は図１７（ｂ）に示す遷移により制御される。まず、ｑ０＝０のときに、Ｕ／Ｄ生成器５２１からｕｐの指示（ｕ信号）を受信するか、（ａ）の表のｌｏｗｅｒ ｃｏｄｅ（ｌ）側のをオーバーフロー（０以上）になってしまったときに、ＦＤ（ブロック）１１０５はｆｕ信号を有効にする。また、ｑ１＝１で、アンダーフローしたときに、ｄｏｗｎの指示（ｄ信号）を受信したときは、ＦＤ１１０５のｆｄ信号を有効にする。ｋの説明は省略する。本例ではｆｕとｆｄは８ビットとしている。

その後、ｆｕ（Frequency up）、ｆｄ（Frequency down）の信号をレジスタ５１５に入力し、サイクル４のときにチャージポンプコントローラ５２４に入力する。
ＶＣＯ周波数が、データのボー周波数より小さいとき、２→１→０のようにｌｏｗｅｒ ｃｏｄｅ（ｌ）が変移しオーバーフローが繰り返される場合について説明する。Ｐｏｉｎｔｅｒ＿ｌ〔２：０〕は２（＝１００）から０（＝００１）に変化して、再びｑ０＝０、ｑ１＝０に戻る。従って、この変移から抜け出すまでオーバーフローは起きない。次に、ｑ０＝０、ｑ１＝０からｑ０＝１、ｑ１＝０に変移してもｆｄ信号は発生しない。ｆｄ信号はｑ０＝１、ｑ１＝１でアンダーフローした場合に発生す。チャージポンプは、オーバーフローまたはアンダーフローがないときに、ＶＣＯクロックとデータとの間の位相差に比例したチャージを行う。

上記説明したように、ＣＤＲ回路の位相調整範囲を最大にするために、最初のポインターの位置は中央（ｑ０＝１、ｑ１＝０のｌｏｗｅｒ ｃｏｄｅ（ｌ）＝１）にする。位相検出器５１８は中央からの位相偏差を検出する。もに、ｐｈａｓｅ〔０〕が検出されればＶＣＯの出力周波数は高くする。ｐｈａｓｅ〔２〕が検出されればＶＣＯの出力周波数は低くなる。

Ｐｏｉｎｔｅｒ＿ｍ〔０，１〕＝１のときに、Ｐｏｉｎｔｅｒ＿ｌ〔０，０〕がｕｐ信号を生成するときに使用する。そして、Ｐｏｉｎｔｅｒ＿ｍ〔０，１〕＝１のときに、Ｐｏｉｎｔｅｒ＿ｌ〔０，２〕がｄｏｗｎ信号を生成するときに使用する。Ｐｏｉｎｔｅｒ＿ｍ〔０，０〕＝１のときにｕｐ信号を制御する。また、ｄｏｗｎ信号は、ｑ０＝１、ｑ１＝１またはＰｏｉｎｔｅｒ＿ｍ〔０，２〕＝１であれば有効にする。

図１８はチャージポンプコントローラ５２４とチャージポンプ５２５を示す図である。チャージポンプコントローラ５２４は、実施例２の場合、位相検出用のチャージポンプコントローラ１２１と周波数検出用のチャージポンプコントローラ１２４を設けている、位相検出用のチャージポンプコントローラ１２１には電流源１２２、１２３が切替え可能に接続されている。周波数検出用のチャージポンプコントローラ１２４には電流源１２５、１２６が切替え可能に接続されている。チャージポンプも２５２も位相検出用と周波数検出用がある。

チャージポンプコントローラ１２１は、ＡＮＤ１２７、１２９とＯＲ１２８、１２１０から構成されている。Ｐｏｉｎｔｅｒ＿ｌ〔０，０〕とＰｏｉｎｔｅｒ＿ｍ〔０，１〕はＡＮＤ１２７に接続され、Ｐｏｉｎｔｅｒ＿ｌ〔０，２〕とＰｏｉｎｔｅｒ＿ｍ〔０，１〕はＡＮＤ１２９に接続される。ＯＲ１２８にはＡＮＤ１２７の出力とＰｏｉｎｔｅｒ＿ｍ〔０，０〕が入力されＵＰポートから出力される。ＯＲ１２１０にはＡＮＤ１２９の出力とＰｏｉｎｔｅｒ＿ｍ〔０，２〕が入力されＤＮポートから出力される。

チャージポンプコントローラ１２４は、ＯＲ１２１１、１２１２から構成されている。レジスタ５１５からＦｕ、ＦｄをＯＲ１２１１、１２１２に入力し、ＦｒＵＰポートとＦｒＤＮポートから出力される。

チャージポンプコントローラ１２１には、電流源１２２、１２３が切替え可能に接続され、チャージポンプコントローラ１２４には、電流源１２５、１２６が切替え可能に接続され、その位相検出側の出力と周波数検出側の出力の電流源を切替制御している。そして接続のあとチャージポンプの安定化のための抵抗と容量素子（コンデンサ）の直列回路と、容量素子と接続（ループフィルタ４４の機能を含む）しＶＣＯ制御電圧を出力する。
（実施例３）
図１９は実施例３の構成を示す図である。実施例３ではクロック発生回路の位相調整手段がＶＣＯの制御電圧を調整することでなく、位相インターポレータを用いているところが実施例１、２と異なっている。

位相インターポレータは発振回路で位相調整を行うのではなく、多相の基準クロックの合成により位相を発生する。位相インターポレータはディジタルコードを位相に変換する回路であるため、位相誤差信号はディジタルフィルタを通して位相インターポレータに帰還される。ＶＣＯを用いないため、多チャネルのレシーバを作りやすくできる。

実施例３に示すオーバーサンプリングのＣＤＲ回路は、オーバーサンプリング判定回路１３１（９１と同じでもよい）、クロック発生回路１３２、データ選択回路１３３（９３と同じでもよい）、ディジタルフィルタ１３６から構成されている。クロック発生回路１３２には、周波数調整回路１３５が設けられている。データ選択回路１３３には、位相・周波数誤差検出回路１３４が設けられている。位相・周波数誤差検出回路１３４は、位相スリップを検出することで周波数誤差を出力する。

受信した入力データをクロック発生回路１３２から転送された再生クロックによりサンプリングされ、サンプリングされた入力データがデータ選択回路１３３に渡される。データ選択回路１３３では出力データを出力するとともに、位相・周波数誤差検出回路１３４により位相誤差と周波数誤差を検出する。これらの誤差を検出した結果に基づいて生成された信号は、ディジタルフィルタによりクロック発生回路１３２に入力される。その後、周波数調整回路１３５は周波数検出結果に基づいてクロックの調整を行い、再生クロックを再びオーバーサンプリング判定回路１３１とデータ選択回路１３３に入力する。

図２０は位相インターポレータを示す図である。位相インターポレータは、例えば、３つ以上の入力位相（３つ以上の位相の異なる入力信号）を選択回路を経ることなく直接位相合成回路に供給して、重み付き和を生成するようになっている。すなわち、位相が９０度ずれた４つの入力位相θ０、θ１、θ２、θ３を使用し、１４１〜１４４に示す回路により各入力位相に対してそれぞれ重みＷ０、Ｗ１、Ｗ２、Ｗ３を与える。

Ｗ０〜Ｗ３の重みは、電流ディジタル／アナログ変換回路１４１２を、デジタルフィルタ１３６の出力信号により制御することで、重み付けを変化させる。さらに、１４１〜１４４の回路で生成された重み付き入力位相（重み付き位相：ｗ０・θ０，Ｗ１・θ１，Ｗ２・θ２，Ｗ３・θ３）の和を取って出力（位相合成された信号、Ｗ０・θ０＋Ｗ１・θ１＋Ｗ２・θ２＋Ｗ３・θ３）する。このときに、コモンモードを合わせる回路１４１０を設け、コンパレータ１４１１から出力を得るようにしてもよい。

これにより、入力位相の切り替えに伴う位相の飛び（ジャンプ）や誤差が入り込まないようにして高精度なタイミング信号を発生させることができる。なお、３つ以上の入力位相を持つため、入力位相の切り替えなしに重みの制御だけで０〜３６０度の出力位相範囲をカバーすることができる。また、シングルエンドのクロックでも差動のクロックでも実施可能である。

次に、ディジタルフィルタ１３６は、図２１に示すように、位相・周波数誤差検出回路１３４の出力データに、係数１５１（ｇ１）、係数１５２（ｇ２）を乗算する。ｇ１が乗算された信号は加算器１５３により積算器１５４の出力と加算され、積算器１５４に入力される。またｇ２が乗算されたデータは積算器１５７の出力と加算器１５６により加算され、積算器１５７に入力される。このように構成することで位相インターポレータ１３５の重みＷ０〜Ｗ４の制御を行う。

ここで、図示しないがディジタルフィルタ１３６への入力は、位相・周波数誤差検出回路１３４の出力をアップしているときは＋１（図１０に示すｕｐｐｅｒ＿ｃｏｄｅ（ｍ）＝１でｌｏｗｅｒ ｃｏｄｅ（ｌ）＝０以上の場合に＋１を出力する）とし、ダウンしているときは−１（図１０に示すｕｐｐｅｒ＿ｃｏｄｅ（ｍ）＝１でｌｏｗｅｒ ｃｏｄｅ（ｌ）＝２以下の場合に−１を出力する）を入力するようにする。現状維持のときは、図１０に示すｕｐｐｅｒ＿ｃｏｄｅ（ｍ）＝１でｌｏｗｅｒ ｃｏｄｅ（ｌ）＝１のときである。また、ディジタルフィルタへの出力はＤＡＣ１４１２を制御するためにコードを変換して転送される。
（実施例４）
図２２に実施例４の構成図を示す。実施例４に示すオーバーサンプリングのＣＤＲ回路は、オーバーサンプリング判定回路１６１（３１と同じでもよい）、クロック発生回路１＿１６２、データ選択回路１６３（９３と同じでもよい）、クロック発生回路２＿１６４（９２と同じでもよい）から構成されている。クロック発生回路２＿１６４には、周波数調整回路１６６が設けられている。データ選択回路１６３には、位相・周波数誤差検出回路１６５が設けられている。

位相・周波数誤差検出回路１６５は、実施例２と同様に位相スリップを検出することで周波数誤差を出力する。また、位相検出用、周波数検出用の２つのチャージポンプを並列に接続した出力により、周波数調整回路１６６も、ＶＣＯを制御する。

受信した入力データをクロック発生回路１＿１６２から転送された基準クロックを元にして生成されたクロックによりサンプリングされる。サンプリングされた入力データがデータ選択回路１６３に渡される。データ選択回路１６３では出力データを出力するとともに、位相・周波数誤差検出回路１６５により周波数誤差も検出する。周波数誤差を検出した結果に基づいて生成された調整信号は、クロック発生回路２＿１６４に入力される。その後、周波数調整回路１６６は周波数検出結果に基づいてクロックの調整を行う。再生クロックをデータ選択回路１６３に入力する。

図２２の実施例４と１との違いは、周波数の調整を行う対象がデータ選択回路を駆動するクロックであり、オーバーサンプリング判定回路１６１のクロックは独立のクロック発生源で駆動される点が異なっている。発明の原理で説明したように、このような構成でもフロー制御が不要となる。さらに判定回路用のクロック発生回路が簡略になり、入力からのジッタトランスファも小さくなる。
（実施例５）
図２３に実施例５の構成図を示す。実施例５に示すオーバーサンプリングのＣＤＲ回路は、オーバーサンプリング判定回路１７１（１６１と同じでもよい）、クロック発生回路１＿１７２（１６２と同じでもよい）、データ選択回路１７３（１６３と同じでもよい）、クロック発生回路２＿１７４、ディジタルフィルタ１７５から構成されている。データ選択回路１７３には、位相・周波数誤差検出回路１７６が設けられている。クロック発生回路２＿１７４には、位相インターポレータ１７７が設けられている。

まず、受信した入力データをクロック発生回路１７２から転送されたクロックにより、サンプリングされた入力データがデータ選択回路１７３に渡される。データ選択回路１７３では、出力データを出力するとともに、位相・周波数誤差検出回路１７６により周波数誤差も検出する。これらの誤差を検出した結果に基づいて生成された調整信号は、ディジタルフィルタ１７６に入力される。ディジタルフィルタ１７５の出力はクロック発生回路２＿１７４の位相インターポレータ１７７に入力される。

位相インターポレータ１７７へは、位相・周波数誤差検出回路１７６から出力された出力を、ディジタルフィルタ１７５に入力し位相インターポレータ１７７の重みを制御する。

その後、位相インターポレータ１７７は周波数検出結果に基づいてクロックの調整を行い、再生クロックをデータ選択回路１７３に入力する。
実施例が実施例４と異なるのは、データ選択回路のクロックの位相を調整するために位相インターポレータ１７７を用いていることである。この場合、位相インターポレータ１７７を使うためディジタル回路により位相調整が可能であり、低電力化、集積化が容易となる。また、データ選択回路１７３は、オーバーサンプル判定回路１７１より低い周波数で駆動されるため、位相インターポレータ１７７の設計も容易となる。
（実施例６）
図２４は本発明の他の実施例である。実施例６に示すオーバーサンプリングのＣＤＲ回路は、オーバーサンプリング判定回路１８１（１６１と同じでもよい）、クロック発生回路１８２（１６２と同じでもよい）、データ選択回路１８３（１６３と同じでもよい）、クロック選択回路１８４、ＰＬＬ１８５から構成されている。

クロック発生回路１８２の出力クロックは、オーバーサンプリング判定回路１８１とクロック選択回路１８４に入力する。オーバーサンプリング判定回路１８１のサンプリングされた入力データが、データ選択回路１８３に渡される。

データ選択回路１８３には、クロック選択回路１８４の出力をＰＬＬ１８５に入力し、ＰＬＬ１８５の出力データを入力して生成した再生クロックを入力する。
クロック選択回路１８４な、例えばデータ選択回路１８３と同じようなセレクタを使って、受信データをサンプリングするために使ったクロックを選択して出力する回路である。セレクタの制御は、データ選択回路１８３には、位相・周波数誤差検出回路が設けられており、ポインタの示す値（制御信号）により行う。

データ選択回路１８３で用いられるデータ選択信号と同期した選択信号によってオーバーサンプリング判定回路１８１のクロックを選択して第２の再生クロックを発生し、この第２の再生クロックを参照して動作するＰＬＬにより第１の再生クロックを発生し、第１の再生クロックによりデータ選択回路を駆動する。

また、クロック選択回路１８４で選択されたクロックは、大局的な周波数は、入力データに一致しているが、クロックエッジの変動（ジッタ）が大きい。そのため、クロック選択回路１８４により得られたクロックを基準クロックとしてＰＬＬに入力し、よりジッタの少ないクロックを作る。

本実施例は、単にクロック選択用のセレクタを付加するだけで実施できるため、回路が簡単になる。
（実施例７）
図２５は実施例６とほぼ同様の構成であるが、通常のＰＬＬではなく注入ロックＰＬＬを用いてデータ選択回路１９３に与えるクロックを発生している。

図２５に 実施例６に示すオーバーサンプリングのＣＤＲ回路は、オーバーサンプリング判定回路１９１（１６１と同じでもよい）、クロック発生回路１９２（１６２と同じでもよい）、データ選択回路１９３（１６３と同じでもよい）、クロック選択回路１９４（１８４と同じでもよい）、注入ロックＰＬＬ１９５から構成されている。

クロック発生回路１９２の出力クロックは、オーバーサンプリング判定回路１９１とクロック選択回路１９４に入力する。
オーバーサンプリング判定回路１９１のサンプリングされた受信データが、データ選択回路１９３に渡される。データ選択回路１９３には、クロック選択回路１９４の出力を注入ロックＰＬＬ１９５に入力し、注入ロックＰＬＬ１９５の出力を入力し選択する。そのため、チャージポンプ、位相検出器などを搭載しなくてよいため、回路サイズを縮小することができる。

ここで、注入ロックＰＬＬは、クロック選択回路１９４のより選択されたクロックを外部入力信号として強制的に注入する。そして、外部入力信号の周波数が同期範囲内であれば、発振周波数が外部入力信号の周波数に引き込まれる。その結果、外部入力信号に同期した周波数での発振となり、これを出力する。この場合、注入した外部入力信号と出力信号の位相差は、外部入力信号の周波数と自励発振周波数の差により決定する。

本実施例によるとクロック発生に用いるＰＬＬの構成が簡単になるため多チャネルのクロック発生が容易となる。
（実施例８）
図２６の実施例８に示すオーバーサンプリングのＣＤＲ回路は、オーバーサンプリング判定回路２０１（１６１と同じでもよい）、クロック発生回路２０２（１６２と同じでもよい）、データ選択回路２０３（１６３と同じでもよい）、クロック選択回路２０４（１９４と同じでもよい）、ＰＬＬ制御回路２０６から構成されている。また外部にＶＸＣＯ（Voltage-controlled Crystal Oscillator）２０７を設け、ＰＬＬ制御回路２０６により制御される。

クロック発生回路２０２の出力クロックは、オーバーサンプリング判定回路２０１とクロック選択回路２０４に入力する。
オーバーサンプリング判定回路２０１のサンプリングされた入力データが、データ選択回路２０３に渡される。データ選択回路２０３には、クロック選択回路２０４の出力をＰＬＬ２０５に入力し、ＰＬＬ２０５の出力データを入力し選択する。

図２６ではクロックを発生するためのＰＬＬが外付けのＶＸＣＯ２０７を使ったものになっている。外付けＶＸＣＯ２０７では低ジッタでデータ側からのジッタトランスファの少ないクロックが得られる。
（実施例９）
図２７は実施例９の構成を示す図であり、図２７の実施例９に示すオーバーサンプリングのＣＤＲ回路は、オーバーサンプリング判定回路２１１（１６１と同じでもよい）、セレクタ２１２、リングバッファ２１３（ＦＦ）、セレクタ２１４、データ選択回路２１５（１６３の一部を利用してもよい）、書き込み制御回路２１６、読み出し制御回路２１７、判定クロック発生回路２１８、データ選択クロック発生回路２１９から構成されている。

オーバーサンプリング判定回路２１１のクロックがデータレートと簡単な整数比にならない場合に用いられる。
判定クロック発生回路２１８は、オーバーサンプリング判定回路２１１と書き込み制御回路２１６に供給するクロック信号を生成する。

データ選択クロック発生回路２１９は、データ選択回路２１５と読み出し制御回路２１７に供給するクロック信号を生成する。
リングバッファ２１３は、書き込み制御回路２１６により制御された信号によりセレクタ２１２を制御し、バッファ２１３にサンプリングされた受信データの書き込みタイミングを調整する。次に、読み出し制御回路２１７により制御された信号により、セレクタ２１４の読み出しタイミングを調整して、バッファ２１３からデータを読み出しデータ選択回路２１５に出力する。

この実施例ではオーバーサンプル判定回路２１１の出力はリングバッファ２１３に蓄えられる。このリングバッファ２１３の内容をデータ選択回路２１５のクロックに同期して読みだすことで、周波数に違いがあっても動作が問題なく行われる。一般に書き込みクロックと読み出しクロックの比が簡単な整数比でない場合には１ビット分のデータが失われたり重複したりする場合が生ずる。しかし本例のようにオーバーサンプルを行うことで、ビットの重複・消失が直ちにデータエラーにつながることはない。非整数比のクロックを使うことにより、クロック間の干渉の問題を避けることができる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。

（付記１）
受信データを受信してデータとクロックを再生するデータ再生回路において、
前記受信データを第１の再生クロックに基づく、前記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
前記オーバーサンプリング判定回路が生成した前記ディジタル信号を、前記第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、前記第１の再生クロックに基づいて前記受信データとの間のタイミングずれから位相誤差を検出する位相誤差検出回路と、前記位相誤差検出回路の出力に基づいて位相を調整をするための調整信号を出力する回路を有するデータ選択回路と、
前記調整信号は前記第１の再生クロックの少なくとも前の状態の第２の再生クロックの位相を調整して前記第１の再生クロックを生成する位相調整回路と、前記オーバーサンプリング判定回路と前記データ選択回路に前記第１の再生クロックを供給する回路を有するクロック発生回路と、
を具備することを特徴とするデータ再生回路。
（付記２）
前記位相誤差検出回路に、前記第１の再生クロックに基づいて前記受信データとの間のタイミングずれから周波数誤差を検出する回路を備える位相・周波数誤差検出回路と、
前記位相調整回路に前記周波数誤差分の調整も行う回路を備えた周波数調整回路と、
を備えたことを特徴とする付記１に記載のデータ再生回路。
（付記３）
前記周波数調整回路を、位相インターポレータにより構成し、
前記位相・周波数誤差検出回路の前記調整信号に基づき前記位相インターポレータを制御する重み付け信号を生成するディジタルフィルタを設けることを特徴とする付記１に記載のデータ再生回路。
（付記４）
受信データを受信してデータとクロックを再生するデータ再生回路において、
基準クロックに基づいてオーバーサンプリングするためのクロックを生成する第１のクロック発生回路と、
前記受信データを第１のクロック発生回路で生成したクロックに基づき、前記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
前記オーバーサンプリング判定回路が生成した前記ディジタル信号を、前記第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、前記第１の再生クロックに基づいて前記受信データとの間のタイミングずれから位相誤差および周波数誤差を検出する位相・周波数誤差検出回路と、前記位相・周波数誤差検出回路の出力に基づいて位相調整および周波数調整をするための調整信号を出力する回路を有するデータ選択回路と、
前記調整信号は前記第１の再生クロックの少なくとも前の状態の第２の再生クロックの位相調整と前記周波数誤差分の調整を反映して前記第１の再生クロックを生成する周波数調整回路と、前記オーバーサンプリング判定回路と前記データ選択回路に前記第１の再生クロックを供給する回路を有する第２のクロック発生回路と、
を具備することを特徴とするデータ再生回路。
（付記５）
前記周波数調整回路を、位相インターポレータにより構成し、
前記位相・周波数誤差検出回路の前記調整信号に基づき前記位相インターポレータを制御する重み付け信号を生成するディジタルフィルタを設けることを特徴とする付記４に記載のデータ再生回路。
（付記６）
受信データを受信してデータとクロックを再生するデータ再生回路において、
基準クロックに基づいてオーバーサンプリングするためのクロックを生成するクロック発生回路と、
前記受信データを第１のクロック発生回路で生成したクロックに基づき、前記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
前記オーバーサンプリング判定回路が生成した前記ディジタル信号を、第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、前記第１の再生クロックを生成するための第２の再生クロックを制御する制御信号を生成する回路を有するデータ選択回路と、
前記クロック発生回路から供給される前記クロックと前記制御信号により前記第２の再生クロックを選択するクロック選択回路と、
前記第２の再生クロックのジッタを低減させて前記第１の再生クロックを生成するＰＬＬ回路と
を具備することを特徴とするデータ再生回路。
（付記７）
前記ＰＬＬは、注入同期ＶＣＯを備える注入ロックＰＬＬであることを特徴とする付記６に記載のデータ再生回路。
（付記８）
前記ＰＬＬは、前記ＶＣＯを外部に設けられる構成とすることを特徴とする付記７に記載のデータ再生回路。
（付記９）
前記ＶＣＯは、水晶発振回路を用いたＶＸＣＯとすることを特徴とする付記８に記載のデータ再生回路。
（付記１０）
受信データを受信してデータとクロックを再生するデータ再生回路において、
基準クロックに基づいてオーバーサンプリングするためのクロックを生成する判定クロック発生回路と、
前記受信データを前記判定クロック発生回路で生成したサンプルクロックに基づき、前記受信データのデータレートより高い頻度でサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
前記判定クロック発生回路からの前記サンプルクロックのタイミングを調整して出力する書き込み制御回路と、
前記ディジタル信号を複数のバッファに書き込む制御を、前記書き込み制御回路の出力に基づいて行う第１のセレクタ回路と、
前記ディジタル信号を選択する読み出し信号により前記バッファから前記ディジタル信号を読み出す第２のセレクタ回路と、
再生データを再生するための再生クロックを生成するデータ選択クロック発生回路と、
前記読み出し信号を前記データ選択クロック発生回路が生成する前記再生クロックに基づいて制御する読み出し制御回路と、
前記第２のセレクタ回路が選択して出力される前記ディジタル信号を、前記再生クロックに基づくタイミングで判定することにより再生データを選択し出力するデータ選択回路と、
を具備することを特徴とするデータ再生回路。
（付記１１）
前記位相誤差検出回路は、前記オーバーサンプルしたデータと前記第１の再生クロックに基づいてデータ変化点を検出し、前記変化点より位相信号を生成し、前記位相信号の動きを示すポインタ信号に変換し、前記ポインタ信号を位相調整をするために調整信号にして出力することを特徴とする請求項１に記載のデータ再生回路。
（付記１２）
前記データ判定回路は、パイプライン処理を行うことを特徴とする請求項１に記載のデータ再生回路。
（付記１３）
前記調整信号は、チャージポンプとループフィルタにより生成することを特徴とする請求項１に記載のデータ再生回路。
（付記１４）
前記周波数・位相誤差検出回路は、前記オーバーサンプルしたデータと前記第１の再生クロックに基づいてデータ変化点を検出し、前記変化点より位相信号を生成し、前記位相信号の動きを示すポインタ信号に変換し、
さらに、前記ポインタ信号から周波数の調整を行う信号を生成し、前記ポインタ信号とともに位相調整をするために調整信号にして出力することを特徴とする請求項２に記載のデータ再生回路。
（付記１５）
前記データ判定回路は、パイプライン処理を行うことを特徴とする請求項２に記載のデータ再生回路。
（付記１６）
前記調整信号は、チャージポンプとループフィルタにより生成することを特徴とする請求項２に記載のデータ再生回路。
（付記１７）
前記周波数・位相誤差検出回路は、前記オーバーサンプルしたデータと前記第１の再生クロックに基づいてデータ変化点を検出し、前記変化点より位相信号を生成し、前記位相信号の動きを示すポインタ信号に変換し、
さらに、前記ポインタ信号から周波数の調整を行う信号を生成し、前記ポインタ信号とともに位相調整をするために調整信号にして出力することを特徴とする請求項４に記載のデータ再生回路。

本発明の原理図を示す図である。 発明の効果を示す図である。 実施例１の構成を示す図である。 実施例１のブロック図を示す図である。 データ選択回路を示す図である。 エッジ検出回路を示す図である。 位相生成器を示す図である。 位相生成コントロール回路を示す図である。 Ｕ／Ｄ生成器を示す図である。 検出回路のポインタについて示す図である。 ポインタ生成器を示す図である。 デコーダを示す図である。 ポインタ生成器を示す図である。 チャージポンプとフィルタを示す図である。 実施例２の構成を示す図である。 実施例２のブロック図を示す図である。 検出回路を示す図である。 チャージポンプを示す図である。 実施例３の構成を示す図である。 位相インターポレータを示す図である。 ディジタルフィルタを示す図である。 実施例４の構成を示す図である。 実施例５の構成を示す図である。 実施例６の構成を示す図である。 実施例７の構成を示す図である。 実施例８の構成を示す図である。 実施例９の構成を示す図である。 従来の位相トラッキング方式を示す図である。（ａ）に位相トラッキング方式回路、（ｂ）に位相トラッキング方式のバイナリ判定の波形 従来のオーバーサンプリング方式を示す図である。（ａ）にオーバーサンプリング方式の回路、（ｂ）にオーバーサンプリング方式のバイナリ判定の波形 従来例を示す図である。

符号の説明

１ オーバーサンプリング判定回路
２ クロック発生回路
３ データ選択回路
４ クロック発生回路Ａ
５ クロック発生回路Ｂ
３１ オーバーサンプリング判定回路
３２ クロック発生回路、
３３ データ選択回路
３４ 位相誤差検出回路
３５ 位相調整回路
４１ オーバーサンプリング判定回路
４２ デマルチプレクサ
４３ データ・クロック再生回路
４４ ループフィルタ
４５ クロック発生回路（１０ＧＨｚ、ＶＣＯ）
５１〜５１５ レジスタ
５１６ セレクタ
５１７ シフタ
５１８ 位相検出器
５１９ 位相生成コントロール
５２０ 位相生成器
５２１ Ｕ／Ｄ（アップ／ダウン）生成器
５２２ ポインタ生成器
５２３ デコード
５２４ チャージポンプコントローラ
６１〜６８ ＸＯＲ回路
６１５〜６１７ Ａｄｄ
６１８〜６２０ Ｃｏｍｐ
８１、８２ 電流源
８３ 抵抗素子
８４、８５ コンデンサ素子
９１ オーバーサンプリング判定回路
９２ クロック発生回路
９３ データ選択回路
９４ 位相・周波数誤差検出回路
９５ 周波数調整回路
１０１ オーバーサンプリング判定回路
１０２ デマルチプレクサ
１０３ データ・クロック再生回路
１０４ ループフィルタ
１０５ クロック発生回路（１０ＧＨｚ、ＶＣＯ）
１２５、１２６ 電流源
１３１ オーバーサンプリング判定回路
１３２ クロック発生回路
１３３ データ選択回路
１３４ 位相・周波数誤差検出回路
１３５ 位相インターポレータ
１３６ ディジタルフィルタ
１６１ オーバーサンプリング判定回路
１６２ クロック発生回路１
１６３ データ選択回路
１６４ クロック発生回路２
１６５ 位相・周波数誤差検出回路
１６６ 周波数調整回路
１７１ オーバーサンプリング判定回路
１７２ クロック発生回路１
１７３ データ選択回路
１７４ クロック発生回路２
１７５ ディジタルフィルタ
１７６ 位相・周波数誤差検出回路
１７７ 位相インターポレータ
１８１ オーバーサンプリング判定回路
１８２ クロック発生回路
１８３ データ選択回路
１８４ クロック選択回路
１８５ ＰＬＬ
１９５ 注入ロックＰＬＬ
２０５ ＰＬＬ制御回路
２０７ ＶＸＣＯ
２１１ オーバーサンプリング判定回路
２１２ セレクタ回路
２１３ リングバッファ（ＦＦ）
２１４ セレクタ回路
２１５ データ選択回路
２１６ 書き込み制御回路
２１７ 読み出し制御回路
２１８ 判定クロック発生回路
２１９ データ選択クロック発生回路

Claims (10)

1. 受信データを受信してデータとクロックを再生するデータ再生回路において、
   前記受信データを第１の再生クロックに基づく、前記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
   前記オーバーサンプリング判定回路が生成した前記ディジタル信号を、前記第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、前記第１の再生クロックに基づいて前記受信データとの間のタイミングずれから位相誤差を検出する位相誤差検出回路と、前記位相誤差検出回路の出力に基づいて位相を調整をするための調整信号を出力する回路を有するデータ選択回路と、
   前記調整信号は前記第１の再生クロックの少なくとも前の状態の第２の再生クロックの位相を調整して前記第１の再生クロックを生成する位相調整回路と、前記オーバーサンプリング判定回路と前記データ選択回路に前記第１の再生クロックを供給する回路を有するクロック発生回路と、
   を具備することを特徴とするデータ再生回路。
2. 前記位相誤差検出回路に、前記第１の再生クロックに基づいて前記受信データとの間のタイミングずれから周波数誤差を検出する回路を備える位相・周波数誤差検出回路と、
   前記位相調整回路に前記周波数誤差分の調整も行う回路を備えた周波数調整回路と、
   を備えたことを特徴とする請求項１に記載のデータ再生回路。
3. 前記周波数調整回路を、位相インターポレータにより構成し、
   前記位相・周波数誤差検出回路の前記調整信号に基づき前記位相インターポレータを制御する重み付け信号を生成するディジタルフィルタを設けることを特徴とする請求項１に記載のデータ再生回路。
4. 受信データを受信してデータとクロックを再生するデータ再生回路において、
   基準クロックに基づいてオーバーサンプリングするためのクロックを生成する第１のクロック発生回路と、
   前記受信データを第１のクロック発生回路で生成したクロックに基づき、前記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
   前記オーバーサンプリング判定回路が生成した前記ディジタル信号を、前記第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、前記第１の再生クロックに基づいて前記受信データとの間のタイミングずれから位相誤差および周波数誤差を検出する位相・周波数誤差検出回路と、前記位相・周波数誤差検出回路の出力に基づいて位相調整および周波数調整をするための調整信号を出力する回路を有するデータ選択回路と、
   前記調整信号は前記第１の再生クロックの少なくとも前の状態の第２の再生クロックの位相調整と前記周波数誤差分の調整を反映して前記第１の再生クロックを生成する周波数調整回路と、前記オーバーサンプリング判定回路と前記データ選択回路に前記第１の再生クロックを供給する回路を有する第２のクロック発生回路と、
   を具備することを特徴とするデータ再生回路。
5. 前記周波数調整回路を、位相インターポレータにより構成し、
   前記位相・周波数誤差検出回路の前記調整信号に基づき前記位相インターポレータを制御する重み付け信号を生成するディジタルフィルタを設けることを特徴とする請求項４に記載のデータ再生回路。
6. 受信データを受信してデータとクロックを再生するデータ再生回路において、
   基準クロックに基づいてオーバーサンプリングするためのクロックを生成するクロック発生回路と、
   前記受信データを第１のクロック発生回路で生成したクロックに基づき、前記受信データのデータレートより高い頻度のクロックでサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
   前記オーバーサンプリング判定回路が生成した前記ディジタル信号を、第１の再生クロックに基づくタイミングで判定することにより再生データを選択し出力する回路と、前記第１の再生クロックを生成するための第２の再生クロックを制御する制御信号を生成する回路を有するデータ選択回路と、
   前記クロック発生回路から供給される前記クロックと前記制御信号により前記第２の再生クロックを選択するクロック選択回路と、
   前記第２の再生クロックのジッタを低減させて前記第１の再生クロックを生成するＰＬＬ回路と
   を具備することを特徴とするデータ再生回路。
7. 前記ＰＬＬは、注入同期ＶＣＯを備える注入ロックＰＬＬであることを特徴とする請求項６に記載のデータ再生回路。
8. 前記ＰＬＬは、前記ＶＣＯを外部に設けられる構成とすることを特徴とする請求項７に記載のデータ再生回路。
9. 前記ＶＣＯは、水晶発振回路を用いたＶＸＣＯとすることを特徴とする請求項８に記載のデータ再生回路。
10. 受信データを受信してデータとクロックを再生するデータ再生回路において、
    基準クロックに基づいてオーバーサンプリングするためのクロックを生成する判定クロック発生回路と、
    前記受信データを前記判定クロック発生回路で生成したサンプルクロックに基づき、前記受信データのデータレートより高い頻度でサンプルしてディジタル信号に変換するオーバーサンプリング判定回路と、
    前記判定クロック発生回路からの前記サンプルクロックのタイミングを調整して出力する書き込み制御回路と、
    前記ディジタル信号を複数のバッファに書き込む制御を、前記書き込み制御回路の出力に基づいて行う第１のセレクタ回路と、
    前記ディジタル信号を選択する読み出し信号により前記バッファから前記ディジタル信号を読み出す第２のセレクタ回路と、
    再生データを再生するための再生クロックを生成するデータ選択クロック発生回路と、
    前記読み出し信号を前記データ選択クロック発生回路が生成する前記再生クロックに基づいて制御する読み出し制御回路と、
    前記第２のセレクタ回路が選択して出力される前記ディジタル信号を、前記再生クロックに基づくタイミングで判定することにより再生データを選択し出力するデータ選択回路と、
    を具備することを特徴とするデータ再生回路。

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