KR100894123B1 - 데이터 재생 회로 - Google Patents

Abstract

본 발명은 오버 샘플링에 의한 지터에의 고속 추종성을 갖추고, 동시에 흐름(플로우) 제어가 불필요한 오버 샘플링에 의한 클록 및 데이터 재생 회로를 제공하는 것을 과제로 한다.

본 발명에 따르면, 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서, 수신 데이터를 제1 재생 클록에 기초하여, 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와; 오버 샘플링 판정 회로에서 생성한 디지털 신호를 제1 재생 클록에 기초한 타이밍에 판정함으로써 재생 데이터를 선택하여 출력하는 회로와, 제1 재생 클록에 기초하여 수신 데이터 사이의 타이밍 차로부터 위상 오차를 검출하는 위상 오차 검출 회로와, 위상 오차 검출 회로의 출력에 기초하여 위상 조정을 하기 위한 조정 신호를 출력하는 회로를 포함하는 데이터 선택 회로와; 조정 신호에 의해 제1 재생 클록의 적어도 바로 앞의 상태의 제2 재생 클록의 위상을 조정하여 제1 재생 클록을 생성하는 위상 조정 회로와, 오버 샘플링 판정 회로와 상기 데이터 선택 회로에 제1 재생 클록을 공급하는 회로를 포함하는 클록 발생 회로를 구비한 데이터 재생 회로를 제공한다.

Description

데이터 재생 회로{DATA REPRODUCING CIRCUIT}

도 1은 본 발명의 원리도를 도시한 도면.

도 2는 발명의 효과를 도시한 도면.

도 3은 실시예 1의 구성을 도시한 도면.

도 4는 실시예 1의 블록도를 도시한 도면.

도 5는 데이터 선택 회로를 도시한 도면.

도 6은 엣지 검출 회로를 도시한 도면.

도 7은 위상 생성기를 도시한 도면.

도 8은 위상 생성 제어 회로를 도시한 도면.

도 9는 U/D 생성기를 도시한 도면.

도 10은 검출 회로의 포인터에 관해서 도시한 도면.

도 11은 포인터 생성기를 도시한 도면.

도 12는 디코더를 도시한 도면.

도 13은 포인터 생성기를 도시한 도면.

도 14는 차지 펌프와 필터를 도시한 도면.

도 15는 실시예 2의 구성을 도시한 도면.

도 16은 실시예 2의 블록도를 도시한 도면.

도 17은 검출 회로를 도시한 도면.

도 18은 차지 펌프를 도시한 도면.

도 19는 실시예 3의 구성을 도시한 도면.

도 20은 위상 보간기를 도시한 도면.

도 21은 디지털 필터를 도시한 도면.

도 22는 실시예 4의 구성을 도시한 도면.

도 23은 실시예 5의 구성을 도시한 도면.

도 24는 실시예 6의 구성을 도시한 도면.

도 25는 실시예 7의 구성을 도시한 도면.

도 26은 실시예 8의 구성을 도시한 도면.

도 27은 실시예 9의 구성을 도시한 도면.

도 28은 종래의 위상 트랙킹 방식을 도시한 도면으로서, 도 28의 (a)는 위상 트랙킹 방식 회로를 나타내는 도면이고, 도 28의 (b)는 위상 트랙킹 방식의 바이너리 판정의 파형을 나타내는 도면.

도 29는 종래의 오버 샘플링 방식을 도시한 도면으로서, 도 29의 (a)는 오버 샘플링 방식의 회로를 나타내는 도면이고, 도 29의 (b)는 오버 샘플링 방식의 바이너리 판정의 파형을 나타내는 도면.

도 30은 종래예를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 오버 샘플링 판정 회로 2 : 클록 발생 회로

3 : 데이터 선택 회로 4 : 클록 발생 회로 A

5 : 클록 발생 회로 B 31 : 오버 샘플링 판정 회로

32 : 클록 발생 회로, 33 : 데이터 선택 회로

34 : 위상 오차 검출 회로 35 : 위상 조정 회로

41 : 오버 샘플링 판정 회로 42 : 디멀티플렉서

43 : 데이터 클록 재생 회로 44 : 루프 필터

45 : 클록 발생 회로(10 GHz, VCO) 51∼515 : 레지스터

516 : 선택기 517 : 시프터

518 : 위상 검출기 519 : 위상 생성 제어기

520 : 위상 생성기 521 : U/D(업/다운) 생성기

522 : 포인터 생성기 523 : 디코드기

524 : 차지 펌프 제어기 61∼68 : XOR 회로

615∼617 : 덧셈기(Add) 618∼620 : 비교기(Comp)

81, 82 : 전류원 83 : 저항 소자

84, 85 : 콘덴서 소자 91 : 오버 샘플링 판정 회로

92 : 클록 발생 회로 93 : 데이터 선택 회로

94 : 위상/주파수 오차 검출 회로 95 : 주파수 조정 회로

101 : 오버 샘플링 판정 회로 102 : 디멀티플렉서

103 : 데이터 클록 재생 회로 104 : 루프 필터

105 : 클록 발생 회로(10 GHz, VCO) 125, 126 :전류원

131 : 오버 샘플링 판정 회로 132 : 클록 발생 회로

133 : 데이터 선택 회로 134 : 위상/주파수 오차 검출 회로

135 : 위상 보간기 136 : 디지털 필터

161 : 오버 샘플링 판정 회로 162 : 클록 발생 회로 1

163 : 데이터 선택 회로 164 : 클록 발생 회로 2

165 : 위상/주파수 오차 검출 회로 166 : 주파수 조정 회로

171 : 오버 샘플링 판정 회로 172 : 클록 발생 회로 1

173 : 데이터 선택 회로 174 :클록 발생 회로 2

175 : 디지털 필터 176 : 위상/주파수 오차 검출 회로

177 : 위상 보간기 181 : 오버 샘플링 판정 회로

182 : 클록 발생 회로 183 : 데이터 선택 회로

184 : 클록 선택 회로 185 : PLL

195 : 주입 로크 PLL 205 : PLL 제어 회로

207 : VXC0 211 : 오버 샘플링 판정 회로

212 : 선택기 회로 213 : 링 버퍼(FF)

214 : 선택기 회로 215 : 데이터 선택 회로

216 : 기록 제어 회로 217 : 판독 제어 회로

218 : 판정 클록 발생 회로 219 : 데이터 선택 클록 발생 회로

본 발명은 고속 전송에 있어서의 클록 및 데이터 재생의 프로세스에 관한 것으로, 특히 LSI(Large Scale Integrated) 칩 사이의 신호 전송 혹은 LSI 칩 내의 복수의 소자나 회로 블록 사이에서의 신호 전송, 보드 사이나 본체 사이의 신호 전송을 고속으로 행하는 기술에 관한 것이다.

오늘날, 시스템의 성능을 향상시키기 위해서, 컴퓨터나 그 밖의 정보 처리 기기를 구성하는 부품의 성능이 향상되고 있다. 예컨대, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 프로세서, 스위치용 LSI 등을 들 수 있다. 그리고, 이러한 고성능의 부품 혹은 LSI 등에 설치되는 요소를 이용하여, 시스템의 성능을 향상시키기 위해서는 신호 전송 속도를 향상시켜 가야만 한다. 즉, 비트/초로 측정되는 전송 용량의 증가 및 전송의 지연을 감소시켜야 한다.

예컨대, SRAM이나 DRAM 등의 메모리와 프로세서 사이의 전송시의 속도 갭이 증가하는 경향에 있어, 이 속도 갭이 컴퓨터의 성능 향상의 방해물이 되고 있다. 또한, 전송시의 속도 갭 이외에도 LSI 등의 칩의 대형화에 따라, 칩 내의 소자나 회로 블록 사이의 신호 전송 속도도 칩 자신의 성능을 제한하는 큰 요인으로 되고 있다.

또한, 서버 사이 혹은 보드 사이의 접속에 있어서도 그 신호 전송 속도를 향상시킬 필요가 있다.

종래에, 상기 설명한 하이 데이터 레이트(high data rate)로 신호를 송수신(신호 전송 속도를 향상)시키기 위해, 수신 데이터에 맞춰 클록을 발생시켜, 그 클록으로 데이터 판정을 할 필요가 있다. 여기서, 데이터 판정이란 일반적으로 1 비트의 바이너리 판정이지만 n 비트 판정 등도 생각할 수 있다.

일반적으로 수신을 위한 클록 발생은, 일종의 위상 귀환 회로에 의한 클록 발생 방식이 이용되고 있다. 예컨대, 위상 트랙킹 방식 등이 있다. 도 28의 (a)는 위상 트랙킹 방식을 나타내는 도면이다. 위상 트랙킹 방식은 판정 회로(FF)(2201), 클록 위상 조정 회로(2202), 위상 검출 회로(2203)로 구성된다. 입력 데이터는 판정 회로(2201)와 위상 검출 회로(2203)에 입력되고, 위상 검출 결과에 기초하여 클록 위상 조정 회로(2202)가 클록을 재생한다. 그 재생된 클록은 위상 검출 회로(2203)로 되돌려져 다음 클록 위상 조정을 위해 이용된다. 또한, 판정 회로(2201)에 입력된 클록에 의해서, 도 28의 (b)에 나타내는 파형과 같은 바이너리 판정이 이루어진다. 그러나 위상 트랙킹 방식에서는 낮은 지터의 복원 클록을 얻을 수 있지만 급격한 클록 위상의 변동을 따라갈 수 없다.

그와 같은 경우에는 클록에 포함되는 고주파 지터에의 내성이 높은 오버 샘플링 방식 등이 있다. 오버 샘플링 방식은 데이터 레이트보다 충분히 높은 레이트로 판정을 먼저 행하고, 판정 결과 중 적절한 타이밍에 판정되고 있는 것을 뒤부터 선택한다(decide and pick). 오버 샘플링은 클록 위상을 조정하기 위한 귀환 회로를 포함하지 않기 때문에, 클록에 높은 주파수의 지터가 포함되어 있더라도 추종할 수 있다.

도 29의 (a)는 오버 샘플링 방식의 회로를 도시한다. 이 회로는 판정 회로 (FF)(2301), 오버 샘플링 클록 발생 회로(2302), 데이터 선택 회로(2303)로 구성된다. 오버 샘플링 판정 회로(2301)는 데이터 레이트의 약 3배∼5배로 오버 샘플한다. 클록 발생 회로(2302)는 외부 클록을 이용하여 샘플링 데이터에 대한 기준 클록을 생성한다. 그 생성된 신호는 오버 샘플링 판정 회로(2301)에 전송된다. 데이터 선택 회로(2303)에서는 데이터를 선택하여 출력을 한다. 도 29의 (b)는 오버 샘플링 방식의 바이너리 판정의 파형을 도시한다. 등간격으로 위상 시프트된 복수의 클록에 의해 데이터를 샘플링한다.

또한, 도 30은 오버 샘플링 방식의 다른 종래예를 도시한다. 오버 샘플링 판정 회로(2401), 클록 발생 회로(2402), 데이터 선택 회로(2403)로 구성된다. 클록 발생 회로(2402)는 외부 클록을 이용하여 샘플링 데이터에 대한 기준 클록을 취득하여 생성한다. 그 생성된 신호는 오버 샘플링 판정 회로(2401), 데이터 선택 회로(2403)에 전송된다. 데이터 선택 회로(2403)에서는 데이터를 선택하여 출력을 한다. 여기서, 출력 데이터의 클록 주파수가 입력 데이터의 클록 주파수와 정수비가 아니라면, 데이터의 중복이나 빠짐이 생기기 때문에, 후단에서 흐름(플로우) 제어가 필요하다.

이어서, 특허문헌 1에 기재되어 있는 오버 샘플링 방식에서는 특정한 패턴 신호를 이용하여 스큐 보정을 행한다. 또한, 오버 샘플링 데이터의 엣지에 관해서 통계적인 처리를 하여, 가장 안정성이 높은 엣지를 선택하여, 그 엣지에 의해 데이터를 샘플링함으로써 적정한 데이터를 재생하는 제안이 이루어져 있다.

또한, 특허문헌 2에 따르면, 전압 제어 발진기를 사용하지 않고, 위상 제어 회로와 아날로그 지연 로크 루프를 이용한다. 그리고, 위상 제어 회로에 의해 비교적 소수의 클록의 공급을 받아, 그 클록수의 상태 그대로 위상을 제어하여, 위상이 제어된 클록을 아날로그 지연 로크 루프에 의해 위상 비교에 필요한 상수까지 전개한다. 그 후에, 위상 비교기에 클록을 공급한다. 이렇게 함으로써, 지터 특성을 향상시켜, 양질의 클록을 생성하는 제안이 이루어져 있다.

또한, 특허문헌 3에 의하면, 오버 샘플링 방식의 클록 재생 회로의 로크 상태에 있어서의 각 부의 필요 없는 동작을 정지시켜, 소비 전력의 저감을 하는 제안이 이루어져 있다. 또한, 특허문헌 4에는 위상 제어에 관한 제안이 이루어져 있다.

<특허문헌 1>

일본 특허 공개 2004-088386호 공보

<특허문헌 2>

일본 특허 공개 2001-320353호 공보

<특허문헌 3>

일본 특허 공개 평11-261409호 공보

<특허문헌 4>

일본 특허 공개 평10-313302호 공보

그러나, 특허문헌 1∼4에 나타내어진 바와 같은, 오버 샘플링 방식과 재생 클록 및 재생 데이터를 재생하는 회로에서는 다음과 같은 문제가 있다. 장치 사이의 신호 전송 등에서는 내부 클록 주파수와 수신 데이터의 클록 주파수에 근소한 차가 있는 경우가 많다. 이 경우, 오버 샘플링 방식에서는 수신 회로로부터 출력되는 데이터에 주기적인 데이터 중복이나 결손이 발생한다. 이에 대응하기 위해서는 수신 회로의 출력측에 충분한 크기의 버퍼를 두는 동시에, 상위의 프로토콜로 흐름 제어를 할 필요가 있다. 이러한 흐름 제어는 통신 프로토콜 상 반드시 실현 가능하지 않은 경우가 있다.

본 발명은 상기와 같은 실정에 감안하여 이루어진 것으로, 오버 샘플링에 의한 지터에의 고속 추종성을 갖추고, 동시에 흐름 제어가 불필요한 오버 샘플링에 의한 클록 및 데이터 재생 회로를 제공하는 것을 목적으로 한다.

본 발명의 형태의 하나인 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에서, 상기 수신 데이터를 제1 재생 클록에 기초한, 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플링하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와; 상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 상기 제1 재생 클록에 기초한 타이밍으로써 판정하고 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록에 기초해 상기 수신 데이터 사이의 타이밍 차로부터 위상 오차를 검출하는 위상 오차 검출 회로와, 상기 위상 오차 검출 회로의 출력에 기초하여 위상을 조정하기 위한 조정 신호를 출력하는 회로를 포함하는 데이터 선택 회로와; 상기 조정 신호에 의해 상기 제1 재생 클록의 적어도 바로 앞의 상태의 제2 재생 클록의 위상을 조정하여 상기 제1 재생 클록을 생성하는 위상 조정 회로와, 상기 오버 샘플링 판정 회로와 상기 데이터 선택 회로에 상기 제1 재생 클록을 공급하는 회로를 포함하는 클록 발생 회로를 구비하는 구성으로 한다.

적합하게는, 상기 위상 오차 검출 회로는, 상기 제1 재생 클록에 기초하여 상기 수신 데이터 사이의 타이밍 차로부터 주파수 오차를 검출하는 회로를 포함하는 위상/주파수 오차 검출 회로를 구비하고, 상기 위상 조정 회로는 상기 주파수 오차의 조정도 행하는 회로를 포함하는 주파수 조정 회로를 구비하는 구성으로 하여도 좋다.

또한, 적합하게는 상기 주파수 조정 회로는 위상 보간기와, 상기 위상/주파수 오차 검출 회로의 상기 조정 신호에 기초하여 상기 위상 보간기를 제어하는 가중 신호를 생성하는 디지털 필터를 포함하는 구성으로 하여도 좋다.

본 발명의 형태의 하나인 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서, 기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 제1 클록 발생 회로와; 제1 클록 발생 회로에서 생성한 클록에 기초하여, 상기 수신 데이터를 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플링하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와; 상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 상기 제1 재생 클록에 기초한 타이밍으로써 판정하여 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록에 기초하여 상기 수신 데이터 사이의 타이밍 차로부터 위상 오차 및 주파수 오차를 검출하는 위상/주파수 오차 검출 회로와, 상기 위상/주파수 오차 검출 회로의 출력에 기초해 위상 조정 및 주파수의 조정을 위한 조정 신호를 출력하는 회로를 포함하는 데이터 선택 회로와; 상기 조정 신호에 의해 상기 제1 재생 클록의 적어도 바로 앞의 상태의 제2 재생 클록의 위상 조정과 상기 주파수 오차의 조정을 반영하여 상기 제1 재생 클록을 생성하는 주파수 조정 회로와, 상기 오버 샘플링 판정 회로와 상기 데이터 선택 회로에 상기 제1 재생 클록을 공급하는 회로를 포함하는 제2 클록 발생 회로를 구비하는 구성으로 한다.

적합하게는, 상기 주파수 조정 회로는 위상 보간기와, 상기 위상/주파수 오차 검출 회로의 상기 조정 신호에 기초하여 상기 위상 보간기를 제어하는 가중 신호를 생성하는 디지털 필터를 포함하는 구성으로 하여도 좋다.

본 발명의 형태의 하나인 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서, 기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 클록 발생 회로와; 상기 수신 데이터를 제1 클록 발생 회로에서 생성한 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플링하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와; 상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 제1 재생 클록에 기초한 타이밍으로써 판정하여 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록을 생성하기 위한 제2 재생 클록을 제어하는 제어 신호를 생성하는 회로를 포함하는 데이터 선택 회로와; 상기 클록 발생 회로로부터 공급되는 상기 클록과 상기 제어 신호에 의해 상기 제2 재생 클록을 선택하는 클록 선택 회로와; 상기 제2 재생 클록의 지터를 저감시켜 상기 제1 재생 클록을 생성하는 PLL 회로를 구비하는 구성으로 한다.

적합하게는, 상기 PLL은 주입 동기 VCO를 포함하는 주입 로크 PLL이여도 좋다. 또한, 적합하게는 상기 PLL은 상기 VCO가 외부에 설치되는 구성으로 하여도 좋다. 또한, 상기 VCO는 수정 발진 회로를 이용한 VXCO로 하여도 좋다.

본 발명의 형태의 하나인 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서, 기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 판정 클록 발생 회로와, 상기 수신 데이터를, 상기 판정 클록 발생 회로에서 생성한 샘플링 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도로 샘플하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와, 상기 판정 클록 발생 회로로부터의 상기 샘플 클록의 타이밍을 조정하여 출력하는 기록 제어 회로와, 상기 디지털 신호를 복수의 버퍼에 기록하고, 상기 기록 제어 회로의 출력에 기초하여 제어하는 제1 선택기 회로와, 상기 디지털 신호를 선택하는 판독 신호에 의해 상기 버퍼로부터 상기 디지털 신호를 판독하는 제2 선택기 회로와, 데이터를 재생하기 위한 재생 클록을 생성하는 데이터 선택 클록 발생 회로와, 상기 데이터 선택 클록 발생 회로가 생성한 상기 재생 클록에 기초하여 상기 판독 신호를 제어하는 판독 제어 회로와, 상기 제2 선택기 회로가 선택하여 출력한 상기 디지털 신호를 상기 재생 클록에 기초한 타이밍으로써 판정하여 재생 데이터를 선택하여 출력하는 데이터 선택 회로를 구비하는 구성으로 하여도 좋다.

상기 구성으로, 위상 주파수의 오차를 검출하고, 그것을 판정 클록의 주파수로 귀환함으로써 입력 데이터와 샘플링 클록의 관계를 정수비로 유지할 수 있다. 그 결과, 오버 샘플링하여 얻어진 출력에는 데이터의 중복이나 결손은 생기지 않아, 흐름 제어를 할 필요가 없다.

이하 도면에 기초하여, 본 발명의 실시형태에 관해서 상세하게 설명한다. 도 1은 본 발명의 원리도를 도시한다. 도 1의 (a)는 오버 샘플링 판정 회로(1), 클록 발생 회로(2), 데이터 선택 회로(3)로 구성되어 있다. 도 1의 (b)는 오버 샘플링 판정 회로(1), 클록 발생 회로(A4), 클록 발생 회로(B5), 데이터 선택 회로(3)로 구성되어 있다.

도 1의 (a)에 나타내는 구성에 의해, 입력 데이터와 샘플링 클록과의 위상 주파수차 등을 검출하여 조정 신호를 생성한다. 그 조정 신호에 기초하여, 주파수차의 크기에 따른 클록 주파수를 귀환한다. 그 클록을 이용하여 오버 샘플링을 한다.

또한, 도 1의 (b)에 나타내는 구성에 의해, 입력 데이터와 샘플링 클록과의 위상 주파수차 등을 검출하여 조정 신호로 한다. 그 조정 신호에 기초하여, 주파수차의 크기에 따른 클록 주파수를 데이터 선택 회로(3)로 귀환한다. 또 오버 샘플링 판정 회로(1)에는 기준 클록을 이용하여 클록 발생 회로(A4)로부터 클록을 받아 오버 샘플링을 한다.

이러한 방식으로 함으로써, 입력 데이터(수신 데이터)와 샘플링 클록의 관계를 정수비로 유지할 수 있다. 그 결과, 오버 샘플링하여 얻어진 출력에는 데이터의 중복이나 결손은 생기지 않고, 흐름 제어를 할 필요가 없다.

한편, 주파수차의 검출뿐만 아니라 위상차의 검출을 하여 클록 위상으로 귀환하는 통상의 위상 동기 루프를 여기서 사용하는 것도 가능하다.

한편, 흐름 제어의 필요성은 데이터 선택 회로로부터 데이터가 출력되는 주파수와, 입력 데이터의 주파수가 정수비로 되어 있지 않으므로 생긴다. 이 경우라도, 데이터 출력의 주파수와 입력 데이터의 주파수가 정수비로 되어 있으면, 오버 샘플링의 주파수 그 자체는 흐름 제어의 필요성과는 직접 관계되지 않는다. 이 때문에, 도 1에 도시한 바와 같이 데이터 선택 회로의 클록만을 위상 제어함에 의해서도 목적은 달성할 수 있다.

도 2는 본 발명의 지터 내성을 도시한 도면이다. 지터 내성(Jitter Tolerance)은 파워가 1(dB) 불리하게 되도록 입력 신호에 덧붙여, 발생시키는 정현파 지터의 진폭(p-p)으로서 규정된다. 도 2는 SONET(Synchronous Optical NETwork)의 전송 속도에 대한 규격의 동작 조건 하에서 패널티가 추가되지 않음을 확인하는 것을 목적으로 하는 스트레스 테스트이다.

여기서, 도 2는 종축에 지터 진폭(UI), 횡축에 지터 주파수(Hz)를 나타내고, 지터는 디지털 신호 엣지의 장시간 평균 위치로부터의 동적인 변위를 의미하고, UI(Unit Interval) 단위로 나타낸다. 1(UI)는 1 비트 주기이다. 입력 데이터의 지터는 재생된 클록의 샘플링·엣지의 동적인 위상 오차로부터 발생하여, 재생 클록의 지터에 의해, 타이밍 조정이 끝난 데이터에 지터가 발생하는 것으로 한다. 또한, 지터 내성은 수신측의 클록 주파수와, 송신 데이터 혹은 클록 주파수가 온도나 회로 특성에 따라 약간의 주파수 변동(흔들림)의 허용 범위이다.

상기, 도 30의 종래예와 후술하는 도 15에 나타내는 구성의 지터 내성을 비교한 결과이다. 종래보다도, SONET 마스크의 10배(1 MHz∼100 MHz), 2배(100 MHz∼ 10 GHz)가 되어, 고주파 지터는 오버 샘플링에 의해 높은 지터 내성이 잡힘을 알 수 있다. 이하에 더욱 상세히 본 발명의 구성에 관해서 설명을 한다.

(실시예 1)

도 3은 본 발명의 원리도인 도 1의 (a)의 실시예의 구성도이다. 실시예 1에 나타내는 오버 샘플링 방식의 CDR(Clock And Data Recovery) 회로는 오버 샘플링 판정 회로(31), 클록 발생 회로(32), 데이터 선택 회로(33)로 구성되어 있다. 클록 발생 회로(32)에는 위상 조정 회로(35)가 설치되어 있다. 또한, 데이터 선택 회로(33)에는 위상 오차 검출 회로(34)가 설치되어 있다.

위상 오차 검출 회로(34)는 보팅(Voting)으로 얻어진 위상을 출력한다.

위상 조정 회로(35)는 차지 펌프(Charge pump)로 VCO(Voltage Controlled Oscillator)를 제어한다.

CDR 회로의 입력 데이터는 예컨대 직렬 NRZ(Non Return to Zero) 데이터를 오버 샘플링 판정 회로(31)로 수신한다.

수신한 입력 데이터가 클록 발생 회로(32)로부터 전송되는 클록(제1 재생 클록)에 의해 샘플링되어, 데이터 선택 회로(33)에 건네어진다. 데이터 선택 회로(33)에서는 출력 데이터를 출력하는 동시에, 위상 오차 검출 회로(34)에 의해 위상 오차를 검출하여, 그 검출 결과를 출력한다. 위상 오차 검출 결과는 처리되어 조정 신호로 클록 발생 회로에 입력되고, 위상 조정 회로(35)는 위상 오차 검출 결과에 기초하여 클록(제2 재생 클록)의 조정을 하여 클록 발생 회로(32)로부터 다시 오버 샘플링 판정 회로(31)와 데이터 선택 회로(33)에 출력된다.

도 4에 의해 실시예 1의 동작 설명을 한다. 본 예에 있어서, 샘플링 판정 회로(41)에서는 데이터 레이트(40 G 비트/초)의 3배의 주파수로, 입력 데이터를 바이너리 판정한다. 그 때문에, 10 G(Hz)의 토글 주파수로 바이너리 판정을 하는 판정 회로를 12개 이용하여, 12상 10 G(Hz)의 다상 클록을, 클록 발생 회로(45)로부터 오버 샘플링 판정 회로(41)(31)에 공급한다.

오버 샘플링 판정 회로(41)로 얻어진 5 G(Hz)의 24(비트/초) 데이터는 데이터 선택 회로(33)의 디멀티플렉서(42)(DEMUX : De-Multiplexer)에 의해 2.5 G(Hz)의 48 비트 병렬 데이터로 변환되어, 데이터 선택 회로(33)의 데이터 클록 재생 회로(43)에 입력된다. 데이터 클록 재생 회로(43)에는 입력 데이터와 데이터 클록 재생 회로(43)를 구동하는 재생 클록의 위상 오차를 검출하기 위한 도 3의 위상 오차 검출 회로(34)가 삽입되어, 검출한 위상 오차 결과(오차 신호 : 본 예에서는 위상 오차 결과는 루프 필터에 의해 변동하는 대략 직류 전압으로 된 제어 신호임)를 출력한다. 그 VCO 제어 전압은 클록 발생 회로(45)(10 G(Hz) VCO)에 귀환된다. 클록 발생 회로(45)에서는 위상 오차 검출 결과에 기초하여, 위상 조정된 재생 클록이 출력된다. 이 때 발생하는 재생 클록은 다상이라도 좋다.

재생 클록은 오버 샘플링 판정 회로(41), 데이터 클록 재생 회로(43)에 입력된다. 또한, 데이터 클록 재생 회로(43)에서는, 도 4(2)에 나타내는 출력 데이터를 재생하기 위해서 재생 클록이 입력된다.

이어서, 데이터 선택 회로(33)의 예를 도 5에 도시한다. 데이터 선택 회로(33)는 디멀티플렉서(42), 레지스터(51∼515), 선택기(516), 시프터(517), 위상 검 출기(518), 위상 생성 제어기(519), 위상 생성기(520), U/D(업/다운) 생성기(521), 포인터 생성기(522), 디코드기(523), 차지 펌프 제어기(524), 차지 펌프(525), 루프 필터(44)로 구성되고 있다. 실시예 1에서는, 레지스터(515)와 차지 펌프 제어기(524)의 FrUP, FrDN 포트의 기능은 사용하지 않는다. 또한, 차지 펌프(525), 루프 필터(44)는 도시하지 않는다.

디멀티플렉서(42)에서는, 오버 샘플링 판정 회로(41)로부터 입력된 데이터가, 도 4에 도시한 바와 같이 24 G(Hz)에서 48 G(Hz)로 변환된 재생 클록과 함께, 24 비트 폭에서 5 G 비트/초에서부터 48 비트 폭에서 2.5 G 비트/초로 데이터가 변환된다.

데이터 클록 재생 회로(43)의 데이터 재생 회로는 디멀티플렉서(42)로부터의 출력 S25(본 예에서는 S25[47:0]: 버스 폭 48 비트로 보내지는 신호)를, 사이클 0∼4(본 예에서는 5단의 파이프라인 처리로 하고 있음)를, 레지스터(51∼55)에 재생 클록을 사용하여 동기시키고 있다. 사이클 2에서는, 선택기(516)에, 사이클 1의 S25c1[2:0]과 사이클 3의 레지스터(513)에 있는 S25c3[47:45]와 사이클 2의 S25c2[47:0]를 입력하여, 후술하는 위상 생성기(520)의 사이클 2에 있어서의 Pointer_l[7:0,2:0] 데이터에 기초하여, 32 비트 폭의 데이터 ctrc2[31:0]을 작성한다.

또한, 사이클 4에서는, ctrc4[31:0]과 후술하는 디코드(523)가 출력하는 Pointer_m[7:0,2:0]에 기초하여, 16 비트 폭의 데이터를 출력한다(dout[15:0]).

또한, 클록 재생 회로는 사이클 0일 때에, 디멀티플렉서(42)의 출력 S25[47:0]와 사이클 1의 레지스터(51)의 출력 S25c1[47:0]을 위상 검출기(518)에 입력한다. 도 6은 위상 검출기(518)의 예를 도시한다. 도 6의 (a)는 위상 오차 검출을 엣지 검출 회로로 행하는 경우의 예이다. s25[47:0]에 대응하도록, 6 비트 폭마다 XOR 회로(61∼68)를 설치한다. 예컨대, 앞의 사이클의 47 비트와 현재의 0 비트에서부터 4 비트까지를 XOR 회로(61)로 처리하고, 5 비트에서부터 11 비트까지를 XOR 회로(62)로 처리하고, 12 비트에서부터 16 비트까지를 XOR 회로(63)로 처리하고, 17 비트에서부터 23 비트까지를 XOR 회로(64)로 처리하고, 24 비트에서부터 28 비트까지를 XOR 회로(65)로 처리하고, 29 비트에서부터 35 비트까지를 XOR 회로(66)로 처리하고, 36 비트에서부터 40 비트까지를 XOR 회로(67)로 처리하고, 41 비트에서부터 47 비트까지를 XOR 회로(68)로 처리한다. 이와 같이 48 비트분에 포함되는 엣지(데이터의 변화점)를 검출한다.

도 6의 (b)는 XOR 회로의 내부 구성을 도시한 도면이다. 입력으로서 7 비트분의 입력 포트, in[0]∼in[6]을 설치한다. EX-OR(69∼614)에 샘플 데이터를 입력한다. 샘플 데이터를 비교하여 차이를 검출한다. 그 결과를 덧셈기(Add)(615∼617)에 입력한다. 덧셈기(Add)(615)에는 EX-OR(69와 612)을, 덧셈기(Add)(616)에는 EX-OR(610과 613)을, 덧셈기(Add)(617)에는 EX-OR(611과 614)의 출력을 입력한다. 덧셈기(Add)(615∼617)에서는 각각의 EX-OR의 출력끼리를 서로 더해 출력한다(덧셈기(Add)는 논리합으로 함).

비교기(Comp)(618)에서는 덧셈기(Add)(615)의 출력 votc[1]과 덧셈기(Add)(616)의 출력 votc[2]를 비교하여, votc[1]> votc[2]이라면 출력을 하이로 한 다. 비교기(Comp)(619)에서는 덧셈기(Add)(616)의 출력 votc[2]와 덧셈기(Add)(617)의 출력 votc[0]를 비교하여, votc[2]> votc[0]이라면 출력을 하이로 한다. 비교기(Comp)(620)에서는 덧셈기(Add)(617)의 출력 votc[0]과 덧셈기(Add)(615)의 출력 votc[1]을 비교하여, votc[0]> votc[1]이라면 출력을 하이로 한다. 그 결과를 AND(621∼623)에 입력한다.

AND(621)에는 비교기(Comp)(618)와 반전한 비교기(Comp)(620)의 출력을 입력하여, Phase[1]로서 출력한다. AND(622)에는 비교기(Comp)(619)와 반전한 비교기(Comp)(621)의 출력을 입력하여, Phase[2]로서 출력한다. AND6(23)에는 비교기(Comp)(620)와 반전한 비교기(Comp)(619)의 출력을 입력하여, Phase[3]으로서 출력한다. 각 XOR 회로의 결과를, 사이클 0 내에 위상 생성 제어기(519)과 레지스터(56)에 전송하여, 사이클 1에서 위상 생성기(520)에 전송한다. Phase 신호(Phase[0,2:0]∼phase[7,2:0])의, 각 Phase[0], [1], [2] 중의 하나가, 도 6의 (a)에 나타내는 아이 패턴의 중앙을 샘플한 출력을 나타내고 있다.

위상 생성 제어기(519)는 사이클 1에서 Phase 신호(phase[7:0,2:0])에 기초하여 위상 생성기(520)의 제어 신호를 생성하여, 레지스터(57)에 전송한다.

이어서, 사이클 1에서는 레지스터(56)의 출력인 Phase 신호와, 사이클 2의 레지스터(58)의 출력인 위상 생성기(520)의 출력 Pointer_l[7,2:0] 신호에 기초하여, 위상 생성기(520)로, Pointer_l 신호(Pointer_l[7:0,2:0])를 생성한다.

도 7에 위상 생성기(520)의 예를 도시한다. 위상 생성기(520)에는 4개의 블록이 있으며, 블록(701)에는 phase[0,2:0], phase[1,2:0], 하나 앞의 사이클의 Pointer_l[7,2:0], 위상 생성 제어기(519)의 출력 PGcont[0,3:0]이 입력된다. 그리고, PGcont[0]=1이라면, 하나 앞의 사이클의 Pointer_l[7,2:0]을 Pointer_l[0,2:0]에 출력한다. PGcont[0,3:0] 중 PGcont[0,1], PGcont[0,2], PGcont[0,3]이 100이라면, 하나 앞의 사이클의 Pointer_l[7,2:0]를 선택하여 Pointer_l[1,2:0]에 출력한다. 또한, 010이라면 phase[0,2:0] 선택하고, 001[1,2:0]이라면 phase[1,2:0] 선택하여 Pointer_l[1,2:0]에 출력한다.

블록(702)에는 phase[2,2:0], phase[3,2:0], 블록(701)의 출력 Pointer_l[1,2:0], 위상 생성 제어기(519)의 출력 PGcont[1,3:0]이 입력된다. 블록(701)에 도시한 논리로 Pointer_l[2,2:0], Pointer_l[3,2:0]이 출력된다.

블록(703)에는 phase[4,2:0], phase[5,2:0], 블록(701)의 출력 Pointer_l[3,2:0], 위상 생성 제어기(519)의 출력 PGcont[2,3:0]이 입력된다. 블록(701)에 도시한 논리로 Pointer_l[4,2:0], Pointer_l[5,2:0]이 출력된다.

블록(704)에는 phase[6,2:0], phase[7,2:0], 블록(701)의 출력 Pointer_l[5,2:0], 위상 생성 제어기(519)의 출력 PGcont[3,3:0]이 입력된다. 블록(701)에 도시한 논리로 Pointer_l[6,2:0], Pointer_l[7,2:0]이 출력된다.

위상 생성 제어기(519)에서는, 도 8에 도시한 바와 같이 연산된다. phase[0,2:0]와 [1,2:0], phase[2,2:0]와 [3,2:0], phase[4,2:0]와 [5,2:0], phase[6,2:0]과 [7,2:0]과 같이 쌍이 되어, 각 블록(81∼84)에 입력된다.

예컨대, 블록(801)에 대해서 나타내면, phase[2i,0], phase[2i,1], phase[2i,2], phase[2i+1,0], phase[2i+1,1], phase[2i+1,2]가 입력된다(i=0∼3). phase[2i,0], phase[2i,1], phase[2i,2]의 NOR한 출력을 PGcont[i, 0]으로 한다. phase[2i+1,0], phase[2i+1,1], phase[2i+1,2]의 NOR을 하고 그 후 반전한 출력을 PGcont[i,3]으로 한다.

PGcont[i,1]은 PGcont[i,0]과 PGcont[i,3]의 반전하기 전을 AND하여 구한다. PGcont[i,2]는 PGcont[i,0]의 반전과 PGcont[i,3]의 반전하기 전을 AND하여 구한다. 이와 같이 블록(802∼804)까지에 있어서도 연산을 하여 구한다.

Pointer_l[7:0,2:0]과 사이클 3의 레지스터(510)의 Pointer_lc3[7,2:0]을 U/D 생성기(521)와 레지스터(510)에 입력한다. 또한, Pointer_l[0,0],[0,2]를 레지스터(511)에 입력한다.

U/D 생성기(521)는 도 9의 블록(901)에 나타내는 회로와 블록(903)에 나타내는 회로에 의해 u[0]∼[7], d[0]∼[7], k[0]∼[7]을 구한다. 예컨대, Pointer_l[0,2], Pointer_l[0,0]과 Pointer_l[7,2], Pointer_l[7,0]을 블록(901)에 입력하면 2개의 AND 회로의 접속이 나타내는 논리에 의해 u, d가 출력된다. 각 블록에서 Pointer_l[0,2], Pointer_l[0,0]과 Pointer_l[1,2], Pointer_l[1,0]을 입력하여 출력을 구한다. 각 블록에서 Pointer_l[1,2], Pointer_l[2,0]과 Pointer_l[2,2], Pointer_l[2,0]을 입력하여 출력을 구한다. 각 블록에서 Pointer_l[2,2], Pointer_l[2,0]과 Pointer_l[3,2], Pointer_l[3,0]을 입력하여 출력을 구한다. 각 블록에서 Pointer_l[3,2], Pointer_l[3,0]과 Pointer_l[4,2], Pointer_l[4,0]을 입력하여 출력을 구한다. 각 블록에서 Pointer_l[4,2], Pointer_l[4,0]과 Pointer_l[5,2], Pointer_l[5,0]을 입력하여 출력을 구한다. 각 블록에서 Pointer_l[5,2], Pointer_l[5,0]과 Pointer_l[6,2], Pointer_l[6,0]을 입력하여 출력을 구한다. 각 블록에서 Pointer_l[6,2], Pointer_l[6,0]과 Pointer_l[7,2], Pointer_l[7,0]을 입력하여 출력을 구한다.

이어서, in[0]∼in[7]의 데이터(u와 d로 구성되어 있음)를 블록(903)에 입력한다. 이 블록(903)은 in[0]에서부터 in[1]에 있어서, u가 d보다 크면 up으로 한다. d가 u보다 크면 down으로 한다. u와 d가 같으면 현재의 상태를 유지한다. 예컨대, out[O]이, up이면 u[O]를 유효하게 한다. down이면 d[0]을 유효하게 한다. 현상 유지 이면 k[0]를 유효하게 한다.

이와 같이 모든 블록에 관해서 처리를 하여, 도 9에 도시한 바와 같이 u[0]∼u[7], d[0]∼d[7], k[0]∼k[7]을 결정해 간다. 그리고, U/D 생성기(521)의 출력 u, d, k를 레지스터(59)에 입력한다. out[0]∼out[7]은 u[0], k[0], d[0]∼u[7], k[7], d[7]

도 10은 Pointer 코드와 선택하는 샘플과의 관계를 도시한 도면이다. Pointer_l 신호가, 2→1→0→2의 방향으로 변화할 때는 도 10에서는 포인터가 나타내는 화살표는 up(상측)으로 움직임으로써 현재의 위치를 나타낸다. Pointer_l 신호가 반대로 움직일 때는 down(하측)으로 변위한다. 또한, Pointer_m[O]=1, Pointer_m[1]=Pointer_m[2]=0일 때, Pointer_m=O이 되고, Pointer_m[1]=1, Pointer_m[O]=Pointer_m[2]=0일 때, Pointer_m=1이 되고, Pointer_m[2]=1, Pointer_m[O]=Pointer_m[1]=O일 때, Pointer_m=2가 된다.

도 11에 나타내는 포인터 생성기(522)의 up/down 시프터(1106)에 의해 Pointer_m 신호를 생성한다. 위상 검출기(518)와 같이, 시프터(1106)가 캐스케이드 접속되어 있다. 이 시프터(1106)는 도 9에 도시한 8개의 u[0], d[0], k[0]∼u[7], d[7], k[7] 신호에 의해 구동된다. u, d, k 신호는 상기 설명한 U/D 생성기(521)에 의해 생성된다. U/D 생성기(521)는 심플한 논리 회로에 의해 구성되어, Pointer_l 신호와 1 샘플 앞의 Pointer_l 신호를 비교한다, 혹시 그 결과 u가 유효하면 재생 클록(VCO의 클록 출력)의 주파수를 올려야 한다. d가 유효하면 재생 클록(VCO의 클록 출력)의 주파수를 내려야 한다. k라면 현상을 유지한다.

한편, U/D 생성기(521)에서는, Pointer_l[0]과 Pointer_l[2] 사이의 변화를 감시한다. 인접하는 2UI 주기에 있어서 동일한 방향 0에서 2로의 변화는 하지않기 때문에, u, d, k는 생성된다. Pointer_m(도 10 upper code(m))은 시프터(1106)에 의해서 3개의 위치(0,1,2)에서 하나를 선택한다(선택한 0, 1, 2는 예컨대 2 비트로 표시함). 도 11의 q0과 q1은 도 12에 나타내는 2:3 디코더(523)에 입력하여, 도 12에 나타내는 논리 회로(1201)에 의해 변환된다. 그리고, Pointer_m[0], Pointer_m[1], Pointer_m[2]를 생성한다. 여기서, q0=O, q1=1일 때는 금지로 한다.

이어서, q0과 q1의 입력과 출력의 변이에 관해서 도 13에 도시한다. 도 13의 (a)는 q0과 q1의 천이 상태를 도시한 도면으로, 도 13의 (b)에 나타내는 표와 같이 천이한다. 여기서, 도 13의 (a)의 화살표의 시작은 도 13의 (b)의 out_qO, out_q1인지 입력인지를 나타내고 있다. 도 13의 (c)에 실제의 회로를 도시한다. 이와 같이 구성함으로써 실현 가능하다.

후술하지만, 포인터 생성기(522)에는 VCO(45)의 클록과 데이터 클록의 사이 클 슬립을 검출하는 회로가 포함되어 있다. 도 11의 FD(1l05)에 나타내는 회로는 주파수를 검출하는 회로이다.

또한, 사이클 3에서, 포인터 생성기(522)에, 레지스터(59)의 출력과 레지스터(512)의 q0[7], q1[7]을 입력하여, 출력을 레지스터(512)에 입력한다.

사이클 4에서는, 레지스터(512)의 데이터를 디코드(523)에 입력하여 Pointer_m[7:0,2:0]을 생성하여, 차지 펌프 제어기(524)에, 레지스터(514)의 Pointer_l[0,0],[0,2]와 동시에 입력한다.

도 14는 차지 펌프 제어기(524), 차지 펌프(525), 루프 필터(44)를 도시한 도면이다. 차지 펌프 제어기(524)에는 전류원(81, 82)이 전환 가능하게 접속되어, 차지 펌프의 안정화의 제로를 위한 저항(83)과 용량 소자(콘덴서)(84)의 직렬 회로와, 용량 소자(85)와 접속되어 있다(루프 필터를 포함함).

차지 펌프 제어기(524)는 예컨대, AND(86, 88)와 OR(87, 89)로 구성되어 있다. Pointer_l[0,0]과 Pointer_m[0,1]은 AND(86)에 접속되고, Pointer_l[0,2]와 Pointer_m[0,1]은 AND(88)에 접속된다. OR(87)에는 AND(86)의 출력과 Pointer_m[0,0]이 입력되어 UP 포트로부터 출력된다. OR(89)에는 AND(88)의 출력과 Pointer_m[0,2]가 입력되어 DN 포트로부터 출력된다.

그 출력 논리에 의해 전류원을 전환 제어하여, UP=1이고 DN=0이라면, UP이 하이인 기간, 용량 소자에 전류원(81)으로부터 전하가 유입되어, 직류 전압 이득이 발생한다. UP=0이고 DN=1이라면, DN이 하이인 기간, 용량 소자로부터 전류원(82)에 의해 전하가 방출된다. UP=0이고 DN=0이면, 위상차 없이 출력은 일정하게 되도록, VCO 제어 전압을 출력한다.

(실시예 2)

도 15에 나타내는 실시예 2의 오버 샘플링 방식의 CDR 회로는 오버 샘플링 판정 회로(91)(31과 동일하더라도 좋음), 클록 발생 회로(92), 데이터 선택 회로(93)로 구성되어 있다. 클록 발생 회로(92)에는 주파수 조정 회로(95)가 설치되어 있다. 데이터 선택 회로(93)에는 위상/주파수 오차 검출 회로(94)가 설치되어 있다.

위상/주파수 오차 검출 회로(94)는 위상 슬립을 검출함으로써 주파수 오차도 출력한다.

본 실시예가 실시예 1과 다른 것은, 데이터 선택 회로(93) 속에 삽입된 위상 오차 검출 회로에 또한 주파수 오차 검출 회로가 삽입된 위상/주파수 오차 검출 회로(94)를 설치하고 있는 것이다. 주파수 오차의 검출은 입력 데이터와 데이터 선택 회로(93)의 구동 클록(재생 클록) 사이의 위상 슬립을 논리 회로로 검출하여, 위상 슬립의 빈도에 비례한 오차 신호를 발생함에 의한 것이다. 위상 주파수 검출 오차 회로(94)의 출력으로 각각 차지 펌프를 구동하고, 그 출력의 합으로 VCO를 구동한다. 이 실시예에 따르면, 전원 투입후의 PLL(Phase Locked Loop)의 상승에 있어서, 주파수 오차 신호를 사용하여 PLL의 주파수 끌어들임을 시작할 수 있으므로, 기준 클록을 외부에서 공급하지 않아도 된다.

또한, 2개의 차지 펌프를 병렬로 접속하여 생성한 신호에 의해, 주파수 조정 회로(95)의 VCO를 제어한다.

수신한 입력 데이터는 클록 발생 회로(92)로부터 전송된 재생 클록에 의해 샘플링되어, 데이터 선택 회로(93)에 건네어진다. 데이터 선택 회로(93)에서는 출력 데이터를 출력하는 동시에, 위상/주파수 오차 검출 회로(94)에 의해 주파수 오차도 검출한다. 주파수 오차를 검출한 결과에 기초하여 생성된 조정 신호는 클록 발생 회로(92)에 입력된다. 그 후, 주파수 조정 회로(95)는 주파수 검출 결과에 기초하여 클록 조정을 하여, 재생 클록을 다시 오버 샘플링 판정 회로(91)와 데이터 선택 회로(93)에 입력한다.

도 16에 의해 실시예 2의 동작을 설명한다. 본 예에 있어서, 샘플링 판정 회로(101)에서는, 데이터 레이트(40 G비트/초)의 3배의 주파수로 입력 데이터를 바이너리 판정한다. 그 때문에, 10 G(Hz)의 토글 주파수로 바이너리 판정을 하는 판정 회로를 12개 이용하여, 12상 10 G(Hz)의 다상 클록을, 클록 발생 회로(105)에서 오버 샘플링 판정 회로(101)로 공급한다.

오버 샘플링 판정 회로(101)에 의해 얻어진 5 G(Hz)의 24(비트/초) 데이터는 데이터 선택 회로(93)의 디멀티플렉서(102)에 의해 2.5 G(Hz)의 48 비트 병렬 데이터로 변환되어, 데이터 선택 회로(93)의 데이터 클록 재생 회로(103)에 입력된다. 데이터 클록 재생 회로(103)에는 입력 데이터와 데이터 클록 재생 회로(103)를 구동하는 재생 클록의 주파수 오차를 검출하기 위한 구조(도 15의 위상/주파수 오차 검출 회로(94))가 삽입되어, 검출한 주파수 오차 결과(오차 신호 : 본 예에서는 주파수 오차 정보를 포함하는 제어 신호임)를 출력한다. 루프 필터(104)에 의해, VCO 제어 전압(도 16의 (1), (2)에 나타내는 주파수 조정을 위한 조정 신호와 위상 조 정을 위한 조정 신호)을 생성한다.

그 VCO 제어 전압은 클록 발생 회로(105)(10 G(Hz) VCO)에 귀환된다. 클록 발생 회로(105)에서는, 주파수 오차 검출 결과에 기초하여, 주파수 조정된 재생 클록이 출력된다. 재생 클록은 오버 샘플링 판정 회로(101), 데이터 선택 회로(103)에 입력된다. 또한, 데이터 선택 회로(103)에서는, 도 16(3)에 나타내는 출력 데이터 등을 재생하기 위해서, 재생 클록이 입력되고, (3) 출력 데이터를 생성하여 출력된다.

이어서, 데이터 선택 회로(93)는 도 5에 나타내는 구성에 의해 실현하는 것이 가능하다. 데이터 선택 회로(33)는 디멀티플렉서(42), 레지스터(51∼515), 선택기(516), 시프터(517), 위상 검출기(518), 위상 생성 제어기(519), 위상 생성기(520), U/D(업/다운) 생성기(521), 포인터 생성기(522), 디코드(523), 차지 펌프 제어기(524), 차지 펌프(525), 루프 필터(44)로 구성되어 있다.

디멀티플렉서(42)에서는, 오버 샘플링 판정 회로(41)로부터 입력된 데이터가, 도 16에 도시한 바와 같이 24 G(Hz)에서 48 G(Hz)로 변환된 재생 클록과 함께, 24 비트 폭이며 5 G비트/초에서 48 비트 폭이며 2.5 G비트/초로 데이터가 변환된다.

데이터 클록 재생 회로(103)의 데이터 재생 회로는 실시예 1에 도시한 바와 같이, 디멀티플렉서(102)로부터의 출력 S25(본 예에서는 S25[47:0]: 버스 폭 48 비트로 보내지는 신호)를, 사이클 0∼4(본 예에서는 5단의 파이프라인 처리로 하고 있음)를, 레지스터(51∼55)에 재생 클록을 사용하여 동기시키고 있다. 사이클 2에 서는, 선택기(516)에, 사이클 1의 S25c1[2:0]과 사이클 3의 레지스터(513)에 있는 S25c3[47:45]와 사이클 2의 S25c2[47:0]를 입력하고, 위상 생성기(520)의 사이클 2에 있어서의 데이터에 기초하여, 32 비트 폭의 데이터 ctre2[31:0]를 작성한다.

또한, 사이클 4에서는, ctre4[31:0]과 디코드(523)의 출력 코드에 기초하여, 출력 데이터가 유효한 비트 폭이 되도록 시프트하여, 16 비트 폭의 데이터를 출력한다(dout[15:0]).

또한, 클록 재생 회로도, 실시예 1과 동일하지만, 사이클 0일 때에, 디멀티플렉서(42)의 출력 S25[47:0]과 사이클 1의 레지스터(51)의 출력 S25c1[47:0]을 위상 검출기(518)에 입력한다.

위상 검출기(518)는 사이클 0 내에 위상 생성 제어기(519)에 전송하여, 사이클 1에서 위상 생성기(520)로 전송을 한다.

사이클 1에서 Phase 신호와 사이클 2의 Pointer_l[7,2:0] 신호에 기초하여, 위상 생성기(520)로, Pointer_l 신호를 생성한다. 사이클 2에서는, 위상 생성기(520)의 출력 Pointer_l[7:0,2:0]과 사이클 3의 레지스터(510)의 Pointer_le3[7,2:0]을 U/D 생성기(521)에 입력한다. 또한, Pointer_l[0,0], [0,2]를 레지스터(511)에 입력한다.

U/D 생성기(521)로 생성한 신호와 레지스터(512)의 q0[7], q1[7]을, 사이클 3의 포인터 생성기(522)에 입력하고, 출력을 레지스터(512)에 입력한다. 사이클 4에서는, 레지스터(512)의 데이터를 디코드(523)에 입력하여, Pointer_m[7:0,2:0]을 생성하고, 차지 펌프 제어기(524)에, 레지스터(514)의 Pointer_l[0,0], [0,2]와 함 께 입력한다. 실시예 2에 있어서의 포인트 생성에 관해서 설명한다. 도 17의 (a)는 Pointer 코드와 선택한 샘플과의 관계를 나타내는 표이며, 도 17의 (a)는 실시예 1의 도 10에서 설명한 바와 같이 동작한다.

도 17의 (b)는 주파수 검출에 관해서 도시한 도면이다. 실시예 1에서는 주파수 오차에 의한 제어를 하지 않았지만, 본 예에서는 주파수 오차에 의한 제어도 동시에 행한다. 이 경우의, 포인터 생성기(522)는 도 17의 (b)에 나타내는 천이에 의해 제어된다. 우선, q0=0일 때에, U/D 생성기(521)로부터 up의 지시(u 신호)를 수신하거나, 도 17의 (a)의 표의 lower code(l)측의 것을 오버플로우(0 이상)로 되어 버렸을 때에, FD(블록)(1105)은 fu 신호를 유효하게 한다. 또한, q1=1이고, 언더플로우했을 때에, down의 지시(d 신호)를 수신했을 때는, FD(l105)의 fd 신호를 유효하게 한다. k의 설명은 생략한다. 본 예에서는 fu와 fd는 8 비트로 하고 있다.

그 후, fu(Frequency up), fd(Frequency down)의 신호를 레지스터(515)에 입력하고, 사이클 4일 때에 차지 펌프 제어기(524)에 입력한다.

VCO 주파수가, 데이터 보 주파수보다 작을 때, 2→1→0과 같이 lower code(l)가 변이하여 오버플로우가 반복되는 경우에 관해서 설명한다. Pointer_l[2:0]는 2(=100)에서 0(=001)로 변화되어, 다시 q0=0, q1=O으로 되돌아간다. 따라서, 이 변이로부터 빠져 나올 때까지 오버플로우는 일어나지 않는다. 이어서, q0=O, q1=O에서 qO=1, q1=0으로 변이하더라도 fd 신호는 발생하지 않는다. fd 신호는 q0=1, q1=1에서 언더플로우한 경우에 발생한다. 차지 펌프는 오버플로우 또는 언더플로우가 없을 때에, VC0 클록과 데이터 사이의 위상차에 비례한 차지를 한 다.

상기 설명한 바와 같이, CDR 회로의 위상 조정 범위를 최대로 하기 위해서, 최초의 포인터의 위치는 중앙(q0=1, q1=O의 lower code(l)=1)으로 한다. 위상 검출기(518)는 중앙으로부터의 위상 편차를 검출한다. 그래서, phase[0]이 검출되면 VCO의 출력 주파수는 높아진다. phase[2]가 검출되면 VCO의 출력 주파수는 낮아진다.

Pointer_m[O,1]=1일 때에, Pointer_l[O,O]가 up 신호를 생성할 때에 사용한다. 그리고, Pointer_m[O,1]=1일 때에, Pointer_1[0,2]이 down 신호를 생성할 때에 사용한다. Pointer_m[O,O]=1일 때에 up 신호를 제어한다. 또한, down 신호는 q0=1, q1=1 또는 Pointer_m[0,2]=1이라면 유효하게 한다.

도 18은 차지 펌프 제어기(524)와 차지 펌프(525)를 도시한 도면이다. 차지 펌프 제어기(524)는 실시예 2의 경우, 위상 검출용의 차지 펌프 제어기(121)와 주파수 검출용의 차지 펌프 제어기(124)를 설치하고 있다, 위상 검출용의 차지 펌프 제어기(121)에는 전류원(122, 123)이 전환 가능하게 접속되어 있다. 주파수 검출용의 차지 펌프 제어기(124)에는 전류원(125, 126)이 전환 가능하게 접속되어 있다. 차지 펌프도 위상 검출용과 주파수 검출용이 있다.

차지 펌프 제어기(121)는 AND(127, 129)와 OR(128, 1210)로 구성되어 있다. Pointer_l[O,O]과 Pointer_m[O,1]은 AND(127)에 접속되고, Pointer_l[0,2]와 Pointer_m[0,1]은 AND(129)에 접속된다. OR(128)에는 AND(127)의 출력과 Pointer_m[0,0]이 입력되어 UP 포트로부터 출력된다. OR(1210)에는 AND(129)의 출 력과 Pointer_m[0,2]가 입력되어 DN 포트로부터 출력된다.

차지 펌프 제어기(124)는 OR(12l1, 1212)로 구성되어 있다. 레지스터(515)로부터 Fu, Fd를 OR(1211, 1212)에 입력하여, FrUP 포트와 FrDN 포트로부터 출력된다.

차지 펌프 제어기(121)에는 전류원(122, 123)이 전환 가능하게 접속되고, 차지 펌프 제어기(124)에는 전류원(125, 126)이 전환 가능하게 접속되어, 그 위상 검출측의 출력과 주파수 검출측의 출력의 전류원을 전환 제어하고 있다. 그리고 접속한 후와 차지 펌프의 안정화를 위한 저항과 용량 소자(콘덴서)의 직렬 회로와, 용량 소자와 접속(루프 필터(44)의 기능을 포함함)하여 VCO 제어 전압을 출력한다.

(실시예 3)

도 19는 실시예 3의 구성을 도시한 도면이다. 실시예 3에서는 클록 발생 회로의 위상 조정 수단이 VCO의 제어 전압을 조정하는 일없이, 위상 보간기를 이용하고 있는 곳이 실시예 1, 2과 다르다.

위상 보간기는 발진 회로에서 위상 조정을 하는 것은 아니고, 다상의 기준 클록의 합성에 의해 위상을 발생한다. 위상 보간기는 디지털 코드를 위상으로 변환하는 회로이기 때문에, 위상 오차 신호는 디지털 필터를 통해서 위상 보간기에 귀환된다. VCO를 이용하지 않기 때문에, 다채널의 리시버를 만들기 쉽게 할 수 있다.

실시예 3에 나타내는 오버 샘플링의 CDR 회로는 오버 샘플링 판정 회로(131)(91과 동일하더라도 좋음), 클록 발생 회로(132), 데이터 선택 회로(133)(93과 동일하더라도 좋음), 디지털 필터(136)로 구성되어 있다. 클록 발생 회로(132) 에는 주파수 조정 회로(135)가 설치되어 있다. 데이터 선택 회로(133)에는 위상/주파수 오차 검출 회로(134)가 설치되어 있다. 위상/주파수 오차 검출 회로(134)는 위상 슬립을 검출함으로써 주파수 오차를 출력한다.

수신한 입력 데이터를 클록 발생 회로(132)로부터 전송된 재생 클록에 의해 샘플링하고, 샘플링된 입력 데이터가 데이터 선택 회로(133)에 건네어진다. 데이터 선택 회로(133)에서는 출력 데이터를 출력하는 동시에, 위상/주파수 오차 검출 회로(134)에 의해 위상 오차와 주파수 오차를 검출한다. 이들 오차를 검출한 결과에 기초하여 생성된 신호는 디지털 필터에 의해 클록 발생 회로(132)에 입력된다. 그 후, 주파수 조정 회로(135)는 주파수 검출 결과에 기초하여 클록 조정을 하여, 재생 클록을 다시 오버 샘플링 판정 회로(131)와 데이터 선택 회로(133)에 입력한다.

도 20은 위상 보간기를 도시한 도면이다. 위상 보간기는 예컨대, 3가지 이상의 입력 위상(3가지 이상의 위상이 다른 입력 신호)을 선택 회로를 거치는 일없이 직접 위상 합성 회로에 공급하여, 가중의 합을 생성하도록 되어 있다. 즉, 위상이 90도 틀어진 4개의 입력 위상(θ0, θ1, θ2, θ3)을 사용하여, 141∼144에 나타내는 회로에 의해 각 입력 위상에 대하여 각각 무게(W0, W1, W2, W3)를 부여한다.

W0∼W3의 무게는 전류 디지털/아날로그 변환 회로(1412)를, 디지털 필터(136)의 출력 신호에 의해 제어함으로써, 가중을 변화시킨다. 또한, 141∼144의 회로에서 생성된 가중 입력 위상(가중 위상 : w0·θ0, W1·θ1, W2·θ2, W3·θ3)의 합을 취하여 출력(위상 합성된 신호, W0·θ0+ W1·θ1+W2·θ2+W3·θ3)한다. 이 때에, 공통 모드를 맞추는 회로(1410)를 설치하여, 비교기(1411)로부터 출력을 얻도록 하더라도 좋다.

이에 따라, 입력 위상의 전환에 따른 위상의 뜀(점프)이나 오차가 들어가지 않도록 하여 고정밀도의 타이밍 신호를 발생시킬 수 있다. 한편, 3가지 이상의 입력 위상을 갖기 위해서, 입력 위상의 전환 없이 무게의 제어만으로 0∼360도의 출력 위상 범위를 커버할 수 있다. 또한, 싱글엔드의 클록에서도 차동의 클록에서도 실시 가능하다.

이어서, 디지털 필터(136)는 도 21에 도시한 바와 같이, 위상/주파수 오차 검출 회로(134)의 출력 데이터에, 계수 151(g1), 계수 152(g2)를 승산한다. g1이 승산된 신호는 가산기(153)에 의해 적산기(154)의 출력과 가산되어, 적산기(154)에 입력된다. 또한 g2가 곱셈된 데이터는 적산기(157)의 출력과 가산기(156)에 의해 가산되어, 적산기(157)에 입력된다. 이와 같이 구성함으로써 위상 보간기(135)의 무게(W0∼W4)의 제어를 한다.

여기서, 도시하지 않지만 디지털 필터(136)에의 입력은 위상/주파수 오차 검출 회로(134)의 출력을 업하고 있을 때는 +1(도 10에 나타내는 upper_code(m)=1이고 lower code(l)=O 이상인 경우에 +를 출력함)로 하고, 다운하고 있을 때는 -1(도 10에 나타내는 upper_code(m)=1이고 lower code(l)=2 이하인 경우에 -1을 출력함)을 입력하도록 한다. 현상 유지일 때는, 도 10에 나타내는 upper_code(m)=1이고 lower code(l)=1일 때이다. 또한, 디지털 필터에의 출력은 DAC(1412)를 제어하기 위해서 코드를 변환하여 전송된다.

(실시예 4)

도 22에 실시예 4의 구성도를 도시한다. 실시예 4에 나타내는 오버 샘플링의 CDR 회로는 오버 샘플링 판정 회로(161)(31과 동일하더라도 좋음), 클록 발생 회로(1_162), 데이터 선택 회로(163)(93과 동일하더라도 좋음), 클록 발생 회로(2_164)(92와 동일하더라도 좋음)로 구성되어 있다. 클록 발생 회로(2_164)에는 주파수 조정 회로(166)가 설치되어 있다. 데이터 선택 회로(163)에는 위상/주파수 오차 검출 회로(165)가 설치되어 있다.

위상/주파수 오차 검출 회로(165)는 실시예 2와 마찬가지로 위상 슬립을 검출함으로써 주파수 오차를 출력한다. 또, 위상 검출용, 주파수 검출용의 2가지의 차지 펌프를 병렬로 접속한 출력에 의해, 주파수 조정 회로(166)도 VCO를 제어한다.

수신한 입력 데이터를 클록 발생 회로(1_162)로부터 전송된 기준 클록을 바탕으로 하여 생성된 클록에 의해 샘플링한다. 샘플링된 입력 데이터가 데이터 선택 회로(163)에 건네어진다. 데이터 선택 회로(163)에서는 출력 데이터를 출력하는 동시에, 위상/주파수 오차 검출 회로(165)에 의해 주파수 오차도 검출한다. 주파수 오차를 검출한 결과에 기초하여 생성된 조정 신호는 클록 발생 회로(2_164)에 입력된다. 그 후, 주파수 조정 회로(166)는 주파수 검출 결과에 기초하여 클록 조정을 한다. 재생 클록을 데이터 선택 회로(163)에 입력한다.

도 22의 실시예 4와 1의 차이는 주파수의 조정을 하는 대상이 데이터 선택 회로를 구동하는 클록이며, 오버 샘플링 판정 회로(161)의 클록은 독립의 클록 발생원에서 구동되는 점이 다르다. 발명의 원리에서 설명한 바와 같이, 이러한 구성 이라도 흐름 제어가 불필요하게 된다. 또한 판정 회로용의 클록 발생 회로가 간략하게 되어, 입력으로부터의 지터 트랜스퍼도 작아진다.

(실시예 5)

도 23에 실시예 5의 구성도를 도시한다. 실시예 5에 나타내는 오버 샘플링의 CDR 회로는 오버 샘플링 판정 회로(171)(161과 동일하더라도 좋음), 클록 발생 회로(1172)(162와 동일하더라도 좋음), 데이터 선택 회로(173)(163과 동일하더라도 좋음), 클록 발생 회로(2_174), 디지털 필터(175)로 구성되어 있다. 데이터 선택 회로(173)에는 위상/주파수 오차 검출 회로(176)가 설치되어 있다. 클록 발생 회로(2_174)에는 위상 보간기(177)가 설치되어 있다.

우선, 수신한 입력 데이터를 클록 발생 회로(172)로부터 전송된 클록에 의해, 샘플링된 입력 데이터가 데이터 선택 회로(173)에 건네어진다. 데이터 선택 회로(173)에서는, 출력 데이터를 출력하는 동시에, 위상/주파수 오차 검출 회로(176)에 의해 주파수 오차도 검출한다. 이들 오차를 검출한 결과에 기초하여 생성된 조정 신호는 디지털 필터(176)에 입력된다. 디지털 필터(175)의 출력은 클록 발생 회로(2_174)의 위상 보간기(177)에 입력된다.

위상 보간기(177)에는 위상/주파수 오차 검출 회로(176)로부터 출력된 출력을, 디지털 필터(175)에 입력하여 위상 보간기(177)의 무게를 제어한다.

그 후, 위상 보간기(177)는 주파수 검출 결과에 기초하여 클록 조정을 하여, 재생 클록을 데이터 선택 회로(173)에 입력한다.

실시예 5가 실시예 4와 다른 것은, 데이터 선택 회로의 클록의 위상을 조정 하기 위해서 위상 보간기(177)를 이용하고 있는 것이다. 이 경우, 위상 보간기(177)를 사용하기 때문에 디지털 회로에 의해 위상 조정이 가능하고, 저전력화, 집적화가 용이하게 된다. 또한, 데이터 선택 회로(173)는 오버 샘플링 판정 회로(171)보다 낮은 주파수로 구동되기 때문에, 위상 보간기(177)의 설계도 용이하게 된다.

(실시예 6)

도 24는 본 발명의 다른 실시예이다. 실시예 6에 나타내는 오버 샘플링의 CDR 회로는 오버 샘플링 판정 회로(181)(161과 동일하더라도 좋음), 클록 발생 회로(182)(162와 동일하더라도 좋음), 데이터 선택 회로(183)(163과 동일하더라도 좋음), 클록 선택 회로(184), PLL(185)로 구성되어 있다.

클록 발생 회로(182)의 출력 클록은 오버 샘플링 판정 회로(181)와 클록 선택 회로(184)에 입력한다. 오버 샘플링 판정 회로(181)의 샘플링된 입력 데이터가, 데이터 선택 회로(183)에 건네어진다.

데이터 선택 회로(183)에는 클록 선택 회로(184)의 출력을 PLL(185)에 입력하고, PLL(185)의 출력 데이터를 입력하여 생성한 재생 클록을 입력한다.

클록 선택 회로(184)인, 예컨대 데이터 선택 회로(183)와 같은 선택기를 사용하여, 수신 데이터를 샘플링하기 위해서 사용한 클록을 선택하여 출력하는 회로이다. 선택기의 제어는, 데이터 선택 회로(183)에는 위상/주파수 오차 검출 회로가 설치되고 있어, 포인터가 나타내는 값(제어 신호)에 의해 행한다.

데이터 선택 회로(183)에서 이용되는 데이터 선택 신호와 동기한 선택 신호 에 의해서 오버 샘플링 판정 회로(181)의 클록을 선택하여 제2 재생 클록을 발생하고, 이 제2 재생 클록을 참조하여 동작하는 PLL에 의해 제1 재생 클록을 발생하여, 제1 재생 클록에 의해 데이터 선택 회로를 구동한다.

또한, 클록 선택 회로(184)에서 선택된 클록은, 대국적인 주파수는 입력 데이터에 일치하고 있지만, 클록 엣지의 변동(지터)이 크다. 그 때문에, 클록 선택 회로(184)에 의해 얻어진 클록을 기준 클록으로서 PLL에 입력하여, 보다 지터가 적은 클록을 만든다.

본 실시예는, 단순히 클록 선택용의 선택기를 부가하는 것만으로 실시할 수 있기 때문에, 회로가 간단하게 된다.

(실시예 7)

도 25는 실시예 6과 거의 같은 구성이지만, 통상의 PLL이 아니라 주입 로크 PLL을 이용하여 데이터 선택 회로(193)에 부여하는 클록을 발생하고 있다.

도 25에 실시예 6에 나타내는 오버 샘플링의 CDR 회로는 오버 샘플링 판정 회로(191)(161과 동일하더라도 좋음), 클록 발생 회로(192)(162와 동일하더라도 좋음), 데이터 선택 회로(193)(163과 동일하더라도 좋음), 클록 선택 회로(194)(184와 동일하더라도 좋음), 주입 로크 PLL(195)로 구성되어 있다.

클록 발생 회로(192)의 출력 클록은 오버 샘플링 판정 회로(191)와 클록 선택 회로(194)에 입력한다.

오버 샘플링 판정 회로(191)의 샘플링된 수신 데이터가, 데이터 선택 회로(193)에 건네어진다. 데이터 선택 회로(193)에는 클록 선택 회로(194)의 출력을 주 입 로크 PLL(195)에 입력하고, 주입 로크 PLL(195)의 출력을 입력하여 선택한다. 그 때문에, 차지 펌프, 위상 검출기 등을 탑재하지 않아도 되기 때문에, 회로 사이즈를 축소할 수 있다.

여기서, 주입 로크 PLL은 클록 선택 회로(194)로부터 선택된 클록을 외부 입력 신호로서 강제적으로 주입한다. 그리고, 외부 입력 신호의 주파수가 동기 범위 내라면, 발진 주파수가 외부 입력 신호의 주파수로 끌어들여진다. 그 결과, 외부 입력 신호에 동기한 주파수에 의한 발진으로 되어, 이것을 출력한다. 이 경우, 주입한 외부 입력 신호와 출력 신호의 위상차는 외부 입력 신호의 주파수와 자려 발진 주파수의 차에 의해 결정한다.

본 실시예에 의하면 클록 발생에 이용하는 PLL의 구성이 간단하게 되기 때문에 다채널의 클록 발생이 용이하게 된다.

(실시예 8)

도 26의 실시예 8에 나타내는 오버 샘플링의 CDR 회로는 오버 샘플링 판정 회로(201)(161과 동일하더라도 좋음), 클록 발생 회로(202)(162와 동일하더라도 좋음), 데이터 선택 회로(203)(163과 동일하더라도 좋음), 클록 선택 회로(204)(194와 동일하더라도 좋음), PLL 제어 회로(206)로 구성되어 있다. 또한 외부에 VXCO(Voltage-controlled Crystal Oscillator)(207)를 설치하여, PLL 제어 회로(206)에 의해 제어된다.

클록 발생 회로(202)의 출력 클록은 오버 샘플링 판정 회로(201)와 클록 선택 회로(204)에 입력한다.

오버 샘플링 판정 회로(201)의 샘플링된 입력 데이터가, 데이터 선택 회로(203)에 건네어진다. 데이터 선택 회로(203)에는 클록 선택 회로(204)의 출력을 PLL(205)에 입력하고, PLL(2O5)의 출력 데이터를 입력하여 선택한다.

도 26에서는 클록을 발생하기 위한 PLL이 외부 부착의 VXCO(207)를 사용한 것으로 되어 있다. 외부 부착 VXCO(207)에서는 낮은 지터로 데이터측으로부터의 지터 트랜스퍼가 적은 클록을 얻을 수 있다.

(실시예 9)

도 27은 실시예 9의 구성을 도시한 도면이며, 도 27의 실시예 9에 나타내는 오버 샘플링의 CDR 회로는 오버 샘플링 판정 회로(211)(161과 동일하더라도 좋음), 선택기(212), 링 버퍼(213)(FF), 선택기(214), 데이터 선택 회로(215)(163의 일부를 이용하더라도 좋음), 기록 제어 회로(216), 판독 제어 회로(217), 판정 클록 발생 회로(218), 데이터 선택 클록 발생 회로(219)로 구성되어 있다.

오버 샘플링 판정 회로(211)의 클록이 데이터 레이트와 간단한 정수비가 되지 않는 경우에 이용된다.

판정 클록 발생 회로(218)는 오버 샘플링 판정 회로(211)와 기록 제어 회로(216)에 공급하는 클록 신호를 생성한다.

데이터 선택 클록 발생 회로(219)는 데이터 선택 회로(215)와 판독 제어 회로(217)에 공급하는 클록 신호를 생성한다.

링 버퍼(213)는 기록 제어 회로(216)에 의해 제어된 신호에 의해 선택기(212)를 제어하여, 버퍼(213)에 샘플링된 수신 데이터의 기록 타이밍을 조정한다. 다음에, 판독 제어 회로(217)에 의해 제어된 신호에 의해, 선택기(214)의 판독 타이밍을 조정하고, 버퍼(213)로부터 데이터를 판독하여 데이터 선택 회로(215)에 출력한다.

이 실시예에서는 오버 샘플링 판정 회로(211)의 출력은 링 버퍼(213)에 축적된다. 이 링 버퍼(213)의 내용을 데이터 선택 회로(215)의 클록에 동기하여 판독함으로써, 주파수에 차이가 있더라도 동작이 문제없이 이루어진다. 일반적으로 기록 클록과 판독 클록의 비가 간단한 정수비가 아닌 경우에는 1 비트분의 데이터가 소실되거나 중복되거나 하는 경우가 생긴다. 그러나 본 예와 같이 오버 샘플을 행함 으로써 비트의 중복·소실이 즉시 데이터 에러로 이어지는 일은 없다. 비정수비의 클록을 사용함으로써, 클록 사이의 간섭 문제를 피할 수 있다.

또한, 본 발명은, 상기 실시형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변경이 가능하다.

(부기 1)

데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

상기 수신 데이터를 제1 재생 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와;

상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 상기 제1 재생 클록에 기초한 타이밍에 판정함으로써 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록에 기초하여 상기 수신 데이터 사이의 타이밍 차로부터 위상 오차를 검출하는 위상 오차 검출 회로와, 상기 위상 오차 검출 회로의 출력에 기초하여 위상 조정을 하기 위한 조정 신호를 출력하는 회로를 포함하는 데이터 선택 회로와;

상기 조정 신호에 의해 상기 제1 재생 클록의 적어도 바로 앞의 상태의 제2 재생 클록의 위상을 조정하여 상기 제1 재생 클록을 생성하는 위상 조정 회로와, 상기 오버 샘플링 판정 회로와, 상기 데이터 선택 회로에 상기 제1 재생 클록을 공급하는 회로를 포함하는 클록 발생 회로를 구비하는 것을 특징으로 하는 데이터 재생 회로.

(부기 2)

상기 위상 오차 검출 회로는, 상기 제1 재생 클록에 기초하여 상기 수신 데이터 사이의 타이밍 차로부터 주파수 오차를 검출하는 회로를 포함하는 위상/주파수 오차 검출 회로를 구비하고,

상기 위상 조정 회로는 상기 주파수 오차의 조정도 행하는 회로를 포함하는 주파수 조정 회로를 구비한 것을 특징으로 하는 부기 1에 기재한 데이터 재생 회로.

(부기 3)

상기 주파수 조정 회로는 위상 보간기와,

상기 위상/주파수 오차 검출 회로의 상기 조정 신호에 기초하여 상기 위상 보간기를 제어하는 가중 신호를 생성하는 디지털 필터를 포함하는 것을 특징으로 하는 부기 1에 기재한 데이터 재생 회로.

(부기 4)

데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 제1 클록 발생 회로와;

상기 수신 데이터를 제1 클록 발생 회로에서 생성한 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와;

상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 상기 제1 재생 클록에 기초한 타이밍에 판정함으로써 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록에 기초하여 상기 수신 데이터 사이의 타이밍 차로부터 위상 오차 및 주파수 오차를 검출하는 위상/주파수 오차 검출 회로와, 상기 위상/주파수 오차 검출 회로의 출력에 기초하여 위상 조정 및 주파수 조정을 하기 위한 조정 신호를 출력하는 회로를 포함하는 데이터 선택 회로와;

상기 조정 신호에 의해 상기 제1 재생 클록의 적어도 바로 앞의 상태의 제2 재생 클록의 위상 조정과 상기 주파수 오차의 조정을 반영하여 상기 제1 재생 클록을 생성하는 주파수 조정 회로와, 상기 오버 샘플링 판정 회로와 상기 데이터 선택 회로에 상기 제1 재생 클록을 공급하는 회로를 포함하는 제2 클록 발생 회로를 구비하는 것을 특징으로 하는 데이터 재생 회로.

(부기 5)

상기 주파수 조정 회로는 위상 보간기와,

상기 위상/주파수 오차 검출 회로의 상기 조정 신호에 기초하여 상기 위상 보간기를 제어하는 가중 신호를 생성하는 디지털 필터를 포함하는 것을 특징으로 하는 부기 4에 기재한 데이터 재생 회로.

(부기 6)

데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 클록 발생 회로와;

상기 수신 데이터를 제1 클록 발생 회로에서 생성한 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와;

상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 제1 재생 클록에 기초한 타이에 판정함으로써 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록을 생성하기 위한 제2 재생 클록을 제어하는 제어 신호를 생성하는 회로를 포함하는 데이터 선택 회로와;

상기 클록 발생 회로로부터 공급되는 상기 클록과 상기 제어 신호에 의해 상기 제2 재생 클록을 선택하는 클록 선택 회로와;

상기 제2 재생 클록의 지터를 저감시켜 상기 제1 재생 클록을 생성하는 PLL 회로를 구비하는 것을 특징으로 하는 데이터 재생 회로.

(부기 7)

상기 PLL은, 주입 동기 VCO를 포함하는 주입 로크 PLL인 것을 특징으로 하는 부기 6에 기재한 데이터 재생 회로.

(부기 8)

상기 PLL은, 상기 VCO가 외부에 설치되는 구성으로 하는 것을 특징으로 하는 부기 7에 기재한 데이터 재생 회로.

(부기 9)

상기 VCO는 수정 발진 회로를 이용한 VXCO로 하는 것을 특징으로 하는 부기 8에 기재한 데이터 재생 회로.

(부기 10)

데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 판정 클록 발생 회로와,

상기 수신 데이터를, 상기 판정 클록 발생 회로에서 생성한 샘플 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도로 샘플하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와,

상기 판정 클록 발생 회로로부터의 상기 샘플 클록의 타이밍을 조정하여 출력하는 기록 제어 회로와,

상기 디지털 신호를, 복수의 버퍼에 기록하고, 상기 기록 제어 회로의 출력에 기초하여 제어하는 제1 선택기 회로와,

상기 디지털 신호를 선택하는 판독 신호에 의해 상기 버퍼로부터 상기 디지털 신호를 판독하는 제2 선택기 회로와,

데이터를 재생하기 위한 재생 클록을 생성하는 데이터 선택 클록 발생 회로와,

상기 판독 신호를 상기 데이터 선택 클록 발생 회로가 생성한 상기 재생 클록에 기초하여 제어하는 판독 제어 회로와,

상기 재생 클록에 기초한 타이밍을 판정함으로써 재생 데이터를 선택하여 출력하는 데이터 선택 회로를 구비하는 것을 특징으로 하는 데이터 재생 회로.

(부기 11)

상기 위상 오차 검출 회로는, 상기 오버 샘플한 데이터와 상기 제1 재생 클록에 기초하여 데이터 변화점을 검출하여, 상기 변화점으로부터 위상 신호를 생성하고, 상기 위상 신호의 움직임을 나타내는 포인터 신호로 변환하여, 상기 포인터 신호를 위상 조정을 하기 위해서 조정 신호로서 출력하는 것을 특징으로 하는 부기 1에 기재한 데이터 재생 회로.

(부기 12)

상기 데이터 판정 회로는 파이프라인 처리를 하는 것을 특징으로 하는 부기 1에 기재한 데이터 재생 회로.

(부기 13)

상기 조정 신호는 차지 펌프와 루프 필터에 의해 생성하는 것을 특징으로 하는 부기 1에 기재한 데이터 재생 회로.

(부기 14)

상기 위상/주파수 오차 검출 회로는, 상기 오버 샘플한 데이터와 상기 제1 재생 클록에 기초하여 데이터 변화점을 검출하고, 상기 변화점으로부터 위상 신호를 생성하여, 상기 위상 신호의 움직임을 나타내는 포인터 신호로 변환하고,

또한, 상기 포인터 신호로부터 주파수의 조정을 하는 신호를 생성하여, 상기 포인터 신호와 함께 위상 조정을 하기 위해서 조정 신호로서 출력하는 것을 특징으로 하는 부기 2에 기재한 데이터 재생 회로.

(부기 15)

상기 데이터 판정 회로는 파이프라인 처리를 하는 것을 특징으로 하는 부기 2에 기재한 데이터 재생 회로.

(부기 16)

상기 조정 신호는 차지 펌프와 루프 필터에 의해 생성하는 것을 특징으로 하는 부기 2에 기재한 데이터 재생 회로.

(부기 17)

상기 위상/주파수 오차 검출 회로는, 상기 오버 샘플한 데이터와 상기 제1 재생 클록에 기초하여 데이터 변화점을 검출하고, 상기 변화점으로부터 위상 신호를 생성하여, 상기 위상 신호의 움직임을 나타내는 포인터 신호로 변환하고,

또한, 상기 포인터 신호로부터 주파수의 조정을 행하는 신호를 생성하여, 상기 포인터 신호와 함께 위상 조정을 하기 위해서 조정 신호로서 출력하는 것을 특징으로 하는 부기 4에 기재한 데이터 재생 회로.

본 발명에 따르면, 오버 샘플링 판정이 포함하는 높은 지터 내성을 얻을 수 있는 동시에 상위층에서의 흐름 제어가 불필요하게 된다. 또한 흐름 제어를 가능하게 하기 위한 버퍼 메모리도 불필요하게 되어 하드웨어량이 적어진다. 또한, 위상, 주파수 조정을 위해 필요한 주파수·위상 오차에 기초하여 생성되는 신호는 오버샘플링을 위한 제어 회로 중에서 용이하게 발생할 수 있어, 비용 증가가 최소한으로 끝난다.

Claims (11)

1. 수신 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

   상기 수신 데이터를, 상기 수신 데이터로부터 재생한 상기 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도로 샘플링하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와;

   상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 상기 클록에 기초한 타이밍으로 판정함으로써 재생 데이터를 선택하여 출력하는 회로와, 상기 클록과 상기 수신 데이터 사이의 위상 오차를 검출하고, 상기 클록의 위상을 조정하기 위해 조정 신호를 출력하는 위상 오차 검출 회로를 포함하는 데이터 선택 회로와,

   상기 조정 신호를 수신하고 상기 클록의 위상을 조정하는 위상 조정 회로와, 상기 오버 샘플링 판정 회로와 상기 데이터 선택 회로에 위상 조정된 클록을 공급하는 회로를 포함하는 클록 발생 회로

   를 포함하며,

   상기 위상 오차 검출 회로는, 상기 클록에 기초하여 상기 수신 데이터와의 사이의 타이밍 차로부터 주파수 오차를 검출하는 회로를 포함하는 위상/주파수 오차 검출 회로를 구비하고,

   상기 위상 조정 회로는, 상기 주파수 오차의 조정도 행하는 회로를 포함하는 주파수 조정 회로를 구비한 것을 특징으로 하는 데이터 재생 회로.
2. 삭제
3. 제1항에 있어서, 상기 주파수 조정 회로는, 위상 보간기와,

   상기 위상/주파수 오차 검출 회로의 상기 조정 신호에 기초하여 상기 위상 보간기를 제어하는 가중 신호를 생성하는 디지털 필터를 포함하는 것을 특징으로 하는 데이터 재생 회로.
4. 수신 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

   기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 제1 클록 발생 회로와;

   상기 수신 데이터를 제1 클록 발생 회로에서 생성한 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플링하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와;

   상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 상기 제1 재생 클록에 기초한 타이밍으로 판정함으로써 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록에 기초하여 상기 수신 데이터와의 사이의 타이밍 차로부터 위상 오차 및 주파수 오차를 검출하는 위상/주파수 오차 검출 회로와, 상기 위상/주파수 오차 검출 회로의 출력에 기초하여 위상 조정 및 주파수 조정을 하기 위한 조정 신호를 출력하는 회로를 포함하는 데이터 선택 회로와;

   상기 조정 신호에 의해 상기 제1 재생 클록의 적어도 바로 앞의 상태의 제2 재생 클록의 위상 조정과 상기 주파수 오차의 조정을 반영하여 상기 제1 재생 클록을 생성하는 주파수 조정 회로와, 상기 오버 샘플링 판정 회로와 상기 데이터 선택 회로에 상기 제1 재생 클록을 공급하는 회로를 포함하는 제2 클록 발생 회로를 구비하는 것을 특징으로 하는 데이터 재생 회로.
5. 제4항에 있어서, 상기 주파수 조정 회로는 위상 보간기와,

   상기 위상/주파수 오차 검출 회로의 상기 조정 신호에 기초하여 상기 위상 보간기를 제어하는 가중 신호를 생성하는 디지털 필터를 포함하는 것을 특징으로 하는 데이터 재생 회로.
6. 수신 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

   기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 클록 발생 회로와;

   상기 수신 데이터를 제1 클록 발생 회로에서 생성한 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도의 클록으로 샘플링하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와;

   상기 오버 샘플링 판정 회로에서 생성한 상기 디지털 신호를 제1 재생 클록에 기초한 타이밍으로 판정함으로써 재생 데이터를 선택하여 출력하는 회로와, 상기 제1 재생 클록을 생성하기 위한 제2 재생 클록을 제어하는 제어 신호를 생성하는 회로를 포함하는 데이터 선택 회로와;

   상기 클록 발생 회로로부터 공급되는 상기 클록과 상기 제어 신호에 의해 상기 제2 재생 클록을 선택하는 클록 선택 회로와;

   상기 제2 재생 클록의 지터를 저감시켜 상기 제1 재생 클록을 생성하는 PLL 회로를 구비하는 것을 특징으로 하는 데이터 재생 회로.
7. 제6항에 있어서, 상기 PLL 회로의 PLL은 주입 동기 VCO를 포함하는 주입 로크 PLL인 것을 특징으로 하는 데이터 재생 회로.
8. 제7항에 있어서, 상기 PLL은 상기 VCO를 외부에 설치하는 구성으로 하는 것을 특징으로 하는 데이터 재생 회로.
9. 제8항에 있어서, 상기 VCO는 수정 발진 회로를 이용한 VXCO로 하는 것을 특징으로 하는 데이터 재생 회로.
10. 수신 데이터를 수신하여 데이터와 클록을 재생하는 데이터 재생 회로에 있어서,

    기준 클록에 기초하여 상기 수신 데이터를 오버 샘플링하기 위한 클록을 생성하는 판정 클록 발생 회로와,

    상기 수신 데이터를, 상기 판정 클록 발생 회로에서 생성한 샘플 클록에 기초하여, 상기 수신 데이터의 데이터 레이트보다 높은 빈도로 샘플링하여 디지털 신호로 변환하는 오버 샘플링 판정 회로와,

    상기 판정 클록 발생 회로로부터의 상기 샘플 클록의 타이밍을 조정하여 출력하는 기록 제어 회로와,

    상기 디지털 신호를, 복수의 버퍼에 기록하는 제어를, 상기 기록 제어 회로의 출력에 기초하여 행하는 제1 선택기 회로와,

    상기 디지털 신호를 선택하는 판독 신호에 의해 상기 버퍼로부터 상기 디지털 신호를 판독하는 제2 선택기 회로와,

    재생 데이터를 재생하기 위한 재생 클록을 생성하는 데이터 선택 클록 발생 회로와,

    상기 판독 신호를 상기 데이터 선택 클록 발생 회로가 생성한 상기 재생 클록에 기초하여 제어하는 판독 제어 회로와,

    상기 제2 선택기 회로가 선택하여 출력한 상기 디지털 신호를, 상기 재생 클록에 기초한 타이밍으로 판정함으로써 재생 데이터를 선택하여 출력하는 데이터 선택 회로를 구비하는 것을 특징으로 하는 데이터 재생 회로.
11. 삭제

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