JP2007096739A - データ送信装置、データ受信装置、データ伝送システム、並びに半導体装置 - Google Patents

Abstract

【課題】データ信号とクロック信号との間でスキューが生じた場合でも、受信側でシリアルからパラレルへ伝送データを変換する際、サンプリング数の増加等の煩雑な処理を実行することやスキュー検出回路を具備すること無く補正する。
【解決手段】データ受信装置２は、シリアル・パラレル変換回路２１、ＰＬＬ回路２２、テスト実行時に、シリアル伝送された被テストパターンデータを受信し、所定のテストパターンデータとの比較を行うパターン比較手段２０、及びパターン比較手段２０での比較結果に基づいて、ＰＬＬ回路２２から出力された複数のストローブ信号の中から最適なタイミング（ストローブポジション）のストローブ信号を選択・設定するストローブ選択回路２３を備える。シリアル・パラレル変換回路２１は、ストローブ選択回路２３で選択されたストローブ信号によって、受信したシリアル伝送データをパラレル伝送データに変換する。
【選択図】図２

Description

本発明は、データ送信装置、データ受信装置、データ伝送システム、及び半導体装置に関し、より詳細には、受信側でシリアル・パラレル変換を行う際にクロック信号に対するデータ信号のスキューを自己補正するようにするためのデータ送信装置、そのようなシリアル・パラレル変換を行うデータ受信装置、そのデータ送信装置及びデータ受信装置でなるデータ伝送システム、並びに、そのデータ送信装置又はデータ受信装置を備えた半導体装置に関する。

液晶表示装置（ＬＣＤ）やプラズマディスプレイパネルをはじめとするフラットパネルディスプレイ、液晶プロジェクタ、マルチディスプレイシステム等に、情報処理装置からデジタル画像情報を伝送する装置として、例えば図１５に示すようなものが公知である。このような表示装置へのデジタル画像情報の伝送手段としては、１対又は複数対の線を用いたＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｃｉａｌ Ｓｉｇｎａｌ：低電圧差動信号）伝送技術が知られている。図１５のデータ伝送システムでは、ＬＶＤＳケーブルを用いて一方の情報処理装置（送信器：ＬＶＤＳ Ｔｘ１５０）側から他方の情報処理装置（受信器：ＬＶＤＳ Ｒｘ１５３）側へ向けてデータ転送を行なっている。

この場合、送信器１５０では、入力クロックをＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１５２にて逓倍したクロックに基づいて、送信器１５０からの映像情報等のパラレルデータを、パラレルシリアル変換部（ＰＡＲＡＬＬＥＬ ｔｏ ＬＶＤＳ）１５１にてシリアルデータに変換する。そして、入力クロック同様のクロック及びシリアルデータを、チャンネル毎（この例ではチャンネルＣＬＫ，Ａ〜Ｄ）に、ドライバ、ケーブル、及びレシーバを介して伝送する。受信器１５３では、受信したクロックをＰＬＬ１５５にて逓倍したクロックに基づいて、シリアルデータをシリアルパラレル変換部（ＬＶＤＳ ｔｏ ＰＡＲＡＬＬＥＬ）１５４にてパラレルデータに変換している。

シリアルデータをパラレルデータに変換するためには、シリアルデータの各データ列の切れ目（先頭位置）を判別する必要があり、この判別のための情報を与えるのが受信したクロックである。つまり、受信したクロックの一周期が単位データ列の長さに対応しているので、クロックの立ち上がり（又は立ち下がり）のタイミングと、シリアルデータの各データ列の先頭位置とは一定の時間間隔が保たれている。そのため、受信したクロックの立ち上がり（又は立ち下がり）により、シリアルデータの各データ列の先頭位置を知ることができるため、ビットずれを起こすことなくパラレルデータへと変換することができる。

しかしながら、送信器１５０から出力される入力クロックには大きなジッタを伴う場合が多く、受信側ではクロックを抽出したり、入力クロックを逓倍する際にこのジッタの影響を受け、パラレルデータへの変換、データの再生が正常に行われないという問題点があった。

このように、ジッタを伴う場合、すなわちクロック信号とデータ信号との伝播時間が異なる場合には、両信号間に、信号の位相のばらつきであるスキュー（Ｓｋｅｗ）が生じ、その結果としてクロック信号に対するデータ信号のセットアップ時間やホールド時間が、充分満たされなくなるといった問題が生じることがある。また、高速データ伝送などの場合には、誤ったデータの受信につながってしまうという問題が発生しやすい。

そこで、上述の問題の解決策として、スキュー補正装置に関する技術が開示されている（例えば、特許文献１を参照）。このスキュー補正装置を用いることで、データ信号の遷移があった場合にのみフェーズコンパレータによる可変ディレイラインの制御を有効化することとしたので、セットアップモードのみならず通常動作モードでもクロック信号とデータ信号との間のスキューを補正することができる。従って、温度上昇等の環境変化に応じたスキュー補正が可能になる。しかしながら、このスキュー補正装置では、クロックレートとデータレートとが等しい場合は有効となり得るが、１クロックレートに対し多ビットのシリアルデータが存在し、これらシリアルデータをパラレルに変換するようなシステムに使用するには不適当である。

また、上述の問題の解決策として、送信側でジッタが生じても受信側でのクロックの位相ずれを解消し、表示画像を良好にする技術も開示されている（例えば、特許文献２を参照）。この技術により、シリアルパラレル変換部での変換タイミングのズレを解消し、シリアルデータを正確にパラレルデータに変換し、受信側の表示画像を良好にすることができる。しかしながら、特許文献２に開示された技術では、送信側に予め同期検出ビットをデータにコーディングさせておく必要があり、単純なシリアルデータをパラレルデータに変換する場合には適さない。

そこで、特許文献３には、予め同期検出ビットをデータにコーディングさせることなく、データ信号とクロック信号との間でスキューが生じても、クロック信号に対する入力データ信号を自己補正するシリアル・パラレル変換装置が提案されている。

図１６は、従来技術（特許文献３）によるＬＶＤＳ受信回路の構成例を示す図で、図１７は、図１６のＬＶＤＳ受信回路におけるスキュー無しの場合のストローブ選択方法を説明するための図、図１８は、図１６のＬＶＤＳ受信回路におけるデータアドバンススキュー有りの場合のストローブ選択方法を説明するための図、図１９は、図１６のＬＶＤＳ受信回路におけるデータディレイスキュー有りの場合のストローブ選択方法を説明するための図である。

特許文献３に記載のＬＶＤＳ受信回路として用いられるシリアル・パラレル変換装置１６０は、クロック信号を分周して複数のタップ出力信号を出力するＰＬＬ回路１６２と、複数のタップ出力信号を用いて、位相が異なった複数のストローブ信号を作成するストローブ作成（発生）回路１６４と、シリアル伝送データとクロック信号とのスキューを検出するスキュー検出回路１６５と、検出したスキューに応じたストローブ信号を選択するストローブ選択回路１６３と、選択したストローブ信号によってシリアル伝送データをパラレル伝送データに変換するロジック回路（Ｓ／Ｐ変換回路）１６１と、を設け、これらによって、シリアル伝送データをパラレル伝送データに変換する。

シリアル・パラレル変換装置１６０では、まず、ＰＬＬ回路１６２において内部のＶＣＯ（電圧制御発振器）で、ロック信号を分周して複数のタップ出力信号がストローブ信号として作成・出力される。そして、作成されたストローブ信号に対し、ストローブ作成回路１６４でさらに規則性を持った複数ストローブ信号を作成し、この複数ストローブ信号を使用してＬＶＤＳデータのスキューをスキュー検出回路１６５で検出し、ストローブ選択回路１６３で検出結果に応じた最適なストローブ信号を選択する。

スキュー検出回路１６５では、ＰＬＬ回路１６２とストローブ作成回路１６４で作成した規則性を持った複数のストローブ信号を使用して、ＬＶＤＳ入力データをサンプリングし、このサンプリング結果からスキューの有無及び状態を検出する構成をとる。作成された規則性を持った複数ストローブ信号は、ストローブ選択回路１６３へも供給されており、ストローブ選択回路１６３では、この複数ストローブ信号からスキュー検出回路１６５での検出結果に応じた最適ストローブ信号を選択し、Ｓ／Ｐ変換回路１６１へＳ／Ｐ変換用ストローブ信号として供給するマルチプレクサ（ＭＵＸ）の構成をとることで実現している。

図１７を参照して、ＬＶＤＳ受信回路１６０におけるスキュー無しの場合のストローブ選択方法を説明する。ここでは、７ｂｉｔシリアルデータがＴ期間内にデータＤ［６：０］＝［０００１０００］のマッピングで入力された場合の、データＤ［４：２］の３ｂｉｔに着目し、ストローブ作成回路１６４で作成された規則性を持ったストローブ信号（１ｂｉｔデータ当たり３本）でサンプリングするものとして説明する。すなわち、この例では、ＰＬＬ回路１６２で規則的に作成されたストローブ信号は１データについて３ストローブ構成とし、Ｄ４，Ｄ３，Ｄ２に対するスキュー検出を行い、最適なストローブ信号を選択している。

スキューが無い場合、そのサンプルリング結果はＳ［８：０］＝［０００ １１１ ０００］となり、シリアルデータ１ｂｉｔを３本のストローブでサンプリングした結果はすべて等しいデータとなる。この結果Ｓ［８：０］＝［０００ １１１ ０００］が、スキュー検出回路１６５からストローブ選択（ＭＵＸ）回路１６３へセレクト信号として供給される。ストローブ選択回路１６３には、ストローブ作成回路１６４より複数の規則性を持ったストローブ信号すべてが供給されており、ストローブ選択回路１６３は、Ｓ［８：０］の組み合わせによりスキュー無しとして、最適ストローブ信号（図１７中の実線で示した中央の各ストローブ信号）を選択して、Ｓ／Ｐ変換回路１６１へ出力する。

図１８を参照して、ＬＶＤＳ受信回路１６０におけるデータアドバンススキュー有りの場合のストローブ選択方法を、図１７の例と同様の例を挙げて説明する。スキュー検出用としてストローブ作成回路１６４より供給される９本のストローブ（１ｂｉｔ当たり３本）でＤ［４：２］データをサンプリングすると、データがクロックに対してアドバンスしているため、サンプリング結果はＳ［８：０］＝［００１ １１０ ０００］となる。この検出結果がスキュー検出回路１６５からストローブ選択回路１６３へ出力され、ストローブ選択回路１６３は、スキュー有りとして、図１８中の点線で示した各ストローブ信号を選択し、Ｓ／Ｐ変換回路１６１へ出力する。このように、データアドバンススキューが存在していても最適なストローブが選択され、Ｓ／Ｐ変換回路１６１へ供給されるため、安定したストローブマージンを確保した状態でＳ／Ｐ変換が可能となる。

図１９を参照して、ＬＶＤＳ受信回路１６０におけるデータディレイスキュー有りの場合のストローブ選択方法を、図１７の例と同様の例を挙げて説明する。スキュー検出用としてストローブ作成回路１６４より供給される９本のストローブ（１ｂｉｔ当たり３本）でＤ［４：２］データをサンプリングすると、データがクロックに対してディレイしているため、サンプリング結果はＳ［８：０］＝［０００ ０１１ １００］となる。この検出結果がスキュー検出回路１６５からストローブ選択回路１６３へ出力され、ストローブ選択回路１６３は、スキュー有りとして、図１９中の破線で示した各ストローブ信号を選択し、Ｓ／Ｐ変換回路１６１へ出力する。このように、データディレイスキューが存在していても最適なストローブが選択され、Ｓ／Ｐ変換回路１６１へ供給されるため、安定したストローブマージンを確保した状態でＳ／Ｐ変換が可能となる。
特開平１１−１６８３６５号公報 特開２０００−７８０２７号公報 特開２００３−１３３９６５号公報

しかしながら、特許文献３に記載のシリアル・パラレル変換装置では、上述のごとく、スキュー検出回路が必要となるだけでなく、例えばＤ［６：０］の７ｂｉｔに着目した場合、常にデータを２１箇所でサンプリングする必要があるなど、サンプリング数が多くなることから、データ変換時の処理が重くて煩雑になり消費電力も大きい。

本発明は、上述のごとき実情に鑑みてなされたものであり、データ信号とクロック信号との間でスキューが生じた場合でも、受信側でシリアル伝送データからパラレル伝送データに変換するに際して、サンプリング数が増えるなどの煩雑な処理を実行する必要なく且つスキュー検出回路も具備する必要なく、クロック信号に対する入力データ信号を補正することを可能にできるデータ送信装置、シリアル・パラレル変換に変換するに際しそのような補正が可能なデータ送信装置、そのデータ送信装置及びデータ受信装置でなるデータ伝送システム、並びに、そのデータ送信装置又はデータ受信装置を備えた半導体装置、を提供することをその目的とする。

本発明は、上述のごとき課題を解決するために、以下の各技術手段でそれぞれ構成される。

第１の技術手段は、クロック信号を分周して複数のタップ出力信号を出力するＰＬＬ回路と、該ＰＬＬ回路から出力されたタップ出力信号によってパラレル伝送データをシリアル伝送データに変換するパラレル・シリアル変換回路とを備え、入力されたパラレル伝送データをシリアル伝送データに変換して送信するデータ送信装置であって、テスト実行時に、被テストパターンデータをシリアル伝送により送信するパターン送信手段を備えたことを特徴としたものである。

第２の技術手段は、第１の技術手段において、前記パターン送信手段は、前記ＰＬＬ回路から出力されたタップ出力信号によってパラレル伝送用の所定の被テストパターンデータを発生するパターン発生回路と、テスト実行時に、前記パラレル・シリアル変換回路への入力を前記パターン発生回路で発生させた被テストパターンデータに切り換える入力切換回路とを有することを特徴としたものである。

第３の技術手段は、第１の技術手段において、前記パターン送信手段は、前記ＰＬＬ回路から出力されたタップ出力信号によってシリアル伝送用の所定の被テストパターンデータを発生するパターン発生回路と、テスト実行時に、前記パラレル・シリアル変換回路からの出力を前記パターン発生回路で発生させた被テストパターンデータに切り換える出力切換回路とを有することを特徴としたものである。

第４の技術手段は、第１乃至第３のいずれかの技術手段において、前記パターン送信手段は、テスト実行時に、前記被テストパターンデータを所定のテスト回数だけ送信することを特徴としたものである。

第５の技術手段は、第１乃至第４のいずれかの技術手段において、前記パターン送信手段は、テスト実行時に、存在する伝送チャンネル毎に被テストパターンデータを送信することを特徴としたものである。

第６の技術手段は、第１乃至第５のいずれかの技術手段において、前記テスト実行時は、前記パターン送信手段が省電力モードへの移行を示す信号を受信した時であることを特徴としたものである。

第７の技術手段は、第１乃至第５のいずれかの技術手段において、前記テスト実行時は、前記パターン送信手段が電源投入を示す信号を受信した時であることを特徴としたものである。

第８の技術手段は、クロック信号を分周して生成した複数のタップ出力信号をストローブ信号として出力するＰＬＬ回路と、該ＰＬＬ回路から出力された複数のストローブ信号の中から最適なタイミングのストローブ信号を選択するストローブ選択回路と、該ストローブ選択回路で選択されたストローブ信号によって、受信したシリアル伝送データをパラレル伝送データに変換するシリアル・パラレル変換回路とを備え、シリアル伝送データを受信してパラレル伝送データに変換し出力するデータ受信装置であって、テスト実行時に、シリアル伝送された被テストパターンデータを受信し、所定のテストパターンデータとの比較を行うパターン比較手段を備え、前記ストローブ選択回路は、前記パターン比較手段での比較結果に基づいて、最適なタイミングのストローブ信号を選択するよう設定することを特徴としたものである。

第９の技術手段は、第８の技術手段において、前記パターン比較手段は、テスト実行時に、前記受信した被テストパターンデータを前記シリアル・パラレル変換回路で変換した後のパラレル伝送データとパラレル伝送用の所定のテストパターンデータとを比較する比較回路を有し、前記ストローブ選択回路は、前記比較回路での比較結果に基づいて、最適なタイミングのストローブ信号を選択するよう設定することを特徴としたものである。

第１０の技術手段は、第８の技術手段において、前記パターン比較手段は、テスト実行時に、前記受信した被テストパターンデータとシリアル伝送用の所定のテストパターンデータとを比較する比較回路を有し、前記ストローブ選択回路は、前記比較回路での比較結果に基づいて、最適なタイミングのストローブ信号を選択するよう設定することを特徴としたものである。

第１１の技術手段は、第８乃至第１０のいずれかの技術手段において、前記パターン比較手段は、テスト実行時に、所定のテスト回数分だけ前記シリアル伝送された被テストパターンデータに基づいて前記比較を実行することを特徴としたものである。

第１２の技術手段は、第１１の技術手段において、前記ストローブ選択回路は、比較結果が一致しないテストが存在した場合、該一致しないテストに対応するストローブ信号からできるだけ離れたタイミングのストローブ信号を選択するよう設定することを特徴としたものである。

第１３の技術手段は、第８乃至第１２のいずれかの技術手段において、前記パターン比較手段は、テスト実行時に、存在する伝送チャンネル毎に、受信した被テストパターンデータに対して前記比較を実行し、前記ストローブ選択回路に比較結果を伝送することを特徴としたものである。

第１４の技術手段は、第８乃至第１３のいずれかの技術手段において、前記テスト実行時は、前記パターン比較手段が省電力モードへの移行を示す信号を受信した時であることを特徴としたものである。

第１５の技術手段は、第８乃至第１３のいずれかの技術手段において、前記テスト実行時は、前記パターン比較手段が電源投入を示す信号を受信した時であることを特徴としたものである。

第１６の技術手段は、第８乃至第１５のいずれかの技術手段において、前記ＰＬＬ回路は、前記クロック信号を分周して生成した複数のタップ出力信号から、位相が異なった複数のストローブ信号を出力する回路を有することを特徴としたものである。

第１７の技術手段は、第８乃至第１６のいずれかの技術手段において、前記クロック信号は、前記シリアル伝送データの一つとして受信したクロック信号であることを特徴としたものである。

第１８の技術手段は、第１の技術手段におけるデータ送信装置と第８の技術手段におけるデータ受信装置とを、クロック信号用及びデータ信号用の複数のシリアル伝送ケーブルで接続したことを特徴とするデータ伝送システムである。

第１９の技術手段は、第１乃至第７のいずれかの技術手段におけるデータ送信装置を半導体基板上に形成したことを特徴とする半導体装置である。

第１９の技術手段は、第８乃至第１７のいずれかの技術手段におけるデータ受信装置を半導体基板上に形成したことを特徴とする半導体装置である。

本発明によれば、データ信号とクロック信号との間でスキューが生じた場合でも、受信側でシリアル伝送データからパラレル伝送データに変換するに際して、サンプリング数が増えるなどの煩雑な処理を実行する必要なく且つスキュー検出回路も具備する必要なく、クロック信号に対する入力データ信号を補正することが可能になる。

図１は、本発明の一実施形態に係るデータ送信装置の概略構成例を示すブロック図で、図２は、本発明の一実施形態に係るデータ受信装置の概略構成例を示すブロック図である。図１及び図２において、１はパラレル・シリアル変換装置を備えたデータ送信装置、２はシリアル・パラレル変換装置を備えたデータ受信装置である。

図１のデータ送信装置１と図２のデータ受信装置２とを、クロック信号用及びデータ信号用の複数のシリアル伝送ケーブルで接続することで、本発明の一実施形態に係るデータ伝送システムを構成するものとする。以下、図１乃至図１５を参照して、組み合わせとして好ましいデータ伝送システムについて説明していくが、これらの組み合わせに限ったものではない。例えば、本発明に係るデータ受信装置にデータを送信する装置としては、図１で例示するパラレル・シリアル変換機能を持ったデータ送信装置でなくとも、被テストパターンデータが送信可能であればよい。より具体的には、元々シリアル伝送データを取り扱う機器に設けられたデータ送信装置において、被テストパターンデータが送信できればよい。

詳細については後述するが、本発明では、送信側ではテスト時に被テストパターンを送信する送信回路（被テストパターンデータを発生する発生回路を含むなどする）を設けたことに主たる特徴があり、受信側ではパターン比較手段を設け且つテストパターンが変換前又は変換後のデータと比較可能に格納されていることに主たる特徴がある。このような特徴により、データ信号とクロック信号との間でスキューが生じた場合でも、受信側でシリアル伝送データからパラレル伝送データに変換するに際して、サンプリング数が増えるなどの煩雑な処理を実行する必要なく且つスキュー検出回路も具備する必要なく、クロック信号に対する入力データ信号を補正することが可能になる。換言すると、本発明では、スキューが生じるようなシステムであった場合でも、受信側で、それを補正するような状態で入力データの受信（変換器への入力）が実行できるように、テスト期間で調整することができる。従って、本発明ではテスト時以外のサンプリング数を少なくして処理を軽く消費電力も抑えることも可能となる。

さらに、このようなデータ送信装置とデータ受信装置とがセットとなって機器に組み込まれ、そのような機器間でデータの送受信が可能なようにしてもよい。また、データ送信装置及び／又はデータ受信装置が半導体基板上に形成するよう構成されることで、安定してパラレル・シリアル変換及び／又はシリアル・パラレル変換を行う半導体装置を提供することができる。

データ送信装置１は、パラレル・シリアル変換回路（以下、Ｐ／Ｓ変換回路）１１及びＰＬＬ回路１２の他に、パターン送信手段１０を備え、入力されたパラレル伝送データをシリアル伝送データに変換して送信するものとする。なお、ここでの送信には単に出力することも含まれ、従って、データ送信装置１は、変換後のデータを出力するだけの所謂Ｐ／Ｓ変換装置の形態を採ることも可能である。

ＰＬＬ回路１２は、クロック信号を分周して複数のタップ出力信号を出力する回路である。Ｐ／Ｓ変換回路１１は、ＰＬＬ回路１２から出力されたタップ出力信号によって、Ｎビットのパラレル伝送データ（しばしば「パラレルデータ」という）をＮビットのシリアル伝送データ（しばしば「シリアルデータ」という）に変換するロジック回路である。シリアルデータの送信は、Ｐ／Ｓ変換回路１１で変換後に実行され、ＰＬＬ回路１２で出力されたタップ出力信号（出力クロック）がクロック信号として共に伝送される。

そして、パターン送信手段１０は、テスト実行時に、被テストパターンデータをシリアル伝送により送信する手段である。ここで、被テストパターンデータとは、受信側でテストされるべきパターンデータを指す。パターン送信手段１０は、単に被テストパターンデータを格納しておき、ＰＬＬ回路１２からのタップ出力信号によって読み出して出力するといった形態でもよいが、より好ましい形態については後述する。なお、パターン送信手段１０における送信にも単に出力することも含まれる。

データ受信装置２は、シリアル・パラレル変換回路（以下、Ｓ／Ｐ変換回路）２１及びＰＬＬ回路２２の他に、パターン比較手段２０及びストローブ選択回路２３を備え、シリアル伝送データを受信してパラレル伝送データに変換し出力するものとする。なお、ここでの受信には単に入力することも含まれ、従って、データ受信装置２は、変換するデータを入力して変換を実行するだけの所謂Ｓ／Ｐ変換装置の形態を採ることも可能である。

ＰＬＬ回路２２は、クロック信号を分周して生成した複数のタップ出力信号をストローブ信号として出力する回路である。このクロック信号は、受信したシリアル伝送データの一つ（クロック信号）として受信した信号であり、例えばＰＬＬ回路１２から出力された信号などである。

ストローブ選択回路２３は、ＰＬＬ回路２２から出力された複数のストローブ信号の中から最適なタイミング（ストローブポジション）のストローブ信号を選択する回路である。Ｓ／Ｐ変換回路２１は、ストローブ選択回路２３で選択されたストローブ信号によって、受信したＮビットのシリアル伝送データをＮビットのパラレル伝送データに変換するロジック回路である。パラレルデータの出力は、Ｓ／Ｐ変換回路２１で変換後に実行され、ＰＬＬ回路２２で出力されたタップ出力信号（出力クロック）がクロック信号として共に出力される。

パターン比較手段２０は、テスト実行時に、シリアル伝送された被テストパターンデータを受信し、所定のテストパターンデータとの比較を行う手段で、パターン照合手段とも言える。ストローブ選択回路２３は、パターン比較手段２０での比較結果に基づいて、最適なタイミングのストローブ信号を選択するよう設定する。このような選択の決定を行うことで、テスト実行後の通常のシリアル伝送データに対して、スキュー無しの最適なタイミングのストローブポジションで、パラレル伝送データへの変換が実行できる。

以下、より具体的な例として、Ｐ／Ｓ変換装置を備えたデータ送信装置の一例としてのＬＶＤＳ送信回路（ＬＶＤＳトランスミッタ）、Ｓ／Ｐ変換装置を備えたデータ受信装置の一例としてのＬＶＤＳ受信回路（ＬＶＤＳレシーバ）を挙げ、本発明に係るデータ伝送システムがこれら回路で構成されるＬＶＤＳ送受信システムである場合について説明する。

図３は、本発明に係るＬＶＤＳ送信回路の一構成例を示すブロック図で、図４は、本発明に係るＬＶＤＳ受信回路の一構成例を示すブロック図である。図３及び図４において、３はＬＶＤＳ送信回路（ＬＶＤＳ Ｔｘ）、４はＬＶＤＳ受信回路（ＬＶＤＳ Ｒｘ）である。

図３で例示するＬＶＤＳ送信回路３は、上述のパターン送信手段１０の一例として、パターン発生回路３５及び入力切換回路３４を有するものとする。パターン発生回路３５は、ＰＬＬ回路３２から出力されたタップ出力信号によってパラレル伝送用の所定の被テストパターンデータを発生する回路である。入力切換回路３４は、テスト実行時に、Ｐ／Ｓ変換回路（ＰＡＲＡＬＬＥＬ ｔｏ Ｓｅｒｉａｌ）３１への入力を、パターン発生回路３５で発生させた被テストパターンデータに切り換える回路である。

入力切換回路３４で切り換える前、すなわち通常時（テスト実行時以外）には、入力信号０〜６，７〜１３，１４〜２０，２１〜２７といったように７ｂｉｔのパラレル伝送データがＰ／Ｓ変換回路３１に入力されている。そして、通常時及びテスト実行時のいずれの場合でも、Ｐ／Ｓ変換回路３１ではＰＬＬ回路３２からの出力信号によって、入力されたパラレル伝送データがシリアル伝送データに変換され、各伝送チャンネル毎にドライバ群３６の対応するドライバによって、ＬＶＤＳケーブルを介して受信側へと伝送される。ここで、ＰＬＬ回路３２からの出力クロックもＬＶＤＳケーブルを介して受信側へと伝送される。

図４で例示するＬＶＤＳ受信回路４は、上述のパターン比較手段２０の一例として、比較回路４４及びテストパターンデータ記憶回路４５を有するものとする。比較回路４４は、テスト実行時に、受信した被テストパターンデータをＳ／Ｐ変換回路４１で変換した後のパラレル伝送データと、テストパターン記憶回路４５に格納されたパラレル伝送用の所定のテストパターンデータとを比較する回路である。ストローブ選択回路４３は、ＭＵＸ（マルチプレクサ）回路等で構成され、比較回路４４での比較結果に基づいて、最適なタイミング（ポジション）のストローブ信号を選択するよう設定する。従って、ストローブ選択回路４３は、ストローブポジション調整回路とも言える。なお、ＬＶＤＳケーブルが１対複数の場合でも、送信側の対応する信号線から受信した被テストパターンデータを用いて比較すればよいだけである。

比較回路４４で比較を実行する以外の時、すなわち通常時には、ＬＶＤＳケーブルを介して、７ｂｉｔシリアル伝送データが各伝送チャンネル毎にレシーバ群４６の対応するレシーバによって受信される。そして、通常時及びテスト実行時のいずれの場合でも、Ｓ／Ｐ変換回路４１では、ストローブ選択回路４３によって選択されたタイミングで、入力されたシリアル伝送データ（テスト時にはシリアル伝送された被テストパターンンデータとなる）が、パラレル伝送データに変換される。ここで、ＰＬＬ回路４２は出力クロックとしても後段に信号を出力する。変換後のパラレル伝送データは、バッファ４７に７ｂｉｔ分バッファリングされて、出力信号０〜６，７〜１３，１４〜２０，２１〜２７といったように７ｂｉｔのパラレル伝送データとして少なくとも各チャンネル同時に出力される。

変換後のパラレル伝送データは、その他、比較回路４４にも出力されている。パターン比較手段２０（比較回路４４及びテストパターンデータ記憶回路４５）は、テスト実行時に、存在する伝送チャンネル毎に、受信した被テストパターンデータに対して比較を実行し、ストローブ選択回路４３に比較結果を伝送することが好ましい。従って、比較回路４４においては、各チャンネル中の一つのチャンネルからの変換後パラレル伝送データ出力のみを受け付け、比較回路４４への入力を順次各チャンネル分スイッチングしていくようにすればよい。また、送信側においても、パターン送信手段１０が、テスト実行時に、存在する伝送チャンネル毎に被テストパターンデータを送信するようにしておくことが好ましい。また、伝送チャンネル毎に、ストローブ選択回路４３での最適なストローブポジションを調整して設定しておくようにしてもよい。

また、テスト実行時としては、送信側のパターン送信手段１０や受信側のパターン比較手段２０が、省電力（節電）モードへの移行を示す信号Ｔｘ ＰＤ（Ｐｏｗｅｒ Ｄｏｗｎ）やＲｘ ＰＤを受信した時であることが好ましい。すなわち、そのような信号の受信を期にテストが実行されることが好ましい。

ＰＤ信号がＬＶＤＳ受信回路４で発せられた場合（省電力モードへ移行した場合）にはその情報がＬＶＤＳ送信回路３側にも伝えられ、逆にＰＤ信号がＬＶＤＳ送信回路３から発せられた場合にはその情報がＬＶＤＳ受信回路４側にも伝えられるようにしてもよい。その結果として、省電力モードへ移行した際に双方が同期してテストが実行でき、最適なストローブ信号の選択がなされ、次回のテストまではその選択結果が維持できる。

また、テスト実行時は、送信側のパターン送信手段１０や受信側のパターンン比較手段２０が、電源投入を示す信号を受信した時であるとしてもよい。すなわち、ＬＶＤＳ送信回路３又はＬＶＤＳ受信回路４の双方（いずれか後の方の回路）が電源を投入したという信号を受信した時を期として、テストが実行されるようにしてもよい。ここで、電源投入時とは、例えばＬＶＤＳ送信回路３やＬＶＤＳ受信回路４がある機器に搭載されている場合には、搭載されている機器の電源が投入されているか否かに拘わらず、少なくともＬＶＤＳ送信回路３やＬＶＤＳ受信回路４の電源が投入された時を指す。

また、送信側のパターン送信手段１０は、テスト実行時に、被テストパターンデータを所定のテスト回数だけ送信するようにする。そして、受信側のパターン比較手段２０は、テスト実行時に、所定のテスト回数分だけシリアル伝送された被テストパターンデータに基づいて比較を実行する。すなわち、上述したテスト実行時とはテストサイクルへの移行時であるとも言える。

さらに、このようなテストサイクルでテストを実行する場合、ストローブ選択回路４３は、比較結果が一致しないテストが存在した場合、その一致しないテストに対応するストローブ信号からできるだけ離れたタイミング（ポジション）のストローブ信号を選択するよう設定することが好ましい。このようなストローブポジション設定方法については、図１２乃至図１４等を参照しながら後述する。

その他の設定方法としては、テスト実行時（例えば１〜３回のテストデータによるテスト実行の間）のみにフィードバック制御を行ってもよい。この設定方法では、例えば、比較回路４４での比較結果が一致しなかった場合、ストローブ選択回路４３で最適ストローブポジションとして位相を一つずらせたストローブポジションに設定し、そのストローブポジションに基づくＳ／Ｐ変換回路４１の出力結果を、比較回路４４にフィードバックする。そして、比較結果が一致するまでこのフィードバック制御を実行する。

図５は、本発明に係るＬＶＤＳ送信回路の他の構成例を示すブロック図で、図６は、本発明に係るＬＶＤＳ受信回路の他の構成例を示すブロック図である。図５及び図６において、５はＬＶＤＳ送信回路、６はＬＶＤＳ受信回路である。図５及び図６で説明する他の構成例は、図３及び図４で説明した構成例の一部変更例であり、その好ましい形態も含めて同様の箇所は詳細な説明を省略する。

図５で例示するＬＶＤＳ送信回路５は、上述のパターン送信手段１０の一例として、パターン発生回路５５及び出力切換回路５４を有するものとする。パターン発生回路５５はパターン発生回路３５と同様である。出力切換回路５４は、テスト実行時に、Ｐ／Ｓ変換回路５１からの出力を、パターン発生回路５５で発生させた被テストパターンデータに切り換える回路である。

出力切換回路５４で切り換える前、すなわち通常時（テスト実行時以外）には、入力信号０〜６，７〜１３，１４〜２０，２１〜２７といったように７ｂｉｔのパラレル伝送データがＰ／Ｓ変換回路５１に入力され、シリアル伝送データに変換され、各伝送チャンネル毎にドライバ群５６の対応するドライバによって、ＬＶＤＳケーブルを介して受信側へと伝送されている。ここで、ＰＬＬ回路５２からの出力クロックもＬＶＤＳケーブルを介して受信側へと伝送される。

図６で例示するＬＶＤＳ受信回路６は、上述のパターン比較手段２０の一例として、比較回路６４及びテストパターンデータ記憶回路６５を有するものとする。比較回路６４は、テスト実行時に、受信したシリアルの被テストパターンデータ（Ｓ／Ｐ変換回路６１で変換されていないデータ）と、テストパターン記憶回路６５に格納されたシリアル伝送用の所定のテストパターンデータとを比較する回路である。ストローブ選択回路６３は、比較回路６４での比較結果に基づいて、最適なタイミング（ポジション）のストローブ信号を選択するよう設定する。なお、ＬＶＤＳケーブルが１対複数の場合でも、送信側の対応する信号線から受信した被テストパターンデータを用いて比較すればよいだけである。

比較回路６４で比較を実行する以外の時、すなわち通常時には、ＬＶＤＳケーブルを介して、７ｂｉｔシリアル伝送データが各伝送チャンネル毎にレシーバ群６６の対応するレシーバによって受信される。そして、通常時及びテスト実行時のいずれの場合でも、Ｓ／Ｐ変換回路６１では、ストローブ選択回路６３によって選択されたタイミングで、入力されたシリアル伝送データ（テスト時にはシリアル伝送された被テストパターンンデータとなる）が、パラレル伝送データに変換される。ここで、ＰＬＬ回路４２は出力クロックとしても後段に信号を出力する。変換後のパラレル伝送データは、バッファ６７に７ｂｉｔ分バッファリングされて、出力信号０〜６，７〜１３，１４〜２０，２１〜２７といったように７ｂｉｔのパラレル伝送データとして少なくとも各チャンネル同時に出力される。なお、この例では、変換後のパラレル伝送データが比較回路６４にも出力されることはない。また、受信したシリアル伝送データがテストパターンデータであった場合、バッファ６７でバッファリングされたデータを消去するような構成を採用してもよい。

存在する伝送チャンネル毎に比較を実行する形態では、比較回路６４においては、受信した各チャンネル中の一つのチャンネルからのシリアル伝送データ入力のみを受け付け、比較回路４４への入力を順次各チャンネル分スイッチングしていくようにすればよい。また、送信側においても、パターン送信手段１０が、テスト実行時に、存在する伝送チャンネル毎に被テストパターンデータを送信するようにしておくことが好ましい。また、伝送チャンネル毎に、ストローブ選択回路４３での最適なストローブポジションを調整して設定しておくようにしてもよい。また、図５及び図６で説明した構成例であっても、上述したテスト実行時に関する応用例やストローブポジション設定方法に関する応用例が適用できる。

ここで、図７を参照して、上述のＰＬＬ回路１２，２２，３２，４２に適用できるＰＬＬ回路７の構成例を説明する。ＰＬＬ回路７は、一般的なＰＬＬ回路の構成であり、位相比較器７１、チャージポンプ７２、ループフィルタ７３、分周器７４、及びＶＣＯ（電圧制御発振器）７５からなる。

位相比較器７１は、基準信号（ｆｒ）と、分周器７４からの帰還信号（ｆｐ）と、の間の位相差を検出し、ＶＣＯ７５の発振周波数を上昇させる制御信号（ＵＰ）、又は下降させる制御信号（ＤＮ）を出力する。基準信号（ｆｒ）に対して帰還信号（ｆｐ）が遅れている時は、位相比較器７１から、ＶＣＯ７５の発振周波数を上昇させる制御信号（ＵＰ）が位相差に相当する期間出力される。逆に、基準信号（ｆｒ）に対して帰還信号（ｆｐ）が進んでいる時は、位相比較器７１から、ＶＣＯ７５の発振周波数を下降させる制御信号（ＤＮ）が位相差に相当する期間出力される。このように、位相比較器７１は、入力される２つの信号の位相差をパルス幅変換した信号を出力する。

チャージポンプ７２は、位相比較器７１からの制御信号（ＵＰ／ＤＮ）をアナログ信号に変換し、ループフィルタ７３を通して、その出力信号ＣＰＯを制御電圧（Ｖｃ）としてＶＣＯ７５に与える。

ループフィルタ７３は、抵抗及びコンデンサで構成されたローパスフィルタ回路であり、チャージポンプ７２からの出力信号ＣＰＯに含まれるスイッチングノイズ等を低減する目的、及びフィードバックループを安定化する目的で用いられる。

ＶＣＯ７５の出力信号（ｆｏ）は、このＰＬＬ回路７の出力信号（ｆｏ）として出力されるとともに、分周器７４で分周されて帰還信号（ｆｐ）として位相比較器７１へ入力される。その際、出力信号（ｆｏ）は、分周器７４で１／Ｎの周波数へ変換されるので、帰還信号（ｆｐ）と出力信号（ｆｏ）の周波数の関係は、式ｆｐ＝ｆｏ／Ｎ（１）で表される。なお、分周器７４は、分周比を変更可能である。

ＰＬＬ回路７は、ｆｒ＝ｆｐとなるように制御電圧（Ｖｃ）を制御するので、出力信号（ｆｏ）は、式ｆｏ＝Ｎ×ｆｒのように表される。すなわち、基準信号（ｆｒ）に対してＮ倍の周波数の出力信号（ｆｏ）が、ＰＬＬ回路７から出力されることになる。

次に、ＶＣＯ７５の構成について図７（Ｂ）を参照して説明する。ＶＣＯ７５は、入力される制御電圧（Ｖｃ）に応じて発振周波数が変化するＭ段（Ｍ：奇数）リング発振器７６を備えた構成である。ここでは、リング発振器７６を構成するＭ個のインバータ素子の各タップから出力される出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）をＰＬＬ回路７の出力として利用している。また、出力信号ｐｈｉ１が分周器に入力され、分周されて帰還信号（ｆｐ）として位相比較器に帰還される。

このように構成することで、ＰＬＬ回路７の出力となる出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）は、基準信号（ｆｒ）の分周比（Ｎ）倍の周波数となり、基準信号（ｆｒ）の周期をＴとすると、それぞれの位相がＴ／（Ｎ・Ｍ）ずつ遅延した出力信号となる。

次に、ＰＬＬ回路７のＶＣＯ７５に接続するためのストローブ作成回路について、図８を参照して説明する。なお、図８で説明するストローブ作成回路を設けない場合でも、本発明の効果は得られる。図８（Ａ）で例示するストローブ作成回路８０や図８（Ｂ）で例示するストローブ作成回路８１は、ＰＬＬ回路７に備えられ（実際にはＰＬＬ回路７の後段に設置されるが、その出力は図１乃至図６で説明したのと同じ所への出力となる）、クロック信号を分周して生成した複数のタップ出力信号から、位相が異なった複数のストローブ信号を出力する回路である。

ストローブ作成回路８０は、Ｄフリップフロップによる簡単な構成でＰＬＬ回路７の出力信号（タップ出力信号）ｐｈｉ１〜ｐｈｉ（Ｍ）を用いて、ストローブ信号を作成することができる。例えば、図８（Ａ）に示したように、Ｍ個のＤフリップフロップｄ１〜ｄ（Ｍ）のクロック入力端子ＣＫに、ＰＬＬ回路７の出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）がそれぞれ入力されるように接続する。また、出力信号ｐｈｉ１をクロック入力端子に入力するＤフリップフロップｄ１のみ、出力端子／Ｑをデータ入力端子Ｄに接続する。さらに、Ｄフリップフロップｄ１〜ｄ（Ｍ−１）の各出力端子Ｑを、次段のＤフリップフロップｄ２〜ｄ（Ｍ）のデータ入力端子Ｄに、それぞれ接続する。そして、Ｄフリップフロップｄ１〜ｄＭの各出力端子Ｑから出力される信号をストローブ信号ｓｔｂ１〜ｓｔｂ（Ｍ）とする。この構成によって、出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）を用いて複数のストローブ信号を作成する。また、ストローブ信号を作成するためのストローブ作成回路１３への入力信号ｐｈｉ１〜ｐｈｉ（Ｍ）の組み合わせについては適宜選択し、出力となる複数のストローブ信号が規則的に作成されるようにしなければならない。

ストローブ作成回路８１は、ストローブタイミング発生回路とも言える回路であり、図８（Ｂ）に示したように、１４個のＤフリップフロップｄ３２１〜ｄ３３４を備えている。また、奇数番号のＤフリップフロップはクロック入力端子ＣＫがハイアクティブであり、偶数番号のＤフリップフロップはクロック入力端子ＣＫがローアクティブである。さらに、Ｄフリップフロップｄ３２１〜ｄ３２７及びＤフリップフロップｄ３２８〜ｄ３３４のクロック入力端子ＣＫに、ＰＬＬ回路７のタップ出力信号ｐｈｉ１〜ｐｈｉ７が、この順にそれぞれ入力されるように接続されている。また、Ｄフリップフロップｄ３２１のみ、出力端子／Ｑをデータ入力端子Ｄに接続する。さらに、Ｄフリップフロップｄ３２１〜ｄ３３３の各出力端子Ｑを、次段のＤフリップフロップｄ３２２〜ｄ３３４のデータ入力端子Ｄに、それぞれ接続する。そして、Ｄフリップフロップｄ３２１〜ｄ３３４の各出力端子Ｑから出力される信号をストローブ信号とする。

このようにストローブ作成回路は、Ｄフリップフロップで構成した回路に、タップ出力信号ｐｈｉ１〜ｐｈｉ７を入力することで、容易にストローブ信号を作成できる。また、タップ出力信号ｐｈｉ１〜ｐｈｉ７の組み合わせにより、様々なバリエーションのストローブ信号を作成できる。

このようなストローブ作成回路８０，８１により、複数のタップ出力信号の１又は数倍の数を規則的にして出力することが可能となる。このようなストローブ作成回路８０，８１は、送信側及び／又は受信側に設けるようにしてもよい回路である。例えば、ある機器にデータ送信・受信の双方を組み込む場合には、ＰＬＬ回路を送信・受信共用として一つ設け、受信用にストローブ作成回路８０，８１を追加して規則的な好ましくは数倍のストローブ信号をストローブ選択回路に出力するようにしてもよい。

次に、図３及び図４や図５及び図６を主として参照して説明したデータ伝送システムにおけるデータ伝送処理について、図９乃至図１４を参照し、伝送されるデータを例に挙げて詳細に説明する。

図９は、ＬＶＤＳ送信回路で通常時に送信される送信データの一例を波形のタイミングチャートで示した図で、図１０は、ＬＶＤＳ送信回路でテスト実行時に送信される送信データの一例を波形のタイミングチャートで示した図で、図１１は、ＬＶＤＳ受信回路で受信される受信データの一例を波形のタイミングチャートで示した図である。

ＬＶＤＳ送信回路において、通常時には、図９で例示するように、１クロック周期Ｔに各チャンネルに対してＤ１〜Ｄ７の７ビットシリアルデータが送信される。ＬＶＤＳ受信回路では、図１１で例示するように、各チャンネルに対して送信された７ビットシリアルデータを、受信クロック周期Ｔにほぼ受信する。

一方、テスト実行時には、ＬＶＤＳ送信回路は、図１０で例示するように、ＰＤ端子アサート後（例えば節電モード移行後）の送信データを、ストローブポジション確認用のテストサイクルと定め、予め取り決めたデータ長のテストパターンデータを例えば３回送出する。この被テストパターンデータを受信したＬＶＤＳ受信回路は、図１１で例示するように、各チャンネルに対して送信された７ビットシリアルデータであるテストパターンデータを受信し、ストローブ位置を調整し、受信データと内蔵ＲＯＭ等に格納されたテストパターンンデータとを比較して、データが一致した場合はそのストローブ位置を真とする。なお、ストローブポジションの調整については、後述する。

そして、調整後、ＬＶＤＳ送信回路は、被テストパターンデータ送信後にアイドル信号ＩＤＬＥを挟むなどして通常のデータ（ノーマルデータ）を送信し、ＬＶＤＳ受信回路は、そのノーマルデータを受信し、もしスキューが生じていたとしても、クロック信号に対する入力データ信号を自己補正して、安定したシリアル・パラレル変換を行う。

最後に、ストローブポジションの設定（調整）について、従来技術と比較を行いながら説明する。図１２は、図４又は図６のＬＶＤＳ受信回路におけるスキュー無しの場合のストローブ選択方法を説明するための図で、図１３は、図４又は図６のＬＶＤＳ受信回路におけるデータアドバンススキュー有りの場合のストローブ選択方法を説明するための図で、図１４は、図４又は図６のＬＶＤＳ受信回路におけるデータディレイスキュー有りの場合のストローブ選択方法を説明するための図である。

図１７乃至図１９を参照して説明したように、特許文献３の技術はＬＶＤＳ受信回路内のストローブ選択回路を工夫することにより、データ信号とクロック信号との間でスキューが生じてもクロック信号に対する入力データ信号を自己補正している。しかしながら、図１７乃至図１９を参照して説明したように、Ｄ［６：０］の７ｂｉｔに着目した場合、常にデータを２１箇所でサンプリングする必要がある。

それに対し、本発明では、ＬＶＤＳ送信回路内で被テストパターンデータを発生させ、且つＬＶＤＳ受信回路内にテストパターンデータ記憶領域を設けておき、テストモード時にＬＶＤＳ受信回路で、受信データとＬＶＤＳ受信回路内のテストデータとを比較することで、最適なストローブポジションを選択するようにしている。

例えば、ＰＤ端子アサートの直後の期間に固定データを送信するテストサイクルを設け、ストロープポジョションを変更して受信したデータとＲＯＭに格納されているテストデータの期待値とを比較することにより、適切なストローブポジションを検出する。テストサイスクル終了後は求めた最適ストローブポジションで設定し、通常データを受信する。

図１２乃至図１４では、被テストパターンデータがＤ［６：０］＝［１００１０１１］である場合について、説明する。まず、図１２を参照して、ＬＶＤＳ受信回路４又は６におけるスキュー無しの場合のストローブ選択方法を説明する。ここでは、被テストパターンデータとして、７ｂｉｔシリアルデータがＴ期間内にデータＤ［６：０］＝［１００１０１１］が受信され入力される。

スキューが無い場合、１回目のテストのストローブポジションでのサンプルリング結果はＳ［６：０］＝［１００１０１１］となり、２回目、３回目でも同様の結果が得られる。このＳ［６：０］を例えばＲＯＭ内に格納されたデータＤ［６：０］＝［１００１０１１］（送信された被テストパターンデータと同じデータ）と照合すると、どのストローブポジションでも期待値（ＲＯＭ内のテストパターンデータ）と一致する。このようなときには、例えばセンタのストローブポジション（２回目のストローブポジション）を採用するなど決めておく。

図１３を参照して、ＬＶＤＳ受信回路４又は６におけるスキュー有り（データアドバンススキュー）の場合のストローブ選択方法を説明する。ここでは、被テストパターンデータとして、７ｂｉｔシリアルデータがＴ期間内にデータＤ［６：０］＝［０００１０００］が受信され入力される。

スキュー有り（データアドバンススキュー）の場合、１回目と２回目のテストのストローブポジションでのサンプルリング結果はＳ［６：０］＝［１００１０１１］となるが、３回目のテストのストローブポジションでのサンプリング結果はＳ［６：０］＝［００１０１１１］となる。このＳ［６：０］を例えばＲＯＭ内に格納されたデータＤ［６：０］＝［１００１０１１］（送信された被テストパターンデータと同じデータ）と照合すると、１回目、２回目のストロープポジションでは期待値と一致するが、３回目のストローブポジションでは期待値と異なるので、１回目のストロープポジションを選択する。このように、エラーが１カ所であった場合、その１カ所エラーした所から離れた所を選択するようにするとよい。

図１４を参照して、ＬＶＤＳ受信回路４又は６におけるスキュー有り（データディレイスキュー）の場合のストローブ選択方法を説明する。ここでは、同様に、被テストパターンデータとして、７ｂｉｔシリアルデータがＴ期間内にデータＤ［６：０］＝［０００１０００］が受信され入力される。

スキュー有り（データディレイスキュー）の場合、２回目と３回目のテストのストローブポジションでのサンプルリング結果はＳ［６：０］＝［１００１０１１］となるが、３回目のテストのストローブポジションでのサンプリング結果はＳ［６：０］＝［０１００１０１］となる。このＳ［６：０］を例えばＲＯＭ内に格納されたデータＤ［６：０］＝［１００１０１１］（送信された被テストパターンデータと同じデータ）と照合すると、２回目、３回目のストロープポジションでは期待値と一致するが、１回目のストローブポージションでは期待値と異なるので、３回目のストロープポジションを選択する。このように、エラーが１カ所であった場合、その１カ所エラーした所から離れた所を選択するようにするとよい。

このように、製造ばらつきや動作温度等の動作環境の影響により、クロック信号ＣＬＫＩＮに対してシリアルデータ入力信号にスキューが生じた際でも、あるパターンを自己検出し、規則的に作成されたストローブの中からより適切なストローブを選択することができる。このような選択の決定は、実物参照しているようなものであるので効果的であり、安定したシリアル・パラレル変換を実行することができる。

なお、本実施形態においては、テスト回数を３回とし、結果的にシリアルデータの１ビット当たり３通りのストローブを使用した実施形態を示したが、ＰＬＬ回路の分周器の分周比を変化させることで変更することが可能である。テストするシリアルデータの１ビット当たりのストローブ信号の数を増やすことによって、より最適なストローブポジションを選択・設定することが可能となる。すなわち、ＰＬＬの分周比をもっと細かくすれば、さらに細かいピッチでストローブポジションのパターンができる。

本発明の一実施形態に係るデータ送信装置の概略構成例を示すブロック図である。 本発明の一実施形態に係るデータ受信装置の概略構成例を示すブロック図である。 本発明に係るＬＶＤＳ送信回路の一構成例を示すブロック図である。 本発明に係るＬＶＤＳ受信回路の一構成例を示すブロック図である。 本発明に係るＬＶＤＳ送信回路の他の構成例を示すブロック図である。 本発明に係るＬＶＤＳ受信回路の他の構成例を示すブロック図である。 ＰＬＬ回路の一構成例を示すブロック図である。 図７のＰＬＬ回路におけるＶＣＯに接続するためのストローブ作成回路の一構成例を示すブロック図である。 ＬＶＤＳ送信回路で通常時に送信される送信データの一例を波形のタイミングチャートで示した図である。 ＬＶＤＳ送信回路でテスト実行時に送信される送信データの一例を波形のタイミングチャートで示した図である。 ＬＶＤＳ受信回路で受信される受信データの一例を波形のタイミングチャートで示した図である。 図４又は図６のＬＶＤＳ受信回路におけるスキュー無しの場合のストローブ選択方法を説明するための図である。 図４又は図６のＬＶＤＳ受信回路におけるデータアドバンススキュー有りの場合のストローブ選択方法を説明するための図である。 図４又は図６のＬＶＤＳ受信回路におけるデータディレイスキュー有りの場合のストローブ選択方法を説明するための図である。 従来技術によるＬＶＤＳ送受信回路の構成例を示す図である。 従来技術（特許文献３）によるＬＶＤＳ受信回路の構成例を示す図である。 図１６のＬＶＤＳ受信回路におけるスキュー無しの場合のストローブ選択方法を説明するための図である。 図１６のＬＶＤＳ受信回路におけるデータアドバンススキュー有りの場合のストローブ選択方法を説明するための図である。 図１６のＬＶＤＳ受信回路におけるデータディレイスキュー有りの場合のストローブ選択方法を説明するための図である。

符号の説明

１…データ送信装置、２…データ受信装置、３，５…ＬＶＤＳ送信回路（ＬＶＤＳ Ｔｘ）、４，６…ＬＶＤＳ受信回路（ＬＶＤＳ Ｒｘ）、１０…パターン送信手段、１１，３１，５１…Ｐ／Ｓ変換回路、７，１２，２２，３２，４２，５２，６２…ＰＬＬ回路、２０…パターン比較手段、２１，４１，６１…Ｓ／Ｐ変換回路、２３，４３，６３…ストローブ選択回路、３４…入力切換回路、３５，５５…パターン発生回路（Ｔｅｓｔ ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）、３６，５６…ドライバ群、４４，６４…比較回路（Ｃｏｍｐａｒａｔｏｒ）、４５，６５…テストパターンデータ記憶回路、４６，６６…レシーバ群、４７，６７…バッファ、５４…出力切換回路、７１…位相比較器、７２…チャージポンプ、７３…ループフィルタ、７４…分周器、７５…ＶＣＯ（電圧制御発振器）、７６…リング発振器、８０，８１…ストローブ作成回路。

Claims (20)

1. クロック信号を分周して複数のタップ出力信号を出力するＰＬＬ回路と、該ＰＬＬ回路から出力されたタップ出力信号によってパラレル伝送データをシリアル伝送データに変換するパラレル・シリアル変換回路とを備え、入力されたパラレル伝送データをシリアル伝送データに変換して送信するデータ送信装置であって、テスト実行時に、被テストパターンデータをシリアル伝送により送信するパターン送信手段を備えたことを特徴とするデータ送信装置。
2. 前記パターン送信手段は、前記ＰＬＬ回路から出力されたタップ出力信号によってパラレル伝送用の所定の被テストパターンデータを発生するパターン発生回路と、テスト実行時に、前記パラレル・シリアル変換回路への入力を前記パターン発生回路で発生させた被テストパターンデータに切り換える入力切換回路とを有することを特徴とする請求項１に記載のデータ送信装置。
3. 前記パターン送信手段は、前記ＰＬＬ回路から出力されたタップ出力信号によってシリアル伝送用の所定の被テストパターンデータを発生するパターン発生回路と、テスト実行時に、前記パラレル・シリアル変換回路からの出力を前記パターン発生回路で発生させた被テストパターンデータに切り換える出力切換回路とを有することを特徴とする請求項１に記載のデータ送信装置。
4. 前記パターン送信手段は、テスト実行時に、前記被テストパターンデータを所定のテスト回数だけ送信することを特徴とする請求項１乃至３のいずれか１項に記載のデータ送信装置。
5. 前記パターン送信手段は、テスト実行時に、存在する伝送チャンネル毎に被テストパターンデータを送信することを特徴とする請求項１乃至４のいずれか１項に記載のデータ送信装置。
6. 前記テスト実行時は、前記パターン送信手段が省電力モードへの移行を示す信号を受信した時であることを特徴とする請求項１乃至５のいずれか１項に記載のデータ送信装置。
7. 前記テスト実行時は、前記パターン送信手段が電源投入を示す信号を受信した時であることを特徴とする請求項１乃至５のいずれか１項に記載のデータ送信装置。
8. クロック信号を分周して生成した複数のタップ出力信号をストローブ信号として出力するＰＬＬ回路と、該ＰＬＬ回路から出力された複数のストローブ信号の中から最適なタイミングのストローブ信号を選択するストローブ選択回路と、該ストローブ選択回路で選択されたストローブ信号によって、受信したシリアル伝送データをパラレル伝送データに変換するシリアル・パラレル変換回路とを備え、シリアル伝送データを受信してパラレル伝送データに変換し出力するデータ受信装置であって、テスト実行時に、シリアル伝送された被テストパターンデータを受信し、所定のテストパターンデータとの比較を行うパターン比較手段を備え、前記ストローブ選択回路は、前記パターン比較手段での比較結果に基づいて、最適なタイミングのストローブ信号を選択するよう設定することを特徴とするデータ受信装置。
9. 前記パターン比較手段は、テスト実行時に、前記受信した被テストパターンデータを前記シリアル・パラレル変換回路で変換した後のパラレル伝送データとパラレル伝送用の所定のテストパターンデータとを比較する比較回路を有し、前記ストローブ選択回路は、前記比較回路での比較結果に基づいて、最適なタイミングのストローブ信号を選択するよう設定することを特徴とする請求項８に記載のデータ受信装置。
10. 前記パターン比較手段は、テスト実行時に、前記受信した被テストパターンデータとシリアル伝送用の所定のテストパターンデータとを比較する比較回路を有し、前記ストローブ選択回路は、前記比較回路での比較結果に基づいて、最適なタイミングのストローブ信号を選択するよう設定することを特徴とする請求項８に記載のデータ受信装置。
11. 前記パターン比較手段は、テスト実行時に、所定のテスト回数分だけ前記シリアル伝送された被テストパターンデータに基づいて前記比較を実行することを特徴とする請求項８乃至１０のいずれか１項に記載のデータ受信装置。
12. 前記ストローブ選択回路は、比較結果が一致しないテストが存在した場合、該一致しないテストに対応するストローブ信号からできるだけ離れたタイミングのストローブ信号を選択するよう設定することを特徴とする請求項１１に記載のデータ受信装置。
13. 前記パターン比較手段は、テスト実行時に、存在する伝送チャンネル毎に、受信した被テストパターンデータに対して前記比較を実行し、前記ストローブ選択回路に比較結果を伝送することを特徴とする請求項８乃至１２のいずれか１項に記載のデータ受信装置。
14. 前記テスト実行時は、前記パターン比較手段が省電力モードへの移行を示す信号を受信した時であることを特徴とする請求項８乃至１３のいずれか１項に記載のデータ受信装置。
15. 前記テスト実行時は、前記パターン比較手段が電源投入を示す信号を受信した時であることを特徴とする請求項８乃至１３のいずれか１項に記載のデータ受信装置。
16. 前記ＰＬＬ回路は、前記クロック信号を分周して生成した複数のタップ出力信号から、位相が異なった複数のストローブ信号を出力する回路を有することを特徴とする請求項８乃至１５のいずれか１項に記載のデータ受信装置。
17. 前記クロック信号は、前記シリアル伝送データの一つとして受信したクロック信号であることを特徴とする請求項８乃至１６のいずれか１項に記載のデータ受信装置。
18. 請求項１に記載のデータ送信装置と請求項８に記載のデータ受信装置とを、クロック信号用及びデータ信号用の複数のシリアル伝送ケーブルで接続したことを特徴とするデータ伝送システム。
19. 請求項１乃至７のいずれか１項に記載のデータ送信装置を半導体基板上に形成したことを特徴とする半導体装置。
20. 請求項８乃至１７のいずれか１項に記載のデータ受信装置を半導体基板上に形成したことを特徴とする半導体装置。

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