KR20140009712A - 전압 레귤레이터, 전압 레귤레이팅 시스템, 메모리 칩, 및 메모리 장치 - Google Patents

전압 레귤레이터, 전압 레귤레이팅 시스템, 메모리 칩, 및 메모리 장치 Download PDF

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KR20140009712A
KR20140009712A KR1020120076215A KR20120076215A KR20140009712A KR 20140009712 A KR20140009712 A KR 20140009712A KR 1020120076215 A KR1020120076215 A KR 1020120076215A KR 20120076215 A KR20120076215 A KR 20120076215A KR 20140009712 A KR20140009712 A KR 20140009712A
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이주성
허동훈
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삼성전자주식회사
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Abstract

전압 레귤레이터가 제공된다. 전압 레귤레이터는, 전원이 공급되는 전원단, 로드 커런트가 출력되는 출력단, 전원단과 출력단 사이에 접속되고, 제1 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 커런트를 생성하고, 이를 출력단에 출력하는 제1 트랜지스터, 및 전원단과 출력단 사이에 접속되고, 제2 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 커런트와 다른 제2 커런트를 생성하고, 이를 출력단에 출력하는 제2 트랜지스터를 포함하되, 제1 트랜지스터는 제2 모드에서 인에이블되고, 제2 트랜지스터는 제1 모드에서 디스에이블된다.

Description

전압 레귤레이터, 전압 레귤레이팅 시스템, 메모리 칩, 및 메모리 장치{Voltage regulator, voltage regulating systemt, memory chip, and momory device}
본 발명은 전압 레귤레이터, 전압 레귤레이팅 시스템, 메모리 칩, 및 메모리 장치에 관한 것이다.
전자, 정보 통신 기술의 발달에 따라 다양한 휴대용 전자 기기들이 시장에 출시되고 있다. 이러한 휴대용 전자 기기들은 그 내부에 장착된 베터리에 의해 전원을 공급받아 작동되는 것이 일반적이다. 따라서, 최근에는 베터리 수명이 장치 성능에 중요한 요소로 평가 받고 있으며, 한정된 베터리 용량을 효율적으로 사용하기 위한 연구가 활발하게 진행되고 있다.
베터리 용량을 효율적으로 사용하기 위한 하나의 예시적인 방법으로는, 전자 기기의 동작 모드를 고성능 동작을 위한 액티브 모드(active mode)와, 전력 소모를 최소화할 수 있는 파워 세이빙 모드(power saving mode)로 나누고, 각 모드에 따라 기기의 전력 소모를 다르게 관리하는 방법을 들 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 신뢰성이 향상된 전압 레귤레이터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상기 전압 레귤레이터를 포함하여 향상된 동작 신뢰성을 가지며 전력 소모를 최적화할 수 있는 전압 레귤레이팅 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 전압 레귤레이터를 포함하여 향상된 동작 신뢰성을 가지며 전력 소모를 최적화할 수 있는 메모리 칩을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 전압 레귤레이터를 포함하여 향상된 동작 신뢰성을 가지며 전력 소모를 최적화할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전압 레귤레이터는, 전원이 공급되는 전원단, 로드 커런트가 출력되는 출력단, 전원단과 출력단 사이에 접속되고, 제1 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 커런트를 생성하고, 이를 출력단에 출력하는 제1 트랜지스터, 및 전원단과 출력단 사이에 접속되고, 제2 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 커런트와 다른 제2 커런트를 생성하고, 이를 출력단에 출력하는 제2 트랜지스터를 포함하되, 제1 트랜지스터는 제2 모드에서 인에이블되고, 제2 트랜지스터는 제1 모드에서 디스에이블된다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 크기와 상기 제2 트랜지스터의 크기는 서로 다를 수 있다. 특히, 상기 제2 트랜지스터의 크기는 상기 제1 트랜지스터의 크기보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 커런트는 상기 제1 커런트보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 모드는 파워 세이빙 모드를 포함하고, 상기 제2 모드는 액티브 모드를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 일단이 상기 출력단에 접속되고, 타단이 상기 증폭부에 접속되는 피드백 네트워크를 더 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 전원단과 상기 출력단 사이에 병렬 접속될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 모드에서, 상기 로드 커런트는 상기 제1 커런트이고, 상기 제2 모드에서, 상기 로드 커런트는 상기 제1 커런트와 상기 제2 커런트의 합일 수 있다.
본 발명의 몇몇 실시예에서, 상기 전원단과 상기 출력단 사이에 접속되고, 상기 제1 및 제2 모드와 다른 제3 모드에서 상기 증폭부로부터 인가되는 신호에 인에이블되어 상기 제1 및 제2 커런트와 다른 제3 커런트를 생성하고, 이를 상기 출력단에 출력하는 제3 트랜지스터를 더 포함할 수 있으며, 이 때, 상기 제1 트랜지스터는 상기 제3 모드에서 인에이블되고, 상기 제2 트랜지스터는 상기 제3 모드에서 인에이블되고, 상기 제3 트랜지스터는 상기 제1 및 제2 모드에서 디스에이블될 수 있다. 여기서, 상기 제3 트랜지스터의 크기는 상기 제2 트랜지스터의 크기보다 크고, 상기 제2 제 트랜지스터의 크기는 상기 제1 트랜지스터의 크기보다 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 전압 레귤레이터는, 전원이 공급되는 전원단, 로드 커런트가 출력되는 출력단, 제1 단이 전원단에 접속되고, 제2 단이 출력단에 접속되고, 게이트 단이 증폭부에 접속된 제1 트랜지스터, 및 제1 단이 전원단에 접속되고, 제2 단이 출력단에 접속되고, 게이트 단이 제1 및 제2 스위치의 일단에 접속된 제2 트랜지스터를 포함하되, 제1 스위치의 타단은 상기 전원단에 접속되고, 제2 스위치의 타단은 증폭부에 접속된다.
본 발명의 몇몇 실시예에서, 상기 제1 스위치는 제1 모드에서 온(on)되고, 상기 제1 모드와 다른 제2 모드에서 오프(off)될 수 있다. 그리고, 상기 제2 스위치는 상기 제1 모드에서 오프(off)되고, 상기 제2 모드에서 온(on)될 수 있다. 그리고, 상기 제1 모드는 파워 세이빙 모드를 포함하고, 상기 제2 모드는 액티브 모드를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 트랜지스터는 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 단이 상기 전원단에 접속되고, 제2 단이 상기 출력단에 접속되고, 게이트 단이 제3 및 제4 스위치의 일단에 접속된 제3 트랜지스터를 더 포함하되, 상기 제3 스위치의 타단은 상기 전원단에 접속되고, 상기 제4 스위치의 타단은 상기 증폭부에 접속될 수 있다. 이 때, 제1 모드에서, 상기 제1 및 제3 스위치는 온되고, 상기 제2 및 제4 스위치는 오프되고, 상기 제1 모드와 다른 제2 모드에서, 상기 제2 및 제3 스위치는 온되고, 상기 제1 및 제4 스위치는 오프되고, 상기 제1 및 제2 모드와 다른 제3 모드에서, 상기 제2 및 제4 스위치는 온되고, 상기 제1 및 제3 스위치는 오프될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 크기와 상기 제2 트랜지스터의 크기는 서로 다를 수 있다. 특히, 상기 제2 트랜지스터는 상기 제1 트랜지스터보다 클 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전압 레귤레이팅 시스템은, 구동하는데 제1 로드 커런트가 요구되는 제1 로드 블록과, 구동하는데 제1 로드 커런트보다 큰 제2 로드 커런트가 요구되는 제2 로드 블록을 포함하는 로드 블록, 및 로드 블록에 상기 제1 및 제2 로드 커런트를 제공하는 전압 레귤레이터를 포함하되, 전압 레귤레이터는, 전원단과 로드 블록 사이에 병렬로 연결된 제1 및 제2 트랜지스터를 포함하고, 제1 로드 블록에 대한 구동이 요구될 시, 전압 레귤레이터의 제2 트랜지스터는 디스에이블되고 제1 트랜지스터가 인에이블되어 제1 로드 커런트를 생성하고, 제2 로드 블록에 대한 구동이 요구될 시, 전압 레귤레이터의 제1 및 제2 트랜지스터가 인에이블되어 제2 로드 커런트를 생성한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터가 생성하는 제1 커런트의 크기와 상기 제2 트랜지스터가 생성하는 제2 커런트의 크기는 서로 다를 수 있다. 특히, 상기 제2 커런트의 크기는 상기 제1 커런트의 크기보다 클 수 있다. 이 때, 상기 제2 로드 커런트는 상기 제1 커런트와 상기 제2 커런트의 합일 수 있다.
본 발명의 몇몇 실시예에서, 상기 로드 블록은 구동하는데 상기 제2 로드 커런트보다 큰 제3 로드 커런트가 요구되는 제3 로드 블록을 더 포함하고, 상기 전압 레귤레이터는, 상기 전원단과 상기 로드 블록 사이에 병렬로 연결된 제3 트랜지스터를 더 포함하고, 상기 제1 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제2 및 제3 트랜지스터는 디스에이블되고 상기 제1 트랜지스터가 인에이블되어 상기 제1 로드 커런트를 생성하고, 상기 제2 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제3 트랜지스터는 디스에이블되고 상기 제1 및 제2 트랜지스터가 인에이블되어 상기 제2 로드 커런트를 생성하고, 상기 제3 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제1 내지 제3 트랜지스터가 인에이블되어 상기 제3 로드 커런트를 생성할 수 있다. 이 때, 상기 제3 트랜지스터가 생성하는 제3 커런트의 크기는 상기 제2 트랜지스터가 생성하는 제2 커런트의 크기보다 크고, 상기 제2 트랜지스터가 생성하는 제2 커런트의 크기는 상기 제1 트랜지스터가 생성하는 제1 커런트의 크기보다 클 수 있다. 여기서, 상기 제3 로드 커런트는 상기 제1 내지 제3 커런트의 합일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 칩은, 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 및 로드 커런트를 생성하여 이를 복수의 메모리 셀에 인가하는 전압 레귤레이터를 포함하되, 전압 레귤레이터는, 전원이 공급되는 전원단과, 로드 커런트가 출력되는 출력단과, 전원단과 출력단 사이에 접속되고, 제1 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 로드 커런트를 생성하고 이를 복수의 메모리 셀 중 N(여기서, N은 자연수)개의 메모리 셀을 구동하는데 제공하는 제1 트랜지스터와, 전원단과 출력단 사이에 접속되고, 제2 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 로드 커런트 보다 큰 제2 로드 커런트를 생성하고, 이를 복수의 메모리 셀 중 M(여기서, M>N인 자연수)개의 메모리 셀을 구동하는데 제공하는 제2 트랜지스터를 포함하되, 제1 트랜지스터는 제2 모드에서 인에이블되고, 제2 트랜지스터는 상기 제1 모드에서 디스에이블된다.
본 발명의 몇몇 실시예에서, 상기 전압 레귤레이터는 상기 메모리 칩의 컨트롤러 내부에 배치될 수 있다. 본 발명의 몇몇 실시예에서, 상기 제1 모드와 상기 제2 모드는 어드레스 신호에 따라 결정될 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 칩, 및 로드 커런트를 생성하고 이를 이용하여 복수의 메모리 칩을 구동하는 컨트롤러를 포함하되, 컨트롤러는 전압 레귤레이터를 포함하고, 전압 레귤레이터는, 전원이 공급되는 전원단과, 로드 커런트가 출력되는 출력단과, 전원단과 출력단 사이에 접속되고, 제1 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 로드 커런트를 생성하고, 이를 복수의 메모리 칩 중 N(여기서, N은 자연수)개의 메모리 칩을 구동하는데 제공하는 제1 트랜지스터와, 전원단과 출력단 사이에 접속되고, 제2 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 로드 커런트 보다 큰 제2 로드 커런트를 생성하고, 이를 복수의 메모리 칩 중 M(여기서, M>N인 자연수)개의 메모리 칩을 구동하는데 제공하는 제2 트랜지스터를 포함하되, 제1 트랜지스터는 상기 제2 모드에서 인에이블되고, 제2 트랜지스터는 상기 제1 모드에서 디스에이블된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 전압 레귤레이팅 시스템의 개념 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 전압 레귤레이팅 시스템의 동작을 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 전압 레귤레이터의 회로도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 전압 레귤레이터의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 전압 레귤레이터의 성능을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 전압 레귤레이팅 시스템의 개념 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 전압 레귤레이터의 회로도이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 전압 레귤레이터의 동작을 설명하기 위한 도면들이다.
도 13은 본 발명의 일 실시예에 따른 메모리 칩의 개념 블록도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 칩의 동작을 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치의 개념 블록도이다.
도 17 및 도 18는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템의 개념 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 전압 레귤레이팅 시스템의 개념 블록도이다.
도 1을 참조하면, 전압 레귤레이팅 시스템(1)은 로드 블록(200), 및 전압 레귤레이터(100)를 포함한다.
로드 블록(200)은 구동하는데 제1 로드 커런트(load current)가 요구되는 제1 로드 블록(210)과, 구동하는데 제2 로드 커런트가 요구되는 제2 로드 블록(220)을 포함할 수 있다. 여기서, 제2 로드 커런트는 제1 로드 커런트보다 클 수 있다. 다시 말해, 제2 로드 블록(220)을 구동하는데에는 제1 로드 블록(210)을 구동하는데보다 더 많은 커런트가 요구될 수 있다.
본 발명의 몇몇 실시예에서, 제1 로드 블록(210)과 제2 로드 블록(220)은 도시된 것과 같이 서로 중첩될 수 있다. 이는 다시 말해, 제1 로드 블록(210)에 포함된 구성 요소가 제2 로드 블록(220)에도 포함될 수 있음을 의미한다. 이에 관한 보다 구체적인 예는 다음과 같을 수 있다.
서로 동일한 100개의 구성 요소 중, 10개의 구성 요소를 포함하는 블록을 제1 로드 블록(210)이라고 하면, 제2 로드 블록(220)은 제1 로드 블록(210)에 포함된 10개의 구성 요소와 제1 로드 블록(210)에 포함되지 않은 40개의 구성 요소로 이루어진 블록일 수 있다. 여기서, 제1 로드 블록(210)에 포함된 10개의 구성 요소를 구동하는데에 1이라는 로드 커런트가 필요하다고 가정하면, 제2 로드 블록(220)에 포함된 50개의 구성 요소를 구동하는데에 5라는 로드 커런트가 필요하게 된다. 이에 관한 보다 구체적인 설명은 후술하도록 한다.
한편, 도 1에는 제1 로드 블록(210)과 제2 로드 블록(220)이 서로 중첩된 것만 도시되어 있으나, 본 발명이 도시된 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 로드 블록(210)과 제2 로드 블록(220)은 서로 중첩되지 않을 수 있다. 즉, 서로 동일한 100개의 구성 요소 중, 10개의 구성 요소를 포함하는 블록을 제1 로드 블록(210)이라고 할 때, 제2 로드 블록(220)은 제1 로드 블록(210)에 포함되지 않은 50개의 구성 요소로 이루어진 블록일 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, 10개의 제1 구성 요소를 포함하는 블록을 제1 로드 블록(210)이라고 할 때, 제2 로드 블록(220)은 제1 구성 요소와 다른 10개의 제2 구성 요소로 이루어진 블록일 수도 있다. (이 때, 제2 구성 요소 1개를 구동하는데에는 제1 구성 요소 1개를 구동하는 것보다 더 많은 로드 커런트가 요구될 수 있다.)
전압 레귤레이터(100)는 로드 블록(200)의 제1 및 제2 로드 블록(210, 220)을 각각 구동시키기 위한 제1 및 제2 로드 커런트를 로드 블록(200)에 제공할 수 있다. 여기서, 전압 레귤레이터(100)는 전원단(10)과 로드 블록(200)(또는, 출력단(40)) 사이에 병렬로 연결된 제1 및 제2 트랜지스터(20, 30)를 포함할 수 있다. 제1 트랜지스터(20)의 크기와 제2 트랜지스터(30)의 크기는 서로 다를 수 있다. 이에 따라, 제1 트랜지스터(20)가 생성하는 전류의 크기와 제2 트랜지스터(30)가 생성하는 전류의 크기는 서로 다를 수 있다.
구체적으로, 본 실시예에서, 제1 트랜지스터(20)의 크기는 제2 트랜지스터(30)의 크기보다 작을 수 있다. 따라서, 제1 트랜지스터(20)가 생성하는 전류의 크기는 제2 트랜지스터(30)가 생성하는 전류의 크기보다 작을 수 있다.
이하, 도 2 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 전압 레귤레이팅 시스템의 구체적인 동작을 설명하도록 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 전압 레귤레이팅 시스템의 동작을 설명하기 위한 도면들이다.
먼저 도 2를 참조하면, 제1 로드 블록(210)에 대한 구동이 요구될 시, 전압 레귤레이터(100)는 제1 모드(예를 들어, 파워 세이빙 모드(power saving mode))로 동작한다. 구체적으로, 전압 레귤레이터(100)는 제1 로드 블록(210)을 구동시키기 위한 제1 로드 커런트(Ied1)를 생성하고, 이를 제1 로드 블록(210)에 제공한다. 이 때, 전압 레귤레이터(100)의 제2 트랜지스터(30)는 디스에이블(disable)되고, 제1 트랜지스터(20)가 인에이블(enable)되어 제1 커런트(I1)를 생성하게 되는데, 이 때 생성된 제1 커런트(I1)가 제1 로드 커런트(Ied1)로서 제1 로드 블록(210)에 제공되게 된다.
다음 도 3을 참조하면, 제2 로드 블록(220)에 대한 구동이 요구될 시, 전압 레귤레이터(100)는 제2 모드(예를 들어, 액티브 모드(active mode))로 동작한다. 구체적으로, 전압 레귤레이터(100)는 제2 로드 블록(220)을 구동시키기 위한 제2 로드 커런트(Ied2)를 생성하고, 이를 제2 로드 블록(220)에 제공한다. 본 실시예에서는 앞서 설명한 예시 중, 제2 로드 블록(220)이 구동되는 동안, 제1 로드 블록(210) 역시 같이 구동되는 것을 예로 설명한다.
제2 로드 커런트(Ied2)를 생성하기 위해, 전압 레귤레이터(100)의 제1 트랜지스터(20)와 제2 트랜지스터(30)는 모두 인에이블될 수 있다. 구체적으로, 제1 트랜지스터(20)가 인에이블되어 제1 커런트(I1)를 생성하고, 제2 트랜지스터(30) 역시 인에이블되어 제2 커런트(I2)를 생성할 수 있다. 여기서, 제1 트랜지스터(20)가 생성하는 제1 커런트(I1)의 크기와 제2 트랜지스터(30)가 생성하는 제2 커런트(I2)의 크기는 서로 다를 수 있다. 구체적으로, 제2 커런트(I2)의 크기는 제1 커런트(I1)의 크기보다 클 수 있다.
이처럼 제1 및 제2 트랜지스터(20, 30)에 의해 각각 생성된 제1 및 제2 커런트(I1, I2)는 출력단(40)에서 합쳐져서 제2 로드 블록(220)에 제2 로드 커런트(Ied2)로 제공될 수 있다.
이하, 도 4를 참조하여, 본 발명의 일 실시예에 따른 전압 레귤레이터에 대해 보다 구체적으로 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 전압 레귤레이터의 회로도이다.
도 4를 참조하면, 전압 레귤레이터(100)는 제1 트랜지스터(20), 제2 트랜지스터(30), 피드백 네트워크(55), 및 증폭부(60)를 포함한다.
제1 트랜지스터(20)는 전원(Vin)이 공급되는 전원단(10)과 로드 커런트(미도시)가 출력되는 출력단(40) 사이에 접속될 수 있다. 구체적으로, 도시된 것과 같이, 제1 트랜지스터(20)의 제1 단은 전원단(10)에 접속되고, 제2 단은 출력단(40)에 접속되고, 게이트 단은 증폭부(60)에 접속될 수 있다.
본 실시예에 따른 제1 트랜지스터(20)는 제1 모드(예를 들어, 파워 세이빙 모드)에서 증폭부(60)로부터 인가되는 신호에 인에이블되어 제1 커런트(미도시)를 생성하고, 이를 출력단(40)에 출력할 수 있다. 이러한 제1 트랜지스터(20)의 보다 구체적인 동작에 대해서는 후술하도록 한다.
제2 트랜지스터(30) 역시 전원(Vin)이 공급되는 전원단(10)과 로드 커런트(미도시)가 출력되는 출력단(40) 사이에 접속될 수 있다. 본 실시예에서, 이러한 제2 트랜지스터(30)는 도시된 것과 같이 전원단(10)과 출력단(40) 사이에 제1 트랜지스터(20)와 병렬 접속될 수 있다. 구체적으로, 제2 트랜지스터(30)의 제1 단은 전원단(10)에 접속되고, 제2 단은 출력단(40)에 접속되고, 게이트 단은 제1 스위치(65) 및 제2 스위치(70)의 일단에 접속될 수 있다. 한편, 제1 스위치(65)의 타단은 도시된 것과 같이 전원단(10)에 접속되고, 제2 스위치(70)의 타단은 증폭부(60)에 접속될 수 있다.
여기서, 제1 및 제2 스위치(65, 70)는 각각 전압 레귤레이터(100)의 모드(MODE)에 따라 온(on)/오프(off)될 수 있다. 구체적으로, 제1 스위치(65)는 제1 모드(예를 들어, 파워 세이빙 모드)에서, 온되고, 제2 모드(예를 들어, 액티브 모드)에서 오프될 수 있다. 반면, 제2 스위치(70)는 제1 모드(예를 들어, 파워 세이빙 모드)에서 오프되고, 제2 모드(예를 들어, 액티브 모드)에서 온될 수 있다. 본 발명의 몇몇 실시예에서, 제1 및 제2 스위치(65, 70)는 제1 및 제2 트랜지스터(20, 30)와 다른 별도의 트랜지스터(미도시)를 이용하여 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 이러한 제1 및 제2 스위치(65, 70)의 동작에 의해, 제2 트랜지스터(30)는 제2 모드(예를 들어, 액티브 모드)에서 증폭부(60)로부터 인가되는 신호에 인에이블되어 제2 커런트(미도시)를 생성하고, 이를 출력단(40)에 출력할 수 있다. 이러한 제2 트랜지스터(20)의 보다 구체적인 동작에 대해서도 후술하도록 한다.
본 발명의 몇몇 실시예에서, 이러한 제1 트랜지스터(20)와, 제2 트랜지스터(30)는 도시된 것과 같이 모두 PMOS 트랜지스터로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 다른 몇몇 실시예에서, 제1 트랜지스터(20)의 크기와 제2 트랜지스터(30)의 크기는 서로 다를 수 있다. 구체적으로, 제2 트랜지스터(30)의 크기는 제1 트랜지스터(20)의 크기보다 클 수 있다. 이에 따라, 비록 도시하지는 않았지만, 제2 트랜지스터(30)가 생성하는 제2 커런트(미도시)의 크기는 제1 트랜지스터(20)가 생성하는 제1 커런트(미도시)의 크기보다 클 수 있다.
이러한 제1 및 제2 트랜지스터(20, 30)는 하나의 전압 레귤레이터(100)에 포함될 수 있다. 즉, 본 실시예에 따른 전압 레귤레이터(100)는 서로 분리되고 크기가 다른 제1 및 제2 트랜지스터(20, 30)를 포함할 수 있다.
피드백 네트워크(55)와 증폭부(60)는, 출력단(40)의 전압을 제1 및 제2 트랜지스터(20, 30)의 게이트 단에 인가하는 역할을 할 수 있다. 구체적으로, 피드백 네트워크(55)는 일단이 출력단(10)에 접속되고, 타단이 증폭부(55)에 접속되어 출력단(10)의 전압 중 적어도 일부를 증폭부(55)에 인가하는 역할을 할 수 있다. 그리고, 증폭부(55)는 피드백 네트워크(55)로부터 제공받은 전압을 기준 전압(Vref)을 비교하여 증폭하는 역할을 할 수 있다. 이렇게 증폭된 전압은 도시된 것과 같이 제1 및 제2 트랜지스터(20, 30)의 게이트 단에 제공될 수 있다.
본 실시예에 따른 전압 레귤레이터(100)는 이러한 구성을 통해, 출력단(40)에 서로 다른 크기를 갖는 제1 및 제2 로드 커런트(미도시)를 제공할 수 있다. 이하, 도 5 및 도 6을 참조하여, 본 발명의 일 실시예에 따른 전압 레귤레이터의 동작에 대해 보다 구체적으로 설명하도록 한다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 전압 레귤레이터의 동작을 설명하기 위한 도면들이다.
먼저, 도 5를 참조하면, 제1 모드(예를 들어, 파워 세이빙 모드)에서, 제1 트랜지스터(20)의 게이트 단에는 전원(Vin)으로부터 공급된 전압이 피드백 네트워크(55), 증폭부(60)를 거쳐 반전 증폭되어 공급되므로, 제1 트랜지스터(20)가 인에이블된다. 이 때, 제2 스위치(70)는 오프되어, 반전 증폭된 전압은 제2 트랜지스터(30)의 게이트 단에는 제공되지 않는다(실선 참조). 한편, 제1 스위치(65)는 온되어 제2 트랜지스터(30)의 게이트 단에는 전원(Vin)이 공급되므로, 제2 트랜지스터(30)는 디스에이블된다. 즉, 제1 모드(예를 들어, 파워 세이빙 모드)에서, 제1 트랜지스터(20)는 인에이블되고, 제2 트랜지스터(30)는 디스에이블된다.
이에 따라, 제1 트랜지스터(20)는 제1 커런트(I1)를 생성하여 이를 출력단(40)에 제공하나, 제2 트랜지스터(30)는 커런트를 생성하지 않게된다. 따라서, 출력단(40)으로는 제1 커런트(I1)가 제1 로드 커런트(Ied1)로 출력되게 된다.
다음, 도 6을 참조하면, 제2 모드(예를 들어, 액티브 모드)에서, 제1 트랜지스터(20)의 게이트 단에는 전원(Vin)으로부터 공급된 전압이 피드백 네트워크(55), 증폭부(60)를 거쳐 반전 증폭되어 공급되므로, 제1 트랜지스터(20)가 인에이블된다. 또한, 제2 스위치(70)가 온되어, 반전 증폭된 전압이 제2 트랜지스터(30)의 게이트 단에도 제공되므로, 제2 트랜지스터(30) 역시 인에이블된다. (실선 참조). 이 때, 제1 스위치(65)는 오프되어 제2 트랜지스터(30)의 게이트 단에는 전원(Vin)이 공급되지 않게 된다. 즉, 제2 모드(예를 들어, 액티브 모드)에서, 제1 트랜지스터(20)와 제2 트랜지스터(30)는 모두 인에이블된다.
이에 따라, 제1 트랜지스터(20)는 제1 커런트(I1)를 생성하여 이를 출력단(40)에 제공하고, 제2 트랜지스터(30) 역시 제2 커런트(I2)를 생성하여 이를 출력단(40)에 제공한다. 본 실시예에서, 제2 트랜지스터(30)의 크기는 제1 트랜지스터(20)의 크기보다 크므로, 제2 트랜지스터(30)가 생성하는 제2 커런트(I2)의 크기는 제1 트랜지스터(20)가 생성하는 제1 커런트(I1)의 크기보다 클 수 있다. 결국, 출력단(40)으로는 제1 커런트(I1)와 제2 커런트(I2)의 합이 제2 로드 커런트(Ied2)로 출력되게 된다.
본 실시예와 같이, 하나의 전압 레귤레이터(100) 내에서 서로 크기가 다른 제1 로드 커런트(Ied1)와 제2 로드 커런트(Ied2)를 모드에 따라 생성하여 출력할 경우, 향상된 동작 신뢰성을 가질 수 있게 된다. 이하, 도 7을 참조하여, 본 발명의 일 실시예에 따른 전압 레귤레이터의 성능에 대해 설명하도록 한다.
도 7은 본 발명의 일 실시예에 따른 전압 레귤레이터의 성능을 설명하기 위한 도면이다.
도 7을 참조하면, A는 본 실시예와 달리, 제1 로드 커런트(Ied1)를 생성하는 제1 전압 레귤레이터와 제2 로드 커런트(Ied2)를 생성하는 제2 전압 레귤레이터가 서로 분리되어 구성된 경우의 출력 전압(ouput voltage)를 도시한 그래프이다. B는 본 실시예와 같이, 제1 로드 커런트(Ied1)를 생성하는 전압 레귤레이터와 제2 로드 커런트(Ied2)를 생성하는 전압 레귤레이터가 하나의 전압 레귤레이터로 통합되어 구성된 경우의 출력 전압(output voltage)를 도시한 그래프이다.
도 7을 참조하면, 제1 모드(예를 들어, 파워 세이빙 모드)에서 제2 모드(예를 들어, 액티브 모드)로 모드가 변경될 때, A의 경우, 비교적 넓은 구간(t2) 동안 출력 전압이 흔들림을 알 수 있다. 이는 제2 로드 커런트(Ied2)를 생성하기 위해 별도로 구성된 제2 전압 레귤레이터가 인에이블될 시, 피드백 루프 등이 정상 동작하기까지 일정 시간이 필요하기 때문인 것으로 이해할 수 있다.
반면, B의 경우, 제1 모드(예를 들어, 파워 세이빙 모드)에서 제2 모드(예를 들어, 액티브 모드)로 모드가 변경될 때 상대적으로 좁은 구간(t1) 동안만 충력 전압이 흔들림을 알 수 있다. 즉, 출력 전압에 대한 흔들림(fluctuation)이 보다 작아 A의 경우에 비해 동작 신뢰성이 더 있음을 알 수 있다. 이는, B와 달리, 하나의 전압 레귤레이터 내에서 서로 다른 크기의 제1 로드 커런트(Ied1)와 제2 로드 커런트(Ied2)를 생성하기 때문에, B처럼 정상 동작까지의 일정 시간이 필요하지 않기 때문으로 이해할 수 있다. 즉, 본 발명의 일 실시예에 따른 전압 레귤레이팅 시스템의 경우, 향상된 동작 신뢰성을 가지며 전력 소모를 최적화할 수 있게 된다.
다음 도 8을 참조하여, 본 발명의 다른 실시예에 따른 전압 레귤레이팅 시스템에 대해 설명하도록 한다.
도 8은 본 발명의 다른 실시예에 따른 전압 레귤레이팅 시스템의 개념 블록도이다.
도 8을 참조하면, 전압 레귤레이팅 시스템(2)은 로드 블록(202), 및 전압 레귤레이터(102)를 포함한다.
로드 블록(202)은, 구동하는데 제1 로드 커런트(load current)가 요구되는 제1 로드 블록(210)과, 구동하는데 제2 로드 커런트가 요구되는 제2 로드 블록(220)과, 구동하는데 제3 로드 커런트가 요구되는 제3 로드 블록(230)을 포함할 수 있다. 여기서, 제2 로드 커런트는 제1 로드 커런트보다 클 수 있고, 제3 로드 커런트는 제2 로드 커런트보다 클 수 있다. 다시 말해, 제2 로드 블록(220)을 구동하는데에는 제1 로드 블록(210)을 구동하는데보다 더 많은 커런트가 요구될 수 있고, 제3 로드 블록(230)을 구동하는데에는 제2 로드 블록(220)을 구동하는데보다 더 많은 커런트가 요구될 수 있다.
본 발명의 몇몇 실시예에서, 제1 내지 제3 로드 블록(210~230)은 도시된 것과 같이 서로 중첩될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 제1 내지 제3 로드 블록(210~230)은 서로 중첩되지 않을 수도 있다.
전압 레귤레이터(102)는 로드 블록(202)의 제1 내지 제3 로드 블록(210~230)을 각각 구동시키기 위한 제1 내지 제3 로드 커런트를 로드 블록(202)에 제공할 수 있다. 여기서, 전압 레귤레이터(102)는 전원단(10)과 로드 블록(200)(또는, 출력단(40)) 사이에 병렬로 연결된 제1 내지 제3 트랜지스터(20, 30, 80)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 내지 제3 트랜지스터(20, 30, 80)의 크기는 서로 다를 수 있다. 이에 따라, 제1 내지 제3 트랜지스터(20, 30, 80)가 생성하는 전류의 크기는 각각 서로 다를 수 있다.
구체적으로, 본 실시예에서, 제1 트랜지스터(20)의 크기는 제2 트랜지스터(30)의 크기보다 작고, 제2 트랜지스터(30)의 크기는 제3 트랜지스터(80)의 크기보다 작을 수 있다. 따라서, 제1 트랜지스터(20)가 생성하는 전류의 크기는 제2 트랜지스터(30)가 생성하는 전류의 크기보다 작고, 제2 트랜지스터(30)가 생성하는 전류의 크기는 제3 트랜지스터(80)가 생성하는 전류의 크기보다 작을 수 있다.
제1 로드 블록(210)에 대한 구동이 요구될 시, 전압 레귤레이터(102)는 제1 로드 블록(210)을 구동시키기 위한 제1 로드 커런트(Ied1)를 생성하고, 이를 제1 로드 블록(210)에 제공하는 제1 모드(예를 들어, 파워 세이빙 모드)로 동작한다. 다음, 제2 로드 블록(220)에 대한 구동이 요구될 시, 전압 레귤레이터(102)는 제2 로드 블록(220)을 구동시키기 위한 제2 로드 커런트(Ied2)를 생성하고, 이를 제2 로드 블록(220)에 제공하는 제2 모드(예를 들어, 제1 액티브 모드)로 동작한다. 다음, 제3 로드 블록(230)에 대한 구동이 요구될 시, 전압 레귤레이터(102)는 제3 로드 블록(230)을 구동시키기 위한 제3 로드 커런트(Ied3)를 생성하고, 이를 제3 로드 블록(230)에 제공하는 제3 모드(예를 들어, 제2 액티브 모드)로 동작한다. 본 실시예에서도 제3 로드 블록(230)이 구동되는 동안, 제1 및 제2 로드 블록(210, 220) 역시 같이 구동되는 것을 예로 설명한다.
이하, 도 9를 참조하여, 본 발명의 다른 실시예에 따른 전압 레귤레이터에 대해 보다 구체적으로 설명하도록 한다.
도 9는 본 발명의 다른 실시예에 따른 전압 레귤레이터의 회로도이다.
도 9를 참조하면, 전압 레귤레이터(102)는 제1 트랜지스터(20), 제2 트랜지스터(30), 제3 트랜지스터(80), 피드백 네트워크(55), 및 증폭부(60)를 포함한다.
제1 내지 제3 트랜지스터(20, 30, 80)는 도시된 것과 같이 전원(Vin)이 공급되는 전원단(10)과 로드 커런트(미도시)가 출력되는 출력단(40) 사이에 병렬 접속될 수 있다.
구체적으로, 제1 트랜지스터(20)의 제1 단은 전원단(10)에 접속되고, 제2 단은 출력단(40)에 접속되고, 게이트 단은 증폭부(60)에 접속될 수 있다. 제2 트랜지스터(30)의 제1 단은 전원단(10)에 접속되고, 제2 단은 출력단(40)에 접속되고, 게이트 단은 제1 스위치(65) 및 제2 스위치(70)의 일단에 접속될 수 있다. 이 때, 제1 스위치(65)의 타단은 도시된 것과 같이 전원단(10)에 접속되고, 제2 스위치(70)의 타단은 증폭부(60)에 접속될 수 있다. 한편, 제3 트랜지스터(80)의 제1 단은 전원단(10)에 접속되고, 제2 단은 출력단(40)에 접속되고, 게이트 단은 제3 스위치(85) 및 제4 스위치(90)의 일단에 접속될 수 있다. 여기서, 제3 스위치(85)의 타단은 도시된 것과 같이 전원단(10)에 접속되고, 제4 스위치(90)의 타단은 증폭부(60)에 접속될 수 있다.
여기서, 제1 내지 제4 스위치(65, 70, 85, 90)는 각각 전압 레귤레이터(102)의 모드(MODE)에 따라 온(on)/오프(off)될 수 있다. 구체적으로, 제1 모드(예를 들어, 파워 세이빙 모드)에서, 제1 및 제3 스위치(65, 85)는 온되고, 제2 및 제4 스위치(70, 90)는 오프되될 수 있다. 제2 모드(예를 들어, 제1 액티브 모드)에서, 제2 및 제3 스위치(70, 85)는 온되고, 제1 및 제4 스위치(65, 90)는 오프될 수 있다. 제3 모드(예를 들어, 제2 액티브 모드)에서, 제2 및 제4 스위치(70, 90)는 온되고, 제1 및 제3 스위치(65, 85)는 오프될 수 있다.
이러한 구성에 의해, 제1 트랜지스터(20)는 제1 내지 제3 모드(예를 들어, 파워 세이빙 모드, 제1 액티브 모드, 제2 액티브 모드) 동안 인에이블되고, 제2 트랜지스터(40)는 제1 모드(예를 들어, 파워 세이빙 모드)에서 디스에이블되고, 제2 및 제3 모드(예를 들어, 제1 액티브 모드, 제2 액티브 모드)에서 인에이블되며, 제3 트랜지스터(80)는 제1 및 제2 모드(예를 들어, 파워 세이빙 모드, 제1 액티브 모드)에서 디스에이블되고, 제3 모드(예를 들어, 제2 액티브 모드)에서 인에이블될 수 있다. 본 실시예에 따른 전압 레귤레이터(102)의 구체적인 동작은 후술하도록 한다.
본 발명의 몇몇 실시예에서, 제1 내지 제3 트랜지스터(20, 30, 80)는 도시된 것과 같이 모두 PMOS 트랜지스터로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제1 내지 제3 트랜지스터(20, 30, 80)는 도시된 것과 같이 하나의 전압 레귤레이터(102)에 포함될 수 있다. 즉, 본 실시예에 따른 전압 레귤레이터(102)는 서로 분리되고 크기가 다른 제1 내지 제3 트랜지스터(20, 30, 80)를 포함할 수 있다.
피드백 네트워크(55)와 증폭부(60)는, 출력단(40)의 전압을 제1 내지 제3 트랜지스터(20, 30, 80)의 게이트 단에 인가하는 역할을 할 수 있다. 구체적으로, 피드백 네트워크(55)는 일단이 출력단(10)에 접속되고, 타단이 증폭부(55)에 접속되어 출력단(10)의 전압 중 적어도 일부를 증폭부(55)에 인가하는 역할을 할 수 있다. 그리고, 증폭부(55)는 피드백 네트워크(55)로부터 제공받은 전압을 기준 전압(Vref)을 비교하여 증폭하는 역할을 할 수 있다. 이렇게 증폭된 전압은 도시된 것과 같이 제1 내지 제3 트랜지스터(20, 30, 80)의 게이트 단에 제공될 수 있다.
본 실시예에 따른 전압 레귤레이터(102)는 이러한 구성을 통해, 출력단(40)에 서로 다른 크기를 갖는 제1 내지 제3 로드 커런트(미도시)를 제공할 수 있다. 이하, 도 10 내지 도 12를 참조하여, 본 발명의 다른 실시예에 따른 전압 레귤레이터의 동작에 대해 보다 구체적으로 설명하도록 한다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 전압 레귤레이터의 동작을 설명하기 위한 도면들이다.
먼저, 도 10을 참조하면, 제1 모드(예를 들어, 파워 세이빙 모드)에서, 제1 트랜지스터(20)의 게이트 단에는 전원(Vin)으로부터 공급된 전압이 피드백 네트워크(55), 증폭부(60)를 거쳐 반전 증폭되어 공급되므로, 제1 트랜지스터(20)가 인에이블된다. 이 때, 제2 및 제4 스위치(70, 90)는 오프되어, 반전 증폭된 전압은 제2 및 제3 트랜지스터(30, 80)의 게이트 단에는 제공되지 않는다(실선 참조). 한편, 제1 및 제3 스위치(65, 85)는 온되어 제2 및 제3 트랜지스터(30, 80)의 게이트 단에는 전원(Vin)이 공급되므로, 제2 및 제3 트랜지스터(30, 80)는 디스에이블된다. 즉, 제1 모드(예를 들어, 파워 세이빙 모드)에서, 제1 트랜지스터(20)는 인에이블되고, 제2 및 제3 트랜지스터(30, 80)는 디스에이블된다.
이에 따라, 제1 트랜지스터(20)는 제1 커런트(I1)를 생성하여 이를 출력단(40)에 제공하나, 제2 및 제3 트랜지스터(30, 80)는 커런트를 생성하지 않게된다. 따라서, 출력단(40)으로는 제1 커런트(I1)가 제1 로드 커런트(Ied1)로 출력되게 된다.
다음, 도 11을 참조하면, 제2 모드(예를 들어, 제1 액티브 모드)에서, 제1 트랜지스터(20)의 게이트 단에는 전원(Vin)으로부터 공급된 전압이 피드백 네트워크(55), 증폭부(60)를 거쳐 반전 증폭되어 공급되므로, 제1 트랜지스터(20)가 인에이블된다. 또한, 제2 스위치(70)가 온되어, 반전 증폭된 전압이 제2 트랜지스터(30)의 게이트 단에도 제공되므로, 제2 트랜지스터(20) 역시 인에이블된다. (실선 참조). 하지만, 제4 스위치(90)가 오프되어, 반전 증폭된 전압이 제3 트랜지스터(80)의 게이트 단에는 제공되지 않으므로, 제3 트랜지스터(80)는 디스에이블된다.
이 때, 제1 스위치(65)는 오프되어 제2 트랜지스터(30)의 게이트 단에는 전원(Vin)이 공급되지 않게 되나, 제3 스위치(85)는 온되어 제3 트랜지스터(80)의 게이트 단에는 전원(Vin)이 공급되게 된다. 따라서, 제2 모드(예를 들어, 제1 액티브 모드)에서, 제1 트랜지스터(20)와 제2 트랜지스터(30)는 인에이블되나, 제3 트랜지스터(80)는 디스에이블 된다.
이에 따라, 제1 트랜지스터(20)는 제1 커런트(I1)를 생성하여 이를 출력단(40)에 제공하고, 제2 트랜지스터(30) 역시 제2 커런트(I2)를 생성하여 이를 출력단(40)에 제공하나, 제3 트랜지스터(80)는 커런트를 생성하지 않게된다. 따라서, 출력단(40)으로는 제1 커런트(I1)와 제2 커런트(I2)의 합이 제2 로드 커런트(Ied2)로 출력되게 된다.
다음, 도 12를 참조하면, 제3 모드(예를 들어, 제2 액티브 모드)에서, 제1 트랜지스터(20)의 게이트 단에는 전원(Vin)으로부터 공급된 전압이 피드백 네트워크(55), 증폭부(60)를 거쳐 반전 증폭되어 공급되므로, 제1 트랜지스터(20)가 인에이블된다. 또한, 제2 및 제4 스위치(70, 90)가 온되어, 반전 증폭된 전압이 제2 및 제3 트랜지스터(30, 80)의 게이트 단에도 제공되므로, 제2 및 제3 트랜지스터(30, 80) 역시 인에이블된다. (실선 참조). 이 때, 제1 및 제3 스위치(65, 85)는 오프되어 제2 및 제3 트랜지스터(30, 80)의 게이트 단에는 전원(Vin)이 공급되지 않게 된다. 즉, 제3 모드(예를 들어, 제2 액티브 모드)에서, 제1 내지 제3 트랜지스터(20, 30 80)는 모두 인에이블된다.
이에 따라, 제1 트랜지스터(20)는 제1 커런트(I1)를 생성하여 이를 출력단(40)에 제공하고, 제2 트랜지스터(30)는 제2 커런트(I2)를 생성하여 이를 출력단(40)에 제공하며, 제3 트랜지스터(80)는 제3 커런트(I3)를 생성하여 이를 출력단(40)에 제공한다. 결국, 출력단(40)으로는 제1 내지 제3 커런트(I1~I3)의 합이 제3 로드 커런트(Ied3)로 출력되게 된다.
본 실시예와 같이, 하나의 전압 레귤레이터(102) 내에서 서로 크기가 다른 제1 내지 제3 로드 커런트(Ied1~Ied3)를 모드에 따라 생성하여 출력할 경우, 향상된 동작 신뢰성을 가질 수 있게 된다. 이에 관한 구체적인 설명은 앞서 충분히 언급한바 여기서 중복된 설명은 생략하도록 한다.
다음 도 13을 참조하여, 본 발명의 일 실시예에 따른 메모리 칩에 대해 설명하도록 한다.
도 13은 본 발명의 일 실시예에 따른 메모리 칩의 개념 블록도이다.
도 13을 참조하면, 메모리 칩(1000)은 메모리 셀 어레이(310), 비트라인(BL; Bit Line) 선택 회로(320), 라이트 드라이버(330), 센스 앰프 회로(340), 데이터 입출력 버퍼 회로(350), 어드레스 디코더(360), 및 전압 레귤레이터(100)를 포함한다.
메모리 셀 어레이(310) 내 각각의 메모리 셀은 메모리 소자를 포함할 수 있다. 특히, 본 실시예에서 이러한 메모리 셀은 비휘발성 메모리 셀을 포함할 수 있다.
메모리 셀 어레이(310) 내 각각의 메모리 셀은 비록 상세히 도시하지는 않았으나, 기억 소자(memory element)와 선택 소자(select element)를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 기억 소자와 선택 소자는 각각 트랜지스터로 구현될 수 있다.
어드레스 디코더(360)는 워드 라인(WL)을 통해 메모리 셀 어레이(310)와 연결된다. 어드레스 디코더(360)는 외부에서 입력된 어드레스 신호(ADDR)를 디코딩하고, 선택된 워드 라인으로 바이어스 전압을 제공한다. 또한, 어드레스 디코더(360)는 비트 라인(BL)을 선택하기 위한 선택 신호(Yi)를 생성하고, 이를 비트라인 선택 회로(320)에 제공한다.
비트라인 선택 회로(320)는 비트 라인(BL)을 통해 메모리 셀 어레이(310)와 연결된다. 비트라인 선택 회로(320)는 리드 동작 및 프로그램 동작 시 어드레스 디코더(370)로부터 제공되는 선택신호(Yi)에 응답하여 메모리 셀 어레이(310)의 비트라인(BL)을 선택한다. 이러한 비트라인 선택 회로(320)는 복수의 NMOS 트랜지스터를 포함할 수 있으며, NMOS 트랜지스터는 선택 신호(Yi)에 응답하여 비트 라인(BL)과 데이터 라인(DL)을 전기적으로 연결할 수 있다.
라이트 드라이버(330)는 데이터 입출력 버퍼 회로(350)으로부터 프로그램 대상 메모리 셀에 프로그램될 데이터를 입력받고, 이에 해당하는 라이트 커런트(예를 들어, 로드 커런트)를 메모리 셀 어레이(310)의 프로그램 대상 메모리 셀로 출력한다. 이 때, 라이트 드라이버(330)에 제공되는 라이트 커런트(예를 들어, 로드 커런트)는 전압 레귤레이터(100)로부터 제공받을 수 있다.
센스 앰프 회로(340)는 리드 동작 시에, 메모리 셀 어레이(310) 내의 메모리 셀에 저장된 데이터를 읽고, 이를 데이터 입출력 버퍼 회로(350)에 출력한다. 또한 센스 앰프 회로(340)는 프로그램 검증 동작 시에, 메모리 셀에 저장된 데이터를 읽고 프로그램 검증(program verify) 동작을 수행할 수 있다. 이러한 라이트 드라이버(330) 및 샌스 앰프 회로(340)의 동작은 컨트롤 러(370)의 컨트롤 신호에 의해 제어될 수 있다.
전압 레귤레이터(100)는 라이트 드라이버(330)에 메모리 셀 어레이(310)의 프로그램 대상 메모리 셀로 출력하는 로드 커런트를 제공할 수 있다. 즉, 메모리 셀 어레이(310)에 프로그램 대상 메모리 셀이 많아 큰 크기의 로드 커런트가 요구될 경우, 전압 레귤레이터(100)는 제2 모드(예를 들어, 액티브 모드)로 동작하여 라이트 드라이버(330)에 큰 크기의 로드 커런트를 제공하고, 메모리 셀 어레이(310)에 프로그램 대상 메모리 셀이 작아 작은 크기의 로드 커런트가 요구될 경우, 전압 레귤레이터(100)는 제1 모드(예를 들어, 파워 세이빙 모드)로 동작하여 라이트 드라이버(330)에 작은 크기의 로드 커런트를 제공할 수 있다. 본 발명의 몇몇 실시예에서, 전압 레귤레이터(100)의 이러한 제1 모드(예를 들어, 파워 세이빙 모드)와 제2 모드(예를 들어, 액티브 모드)는 어드레스 신호(ADDR)에 따라 결정될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 이러한 전압 레귤레이터(100)의 구체적인 동작은 후술하도록 한다.
본 발명의 몇몇 실시예에서, 전압 레귤레이터(100)는 도시된 것과 같이 메모리 칩(1000)의 컨트롤러(370) 내부에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 전압 레귤레이터(100)는 도시된 것과 달리 컨트롤러(370)와 별도로 구성될 수도 있다.
이하, 도 14 및 도 15를 참조하여, 본 발명의 일 실시예에 따른 메모리 칩의 동작을 설명하도록 한다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 칩의 동작을 설명하기 위한 도면들이다.
먼저, 도 14를 참조하면, 메모리 셀 어레이(310)의 복수의 메모리 셀 중 N(여기서, N은 자연수)개의 메모리 셀에 대한 구동이 요구될 경우, 전압 레귤레이터(100)는 제1 모드(예를 들어, 파워 세이빙 모드)로 동작할 수 있다. 따라서, 전압 레귤레이터(100)는 N개의 메모리 셀을 구동시키기 위한 제1 로드 커런트(Ied1)를 생성하고, 이를 라이트 드라이버(330)에 제공할 수 있다. 이 때, 전압 레귤레이터(100)의 제2 트랜지스터(30)는 디스에이블(disable)되고, 제1 트랜지스터(20)가 인에이블(enable)되어 제1 커런트(I1)를 생성하게 되는데, 이 때 생성된 제1 커런트(I1)가 제1 로드 커런트(Ied1)로서 라이트 드라이버(330)에 제공되게 된다.
다음 도 15를 참조하면, 메모리 셀 어레이(310)의 복수의 메모리 셀 중 M(여기서, M>N인 자연수)개의 메모리 셀에 대한 구동이 요구될 경우, 전압 레귤레이터(100)는 제2 모드(예를 들어, 액티브 모드)로 동작할 수 있다. 따라서, 전압 레귤레이터(100)는 M개의 메모리 셀을 구동시키기 위한 제2 로드 커런트(Ied2)를 생성하고, 이를 라이트 드라이버(330)에 제공할 수 있다. 이 때, 전압 레귤레이터(100)의 제1 트랜지스터(20)와 제2 트랜지스터(30)는 제2 로드 커런트(Ied2)를 생성하기 위해, 모두 인에이블될 수 있다. 여기서, M개의 메모리 셀을 구동하기 위한 제2 로드 커런트(Ied2)의 크기는 앞서, N개의 메모리 셀을 구동하기 위한 제1 로드 커런트(Ied1)의 크기보다 클 수 있다.
도면에서는 비록 전원단(10)과 출력단(40) 사이에, 서로 다른 크기를 갖는 제1 및 제2 트랜지스터(20, 30)가 병렬로 연결된 전압 레귤레이터(100)만 도시되어 있으나, 본 발명의 메모리 칩(1000)의 구성이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 메모리 칩(1000)은 앞서 설명한 전원단(10)과 출력단(40) 사이에, 서로 다른 크기를 갖는 제1 내지 제3 트랜지스터(20, 30, 80)가 병렬로 연결된 전압 레귤레이터(102)을 포함할 수도 있다.
다음 도 16을 참조하여, 본 발명의 일 실시예에 따른 메모리 장치에 대해 설명하도록 한다. 이하에서는, 메모리 장치의 일 예로, 고체 상태 드라이브(SSD; SoIed State Drive)를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치의 개념 블록도이다.
도 16을 참조하면, 메모리 장치(2000)는 복수의 메모리 칩(2100) 및 컨트롤러(2200)를 포함한다. 복수의 메모리 칩은 복수의 그룹들로 분할될 수 있으며, 복수의 메모리 칩 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성될 수 있다. 예를 들어, 복수의 메모리 칩은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신할 수 있다.
비록 도면에서는, 하나의 채널에 복수의 메모리 칩이 연결되는 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 하나의 채널에는 하나의 메모리 칩이 연결되도록 메모리 장치(2000)가 변형될 수 있다.
여기서, 복수의 메모리 칩(2100) 또는 메모리 장치(2000)는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 복수의 메모리 칩(2100) 또는 메모리 장치(2000)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
컨트롤러(2200)는 호스트(Host) 및 복수의 메모리 칩(2100)에 연결될 수 있다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2200)는 복수의 메모리 칩(2100)을 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(2200)는 복수의 메모리 칩(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(2200)는 복수의 메모리 칩(2100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성될 수 있다. 이 때, 컨트롤러(2200)는 복수의 메모리 칩(2100)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
예시적으로, 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함할 수 있다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 복수의 메모리 칩(2100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 복수의 메모리 칩(2100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛은 컨트롤러(2200)의 제반 동작을 제어할 수 있다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 예시적으로, 컨트롤러(2200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성될 수 있다. 메모리 인터페이스는 복수의 메모리 칩(2100)과 인터페이싱할 수 있으며, 예를 들어, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
한편, 메모리 장치(2000)의 컨트롤러(2200)는 앞서 설명한 본 발명의 실시예들에 따른 전압 레귤레이터(100)를 포함할 수 있다. 이하, 도 17 및 도 18을 참조하여, 본 발명의 일 실시예에 따른 메모리 장치의 동작에 대해 보다 구체적으로 설명하도록 한다.
도 17 및 도 18는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
먼저, 도 17을 참조하면, 복수의 메모리 칩(2100) 중 N(여기서, N은 자연수)개의 메모리 칩에 대한 구동이 요구될 경우, 전압 레귤레이터(100)는 제1 모드(예를 들어, 파워 세이빙 모드)로 동작할 수 있다. 따라서, 전압 레귤레이터(100)는 N개의 메모리 칩을 구동시키기 위한 제1 로드 커런트(Ied1)를 생성하고, 이를 N개의 메모리 칩에 제공할 수 있다. 이 때, 전압 레귤레이터(100)의 제2 트랜지스터(30)는 디스에이블(disable)되고, 제1 트랜지스터(20)가 인에이블(enable)되어 제1 커런트(I1)를 생성하게 되는데, 이 때 생성된 제1 커런트(I1)가 제1 로드 커런트(Ied1)로서 N개의 메모리 칩에 제공되게 된다.
다음 도 18을 참조하면, 복수의 메모리 칩(2100) 중 M(여기서, M>N인 자연수)개의 메모리 칩에 대한 구동이 요구될 경우, 전압 레귤레이터(100)는 제2 모드(예를 들어, 액티브 모드)로 동작할 수 있다. 따라서, 전압 레귤레이터(100)는 M개의 메모리 칩을 구동시키기 위한 제2 로드 커런트(Ied2)를 생성하고, 이를 M개의 메모리 칩에 제공할 수 있다. 이 때, 전압 레귤레이터(100)의 제1 트랜지스터(20)와 제2 트랜지스터(30)는 제2 로드 커런트(Ied2)를 생성하기 위해, 모두 인에이블될 수 있다. 여기서, M개의 메모리 칩을 구동하기 위한 제2 로드 커런트(Ied2)의 크기는 앞서, N개의 메모리 칩을 구동하기 위한 제1 로드 커런트(Ied1)의 크기보다 클 수 있다.
도면에서는 비록 전원단(10)과 출력단(40) 사이에, 서로 다른 크기를 갖는 제1 및 제2 트랜지스터(20, 30)가 병렬로 연결된 전압 레귤레이터(100)만 도시되어 있으나, 본 발명의 메모리 장치(2000)의 구성이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 메모리 장치(2000)는 앞서 설명한 전원단(10)과 출력단(40) 사이에, 서로 다른 크기를 갖는 제1 내지 제3 트랜지스터(20, 30, 80)가 병렬로 연결된 전압 레귤레이터(102)을 포함할 수도 있다.
다음 도 19를 참조하여, 본 발명의 일 실시예에 따른 메모리 시스템에 대해 설명하도록 한다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템의 개념 블록도이다.
도 19를 참조하면, 메모리 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 장치(2000)를 포함한다.
메모리 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 접속될 수 있다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 장치(2000)에 저장될 수 있다.
컨트롤러(2200) 및 복수의 메모리 칩(2100)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(2200) 및 복수의 메모리 칩(2100)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 복수의 메모리 칩(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
이러한 메모리 시스템(3000)의 예로는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나를 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 전원단 20: 제1 트랜지스터
30: 제2 트랜지스터 40: 출력단
55: 피드백 네트워크 60: 증폭부
65: 제1 스위치 70: 제2 스위치
80: 제3 트랜지스터 85: 제3 스위치
90: 제4 스위치 100, 102: 전압 레귤레이터
200, 202: 로드 블록

Claims (30)

  1. 전원이 공급되는 전원단;
    로드 커런트가 출력되는 출력단;
    상기 전원단과 상기 출력단 사이에 접속되고, 제1 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 커런트를 생성하고, 이를 상기 출력단에 출력하는 제1 트랜지스터; 및
    상기 전원단과 상기 출력단 사이에 접속되고, 제2 모드에서 상기 증폭부로부터 인가되는 신호에 인에이블되어 상기 제1 커런트와 다른 제2 커런트를 생성하고, 이를 상기 출력단에 출력하는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 상기 제2 모드에서 인에이블되고,
    상기 제2 트랜지스터는 상기 제1 모드에서 디스에이블되는 전압 레귤레이터.
  2. 제 1항에 있어서,
    상기 제1 트랜지스터의 크기와 상기 제2 트랜지스터의 크기는 서로 다른 전압 레귤레이터.
  3. 제 2항에 있어서,
    상기 제2 트랜지스터의 크기는 상기 제1 트랜지스터의 크기보다 큰 전압 레귤레이터.
  4. 제 1항에 있어서,
    상기 제2 커런트는 상기 제1 커런트보다 큰 전압 레귤레이터.
  5. 제 1항에 있어서,
    상기 제1 모드는 파워 세이빙 모드를 포함하고,
    상기 제2 모드는 액티브 모드를 포함하는 전압 레귤레이터.
  6. 제 1항에 있어서,
    일단이 상기 출력단에 접속되고,
    타단이 상기 증폭부에 접속되는 피드백 네트워크를 더 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 전원단과 상기 출력단 사이에 병렬 접속되는 전압 레귤레이터.
  7. 제 1항에 있어서,
    상기 제1 모드에서, 상기 로드 커런트는 상기 제1 커런트이고,
    상기 제2 모드에서, 상기 로드 커런트는 상기 제1 커런트와 상기 제2 커런트의 합인 전압 레귤레이터.
  8. 제 1항에 있어서,
    상기 전원단과 상기 출력단 사이에 접속되고, 상기 제1 및 제2 모드와 다른 제3 모드에서 상기 증폭부로부터 인가되는 신호에 인에이블되어 상기 제1 및 제2 커런트와 다른 제3 커런트를 생성하고, 이를 상기 출력단에 출력하는 제3 트랜지스터를 더 포함하는 전압 레귤레이터.
  9. 제 8항에 있어서,
    상기 제1 트랜지스터는 상기 제3 모드에서 인에이블되고,
    상기 제2 트랜지스터는 상기 제3 모드에서 인에이블되고,
    상기 제3 트랜지스터는 상기 제1 및 제2 모드에서 디스에이블되는 전압 레귤레이터.
  10. 제 9항에 있어서,
    상기 제3 트랜지스터의 크기는 상기 제2 트랜지스터의 크기보다 크고,
    상기 제2 제 트랜지스터의 크기는 상기 제1 트랜지스터의 크기보다 큰 전압 레귤레이터.
  11. 전원이 공급되는 전원단;
    로드 커런트가 출력되는 출력단;
    제1 단이 상기 전원단에 접속되고, 제2 단이 상기 출력단에 접속되고, 게이트 단이 증폭부에 접속된 제1 트랜지스터; 및
    제1 단이 상기 전원단에 접속되고, 제2 단이 상기 출력단에 접속되고, 게이트 단이 제1 및 제2 스위치의 일단에 접속된 제2 트랜지스터를 포함하되,
    상기 제1 스위치의 타단은 상기 전원단에 접속되고,
    상기 제2 스위치의 타단은 상기 증폭부에 접속된 전압 레귤레이터.
  12. 제 11항에 있어서,
    상기 제1 스위치는 제1 모드에서 온(on)되고, 상기 제1 모드와 다른 제2 모드에서 오프(off)되는 전압 레귤레이터.
  13. 제 12항에 있어서,
    상기 제2 스위치는 상기 제1 모드에서 오프(off)되고, 상기 제2 모드에서 온(on)되는 전압 레귤레이터.
  14. 제 13항에 있어서,
    상기 제1 모드는 파워 세이빙 모드를 포함하고,
    상기 제2 모드는 액티브 모드를 포함하는 전압 레귤레이터.
  15. 제 11항에 있어서,
    상기 제1 및 제2 트랜지스터는 PMOS 트랜지스터를 포함하는 전압 레귤레이터.
  16. 제 11항에 있어서,
    제1 단이 상기 전원단에 접속되고, 제2 단이 상기 출력단에 접속되고, 게이트 단이 제3 및 제4 스위치의 일단에 접속된 제3 트랜지스터를 더 포함하되,
    상기 제3 스위치의 타단은 상기 전원단에 접속되고,
    상기 제4 스위치의 타단은 상기 증폭부에 접속된 전압 레귤레이터.
  17. 제 16항에 있어서,
    제1 모드에서, 상기 제1 및 제3 스위치는 온되고, 상기 제2 및 제4 스위치는 오프되고,
    상기 제1 모드와 다른 제2 모드에서, 상기 제2 및 제3 스위치는 온되고, 상기 제1 및 제4 스위치는 오프되고,
    상기 제1 및 제2 모드와 다른 제3 모드에서, 상기 제2 및 제4 스위치는 온되고, 상기 제1 및 제3 스위치는 오프되는 전압 레귤레이터.
  18. 제 11항에 있어서,
    상기 제1 트랜지스터의 크기와 상기 제2 트랜지스터의 크기는 서로 다른 전압 레귤레이터.
  19. 제 18항에 있어서,
    상기 제2 트랜지스터는 상기 제1 트랜지스터보다 큰 전압 레귤레이터.
  20. 구동하는데 제1 로드 커런트가 요구되는 제1 로드 블록과, 구동하는데 상기 제1 로드 커런트보다 큰 제2 로드 커런트가 요구되는 제2 로드 블록을 포함하는 로드 블록; 및
    상기 로드 블록에 상기 제1 및 제2 로드 커런트를 제공하는 전압 레귤레이터를 포함하되,
    상기 전압 레귤레이터는,
    전원단과 상기 로드 블록 사이에 병렬로 연결된 제1 및 제2 트랜지스터를 포함하고,
    상기 제1 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제2 트랜지스터는 디스에이블되고 상기 제1 트랜지스터가 인에이블되어 상기 제1 로드 커런트를 생성하고,
    상기 제2 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제1 및 제2 트랜지스터가 인에이블되어 상기 제2 로드 커런트를 생성하는 전압 레귤레이팅 시스템.
  21. 제 20항에 있어서,
    상기 제1 트랜지스터가 생성하는 제1 커런트의 크기와 상기 제2 트랜지스터가 생성하는 제2 커런트의 크기는 서로 다른 전압 레귤레이팅 시스템.
  22. 제 21항에 있어서,
    상기 제2 커런트의 크기는 상기 제1 커런트의 크기보다 큰 전압 레귤레이팅 시스템.
  23. 제 22항에 있어서,
    상기 제2 로드 커런트는 상기 제1 커런트와 상기 제2 커런트의 합인 전압 레귤레이팅 시스템.
  24. 제 20항에 있어서,
    상기 로드 블록은 구동하는데 상기 제2 로드 커런트보다 큰 제3 로드 커런트가 요구되는 제3 로드 블록을 더 포함하고,
    상기 전압 레귤레이터는,
    상기 전원단과 상기 로드 블록 사이에 병렬로 연결된 제3 트랜지스터를 더 포함하고,
    상기 제1 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제2 및 제3 트랜지스터는 디스에이블되고 상기 제1 트랜지스터가 인에이블되어 상기 제1 로드 커런트를 생성하고,
    상기 제2 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제3 트랜지스터는 디스에이블되고 상기 제1 및 제2 트랜지스터가 인에이블되어 상기 제2 로드 커런트를 생성하고,
    상기 제3 로드 블록에 대한 구동이 요구될 시, 상기 전압 레귤레이터의 상기 제1 내지 제3 트랜지스터가 인에이블되어 상기 제3 로드 커런트를 생성하는 전압 레귤레이팅 시스템.
  25. 제 24항에 있어서,
    상기 제3 트랜지스터가 생성하는 제3 커런트의 크기는 상기 제2 트랜지스터가 생성하는 제2 커런트의 크기보다 크고, 상기 제2 트랜지스터가 생성하는 제2 커런트의 크기는 상기 제1 트랜지스터가 생성하는 제1 커런트의 크기보다 큰 전압 레귤레이팅 시스템.
  26. 제 25항에 있어서,
    상기 제3 로드 커런트는 상기 제1 내지 제3 커런트의 합인 전압 레귤레이팅 시스템.
  27. 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및
    로드 커런트를 생성하여 이를 상기 복수의 메모리 셀에 인가하는 전압 레귤레이터를 포함하되,
    상기 전압 레귤레이터는,
    전원이 공급되는 전원단과,
    로드 커런트가 출력되는 출력단과,
    상기 전원단과 상기 출력단 사이에 접속되고, 제1 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 로드 커런트를 생성하고 이를 상기 복수의 메모리 셀 중 N(여기서, N은 자연수)개의 메모리 셀을 구동하는데 제공하는 제1 트랜지스터와,
    상기 전원단과 상기 출력단 사이에 접속되고, 제2 모드에서 상기 증폭부로부터 인가되는 신호에 인에이블되어 상기 제1 로드 커런트 보다 큰 제2 로드 커런트를 생성하고, 이를 상기 복수의 메모리 셀 중 M(여기서, M>N인 자연수)개의 메모리 셀을 구동하는데 제공하는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 상기 제2 모드에서 인에이블되고,
    상기 제2 트랜지스터는 상기 제1 모드에서 디스에이블되는 메모리 칩.
  28. 제 27항에 있어서,
    상기 전압 레귤레이터는 상기 메모리 칩의 컨트롤러 내부에 배치되는 메모리 칩.
  29. 제 27항에 있어서,
    상기 제1 모드와 상기 제2 모드는 어드레스 신호에 따라 결정되는 메모리 칩.
  30. 복수의 메모리 칩; 및
    로드 커런트를 생성하고 이를 이용하여 상기 복수의 메모리 칩을 구동하는 컨트롤러를 포함하되,
    상기 컨트롤러는 전압 레귤레이터를 포함하고,
    상기 전압 레귤레이터는,
    전원이 공급되는 전원단과,
    로드 커런트가 출력되는 출력단과,
    상기 전원단과 상기 출력단 사이에 접속되고, 제1 모드에서 증폭부로부터 인가되는 신호에 인에이블되어 제1 로드 커런트를 생성하고, 이를 상기 복수의 메모리 칩 중 N(여기서, N은 자연수)개의 메모리 칩을 구동하는데 제공하는 제1 트랜지스터와,
    상기 전원단과 상기 출력단 사이에 접속되고, 제2 모드에서 상기 증폭부로부터 인가되는 신호에 인에이블되어 상기 제1 로드 커런트 보다 큰 제2 로드 커런트를 생성하고, 이를 상기 복수의 메모리 칩 중 M(여기서, M>N인 자연수)개의 메모리 칩을 구동하는데 제공하는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 상기 제2 모드에서 인에이블되고,
    상기 제2 트랜지스터는 상기 제1 모드에서 디스에이블되는 메모리 장치.
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